JP2001505350A - 不揮発性半導体メモリ装置用制御回路 - Google Patents

Abstract

(57)【要約】 本発明は不揮発性半導体メモリ装置であって、レベル変換器回路（１０）を有し、該レベル変換器回路（１０）は、出力値（Ｄ）及び該出力値に相補的な出力値（ＤＮ）を半導体メモリ装置のビット線及び／又はワード線に加えるように構成されている当該の不揮発性半導体メモリ装置に関する。入力回路（１２）とレベル変換回路（１０）との間に位置するインターロック回路（ラッチ）（１１）が設けられており、該インターロック回路（ラッチ）（１１）は、半導体メモリ装置内に記憶すべきデータを一時記憶するものである。

Description

【発明の詳細な説明】 不揮発性半導体メモリ装置用制御回路 本発明は不揮発性半導体メモリ装置用制御回路であって、レベル変換器回路を 有し、該レベル変換器回路は、出力値及び該出力値に相補的な出力値を半導体メ モリ装置のビット線及び／又はワード線に加えるように構成されている当該の不 揮発性半導体メモリ用制御回路装置に関する。 半導体メモリ装置、例えば、フラッシュメモリ及び電気的に消去可能なプログ ラミング可能な固定メモリ（ＥＥＰＲＯＭ）は、個々のメモリセルに対する電荷 の印加ないし除去、ひいてはデータの供給印加ないし除去のため典型的には１５ Ｖの電圧を要する。５Ｖのオーダである通常の給電電圧Ｖｄｄを著しく越える当 該の電圧は、以下“高電圧”と称される。動作形式モードに応じて高電圧は、半 導体メモリ装置のワード線又はビット線又はワード線及びビット線に印加される 。 図３は、所謂スタックゲート−セルの構成を示す。このスタックゲート−セル は、半導体サブストレート３中にソース領域１と、ドレイン領域２を有する。ソ ース領域１と、ドレイン領域２は両者例えばｎ＋にドーピングされており、一方 半導体サブストレート３は ｐドーピングを有する。ソース領域１と、ドレイン領域２とソース領域１−ドレ イン領域２間のチャネル領域は、例えば２酸化珪素からなるトンネル酸化物層４ を施されている。トンネル酸化物層４上には、ドレイン領域２とソース領域１と の間に、例えば多結晶シリコンからなるフローティングゲート５が設けられてい る。この多結晶シリコンからなるフローティングゲート５上に、中間ポリ誘電体 ６及び制御ゲート７が設けられている。 データの消去及びプログラミングのためそのようなスタック−ゲート−セルの 場合、所謂“Ｆｏｗｌｅｒ―Ｎｏｒｄｈｅｉｍ−トンネル”（ＦＮ−トンネル） を使用し得る。消去過程の場合例えばＯＶがドレイン領域２に加えられ、＋１５ Ｖが制御ゲート７に加えられる。その際、電子が、チャネル領域からトンネル酸 化物層４を通ってフローティングゲート７内にトンネリングする。プログラミン グの際、例えばＯＶが制御ゲートに加わり、＋１５Ｖがドレイン領域２に加わり 、それにより、電子は、フローティングゲート５からトンネル酸化物層４を通っ てドレイン領域２内にトンネリングせしめられる。但し、亦、プログラミングの ため、例えば−１１Ｖを制御ゲート７へ印加し、ドレイン領域２へ＋４Ｖを印加 することもできる。これによって、電子はフローティングゲート５からドレイン 領域２内へトンネリングせしめられる。 ホットエレクトロン（“ホット−ｅ−プログラミング）でのプログラミングの 際制御ゲート７へ例えば＋１５Ｖが印加され、ソース領域２へ＋１５Ｖが印加さ れ、ソース領域へ１０Ｖが印加される。それにより、電子は、ドレイン領域２か らソース領域１へ移動し、そして、同時にトンネル酸化物層４を通ってフローテ ィングゲート５へトンネリングする。 ＥＥＰＲＯＭは周知のようにバイト毎にプログラミング可能且つ消去可能であ り、一方、フラッシュメモリがホットエレクトロン又はＦＮトンネルによりバイ トごとにプログラミング可能であり、ＦＮトンネルによりブロックごとに消去可 能である。 図４は、他のメモリセルタイプとして、所謂スプリット分割ゲートセルを示し 、このスプリット分割ゲートセルは、半導体サブストレート３，ｎ＋ドーピング ソース領域１，ｎ＋ドレイン領域２，トンネル酸化物層４，フローティングゲー ト５中間ポリ誘電体６及び制御ゲート７を有する。制御ゲート７の“低められた ”部分は、シリーズゲート８と称される。それというのは、高まっている制御ゲ ート７及び制御ゲート８は、直列に接続されたＮＭＯＳトランジスタの相互に接 続されたゲートと見なし得る。 図３に示すスタックセルは、この図中右方に示すシンボルにより表され、ここ で“ＣＤ”が、制御ゲート７を表す。“Ｄ”は、ドレイン領域２の端子を表し、 “Ｓ”は、ソース領域１の端子を表す。 図３に示す形式のメモリセルは、ビット線路ＢＬ０，ＢＬ１，ＢＬ２，ＢＬ３ 及びワード線ＷＬ０，ＷＬ１，ＷＬ２，ＷＬ３を有する半導体メモリを形成し得 、このことは図５に略示されている。 半導体メモリ装置では高電圧は、個々のメモリセルを消去したり、又はプログ ラミングするため、選択的に、選択されたワード線ないしビット線に印加可能で なければならない。半導体メモリ装置のほかに、特別に制御される電圧を、給電 電圧より高い安定性で、例えば１５Ｖの高電圧でスイツチングしなければならな い。 重要な適用例は、例えば負のプログラミング電圧を以てのフラッシュメモリに おけるビット線のドライビング制御である （これに対して参照すべき文献 Ｒ ．Ｈｅｉｎｒｉｃｈ、Ｗ．Ｈｅｉｎｒｉｎｇｓ、Ｇ．Ｔｅｍｐｅｌ、Ｊ．Ｗｉｎ ｎｅｒｌ、Ｔ．Ｚｅｔｔｌｅｒ、ｉｎ Ｐｒｏｃ．ｏｆ ｔｈｅ Ｉｎｔｅｒｎ ａｔｉｏｎａｌ Ｅ１ｅｃｔｒｏｎ Ｄｅｖｉｃｅ Ｍｅｅｔｉｎｇ （ＩＥＤ Ｍ）、１９９３，第４４５〜４４８頁）。ここで、一定のプログラミング条件の 達成のため、例えば、ビット線電圧が５Ｖへ制御され、一方、ワード線には−１ ２Ｖが加わる。そのような例えば５Ｖの被制御電圧−これは５．５Ｖの給電電圧 を下まわる−は以下“高ハ イ電圧”と称する。 その種の制御電圧の生成のため、高い安定性及びわずかな所要スベースを以て 所望の電圧を供給すべき制御回路が必要とされる。 詳しくはＵＳ−Ａ−５２９３，５６１には高ハイ電圧での冗長コンフィギュレ ーション、セッティングのためのメモリフィールド及びメモリへの別個の給電の ための電圧分配回路を有する制御回路が記載されている。当該の公知の制御回路 は、殊に、レベル変換器回路を有し、このレベル変換器回路は、出力値と、この 出力値に対して相補的な出力値を半導体メモリ装置に印加し得るものである。 明らかになったところによれば、ＵＳ−Ａ−５２９３５６１による公知の制御 回路はビット線制御にはあまり適していない、それというのはデータの一時記憶 が可能でないからである。更にその公知制御回路は、デプリーションタイプ型式 のＭＯＳトランジスタを含み、このデプリーションタイプ型式のＭＯＳトランジ スタは、相当の技術コストを要するものである。 本発明の課題とするところは、極めてわずかな構成素子で小面積上に実現可能 な不揮発性の半導体装置用の制御回路であって、その結果極めて狭小な空間にて 半導体メモリ装置のメモリマトリクスの格子パターン配列で構成され得、制御電 圧を高ハイ電圧領域でも高い安定性を以て送出し得る不揮発性の半導体装置用の 制御回路を提供することにある。 前記の課題の解決のため、本発明によれば、冒頭に述べた形式の制御回路にお いて、その特徴とするところは、入力回路とレベル変換回路との間に位置するイ ンターロック回路（ラッチ）が設けられており、該インターロック回路（ラッチ ）は、半導体メモリ装置内に記憶すべきデータを一時記憶するものである。 インターロック回路は有利には２つの逆並列のインバータから成る。 入力回路は、次のような構成素子から成り得る、即ち、入力回路は、それのソ ースドレイン区間を以てデータ入力側と第１のデータ出力側との間に設けられて いる第１のＮＭＯＳトランジスタアースと第２のデータ出力側との間に設けられ ている第２，第３の２つのＮＭＯＳトランジスタの直列接続とから成り、ここで 、第２ＮＭＯＳトランジスタのゲートが、第１ＮＭＯＳトランジスタのケートが 第１ＮＭＯＳトランジスタのソースないしドレインに接続されているのである。 明記すべきことには簡単な手段で１つの信号及びこの信号に対して反転された信 号を生じさせようとする場合にもそのような入力回路を制御回路とは別個に使用 することもできる。 本発明の制御回路を小さな面上で小数の構成素子で実現でき、それにより、極 めて狭小な空間上に半導体メモリ装置のメモリマトリクスの格子配列パターンで 収容できる。入力回路は単に３つのＮＭＯＳトランジスタから構成され、その結 果特に簡単且つ、面積的に有利に実現でき、このことは半導体メモリ装置ないし それの格子配列パターンにとって極めて重要である。ここではＰＭＯＳトランジ スタが使用されないので入力回路を１つの共通のウエル内に収容でき、このこと は面積的に付加的な利点となる。更に、ＰＭＯＳトランジスタに比してのＮＭＯ Ｓトランジスタの比較的に高い電流収率、輸率（ｃｕｒｒｅｎｔ ｙｉｅｌｄ） に基づき回路全体を特に小型に設計できる。 次に図を用いて本発明を詳述する。 図１は、本発明の制御回路の回路図である。 図２は、ＣＭＯＳトランスファゲートの概念図である。 図３は、スタック−ゲート−セルの断面図である。 図４は、分割スタック−ゲート−セルの断面図である。 図５は、ワード線及びビット線を有するメモリセル配置構成を示す。 図３〜図５については冒頭に既述してある。 図１は、本発明の制御回路の回路構成を示す。前記の制御回路は、レベル変換 器回路１０、インターロック回路（ラッチ）１１及び入力回路１２からなる。レ ベル変換器回路１０は、ＰＭＯＳトランジスタＰ１，Ｐ２及びＮＭＯＳトランジ スタＮ４，Ｎ５から成り、 出力端子ＤないしＤＮを有し、該出力端子ＤないしＤＮは、半導体メモリ装置の ビット線ないしワード線に接続されている。出力線路ＤないしＤＮからは、“１ ”ないし“０”の入力値―この入力値は入力側ＤＡＴＡに加わる−に応じて電圧 ＶＰＲＯＧないしＯＶが取出される。ここで、出力端子ＤＮは出力端子Ｄに対し て相補的であり、出力端子ＤにＶＰＲＯＧないしＯＶの電圧Ｖが現れる場合、Ｏ Ｖないし電圧ＶＰＲＯＧを送出する。 ＰＭＯＳトランジスタＰ１ないしＰ２のドレインないしソースに、外側から供 給される電圧ＶＰＲＯＧ例えば１５Ｖが加わる。トランジスタＮ４，Ｎ５，Ｐ１ ，Ｐ２を用いて、出力端子ＤないしＤＷへの当該の電圧の供給が制御される。こ こで、出力ＤＮは既述のように、出力Ｄに対して相補的である。 レベル変換器回路１０に類似のレベル変換器回路１０は、既述のＵＳ−Ａ−５ ，２９３，５６１から既に公知である。 レベル変換器回路１０にはインターロック回路１１が前置接続されており、こ のインターロック回路１１は、２つの逆並列に接続されたインバータ１１，１２ から成る。前記のインターロック回路１１に前置して、３つのＮＭＯＳトランジ スタＮ１〜Ｎ３から成る入力回路１２が設けられている。記憶すべきデータ、つ まり、例えばデータ値“１”に対する５Ｖが入力側Ｄ ＡＴＡを介して入力回路に供給される。トランジスタＮ１のソースないしドレイ ンは、入力側ＤＡＴＡに接続されており、このことは、トランジスタＮ３のゲー トについても成立ち、トランジスタＮ３は、トランジスタＮ２に直列に接続され ている。トランジスタＮ１とＮ２のゲートは、端子ＬＯＡＤに接続されている。 端子ＬＯＡＤに例えば５Ｖが加わると、トランジスタＮ１とＮ２は導通し、その 結果ＯＶがインターロック回路１１の、図１では左の入力側に加わり、一方、例 えば５Ｖのデータ信号“１”がトランジスタＮ１を介してインターロック回路１ １の図１では右の入力側に（トランジスタＮ１の開始電圧だけ低減されて）供給 される。 本発明の制御回路は特に、不揮発性半導体メモリ装置内へプログラミングすべ きデータに特に良好に適する。それらのデータはインターロック回路１１内に一 時記憶され、被制御電圧ＶＰＲＯＧが各ビット線に対して利用可能にされる。制 御回路は、当該の適用において、各ビット線ないしワード線に対して別個に設け られている。プログラミングすべきデータは、入力線路ＤＡＴＡに加えられる。 端子ＬＯＡＤにおける正のパルスにより、データはインターロック回路１１内に 取り込まれる。出力端子Ｄ、ＤＮからは、レベル変換器回路１０は、入力端子Ｄ ＡＴＡにおける入力端子ＤＡＴＡにおける人力値“１”ないし“０”に応じて、 電圧ＶＰＤＧないしＯＶを送出する。ここで、出力端子ＤＮにおける信号は、出 力端子Ｄにおける信号に対して相補的であり、次のような場合、ＯＶないし電圧 ＶＰＲＯＧを送出する、即ち、出力端子Ｄにおける電圧が値ＶＰＲＯＧないしＯ Ｖをとる場合ＯＶないし電圧ＶＰＲＯＧを送出する。 勿論本発明の制御回路を、１つのビット線及び／又はワード線にて高電圧の全 般的分布、分配のため使用できる。 入力回路１２は、たんに３つのＮＭＯＳトランジスタＮ１，Ｎ２，Ｎ３から構 成されている。よって、入力端子１２は、特に簡単且つ占有面積的に有利に実現 でき、このことは、メモリ配列パターン回路には極めて重要である。ＰＭＯＳト ランジスタが使用されないので、当該の回路部分を１つの共通のウエルにて形成 でき、このことは面積的な利点を意昧する。入力回路１２は、入カデータに応じ てインターロック回路の図１に示す右のノードをトランジスタＮを介して（入力 端子ＤＡＴＡには“０”が加わる）ＯＶへ引き寄せるか、又は左のノードをトラ ンジスタＮ２及びＮ３を介してＯＶへ引き寄せる。 ＰＭＯＳトランジスタの比較的高い電流収率、諭率（ｃｕｒｒｅｎｔ ｙｉｅ ｌｄ）により、入力回路を特に小型に設計できる。特に、トランジスタＮ２及び Ｎ３の幅の和は、相応のＣＭＯＳトランスファゲート を有するＰＭＯＳトランジスタの幅と最大限同じであればよい（図２参照）。更 に、入力回路１２の制御のため唯１つの信号ＬＯＡＤしか必要とされない。それ 自体ＣＭＯＳトランスファゲートにおいて必要とされるような付加的な反転され た信号を使用する必要がない。 本発明の制御回路はトランジスタＮ４，Ｎ５の制御のため付加的入力インバー タを必要とせず、このために、インターロック回路のインバータ１１，１２の機 能が利用される。従って、インターロック回路１１のレベル変換器回路１０との 有利な組合せは構成素子を節減し、従って、殊に面積的にクリティカルなメモリ 格子配列パターン回路における使用に適する。

【手続補正書】特許法第１８４条の８第１項 【提出日】平成１１年６月２４日（１９９９．６．２４） 【補正内容】 明細書 不揮発性半導体メモリ装置用制御回路 本発明は不揮発性半導体メモリ装置用制御回路であって、レベル変換器回路を 有し、該レベル変換器回路は、出力値及び該出力値に相補的な出力値を半導体メ モリ装置のビット線及び／又はワード線に加えるように構成されており、入力回 路とレベル変換器回路との間に位置するインターロック回路（ラッチ）が設けら れており、該インターロック回路（ラッチ）は、半導体メモリ装置内に記憶すべ きデータを一時記憶するものである当該の不揮発性半導体メモリ装置用制御回路 に関する。 このような制御回路は、ＥＰ０１５４３７９Ａ２から公知である。 半導体メモリ装置、例えば、フラッシュメモリ及び電気的に消去可能なプログ ラミング可能な固定メモリ（ＥＥＰＲＯＭ）は、個々のメモリセルに対する電荷 の印加ないし除去、ひいてはデータの供給印加ないし除去のため典型的には１５ Ｖの電圧を要する。５Ｖのオーダである通常の給電電圧Ｖｄｄを著しく越える当 該の電圧は、以下“高電圧”と称される。動作形式モードに応じて高電圧は、半 導体メモリ装置のワード線又はビット線又はワード線及びビット線に印加される 。 図３は、所謂スタックゲート−セルの構成を示す。このスタックゲート−セル は、半導体サブストレート３中にソー−ス領域１と、ドレイン領域２を有する。 ソース領域１と、ドレイン領域２は両者例えばｎ＋にドーピングされており、一 方半導体サブストレート３はｐドーピングを有する。ソース領域１と、ドレイン 領域２とソース領域１−ドレイン領域２間のチャネル領域は、例えば２酸化珪素 からなるトンネル酸化物層４を施されている。トンネル酸化物層４上には、ドレ イン領域２とソース領域１との間に、例えば多結晶シリコンからなるフローティ ングゲート５が設けられている。この多結晶シリコンからなるフローティングゲ ート５上に、中間ポリ誘電体６及び制御ゲート７が設けられている。 詳しくはＵＳ−Ａ−５２９３，５６１には高ハイ電圧での冗長コンフィギュレ ーション、セッティングのためのメモリフィールド及びメモリへの別個の給電の ための電圧分配回路を有する制御回路が記載されている。当該の公知の制御回路 は、殊に、レベル変換器回路を有し、このレベル変換器回路は、出力値と、この 出力値に対して相補的な出力値を半導体メモリ装置に印加し得るものである。 明らかになったところによれば、ＵＳ−Ａ−５２９３５６１による公知の制御 回路はビット線制御にはあまり適していない、それというのはデータの一時記憶 が可能でないからである。更にその公知制御回路は、デプリーションタイプ型式 のＭＯＳトランジスタを含み、このデプリーションタイプ型式のＭＯＳトランジ スタは、相当の技術コストを要するものである。 ＥＰ０１５４３７９Ａ２による制御回路は、これに対して多数のＰＭＯＳトラ ンジスタを有し、これらの多数のＰＭＯＳは、比較的大きな所要面積及び比較的 わずかな電流収率、輸率（ｃｕｒｒｅｎｔ ｙｉｅｌｄ）を有する。 本発明の課題とするところは、極めてわずかな構成素子で小面積上に実現可能 な不揮発性の半導体装置用の制御回路であって、その結果極めて狭小な空間にて 半導体メモリ装置のメモリマトリクスの格子パターン配列で構成され得、制御電 圧を高ハイ電圧領域でも高 い安定性を以て送出し得る不揮発性の半導体装置用の制御回路を提供することに ある。 前記課題の解決のため、冒頭に述べた形式の制御回路は請求項１の特徴的構成 要件により解決される。 前記課題の解決のため、冒頭に述べた形式の制御回路は請求項１の特徴的構成 要件により解決される。 インターロック回路は有利には２つの逆並列のインバータから成る。 入力回路は、本発明の手法によれば、次のような構成素子から成り得る、即ち 、入力回路は、それのソースドレイン区間を以てデータ入力側と第１のデータ出 力側との間に設けられている第１のＮＭＯＳトランジスタアースと第２のデータ 出力側との間に設けられている第２，第３の２つのＮＭＯＳトランジスタの直列 接続とから成り、ここで、第２ＮＭＯＳトランジスタのゲートが、第１ＮＭＯＳ トランジスタのゲートが第１ＮＭＯＳトランジスタのソースないしドレインに接 続されているのである。明記すべきことには簡単な手段で１つの信号及びこの信 号に対して反転された信号を生じさせようとする場合にもそのような入力回路を 制御回路とは別個に使用することもできる。 本発明の制御回路を小さな面上で小数の構成素子で実現でき、それにより、極 めて狭小な空間上に半導体メモリ装置のメモリマトリクスの格子配列パターンで 収容できる。入力回路は単に３つのＮＭＯＳトランジ スタから構成され、その結果特に簡単且つ、面積的に有利に実現でき、このこと は半導体メモリ装置ないしそれの格子配列パターンにとって極めて重要である。 ここではＰＭＯＳトランジスタが使用されないので入力回路を１つの共通のウエ ル内に収容でき、このことは面積的に付加的な利点となる。更に、ＰＭＯＳトラ ンジスタに比してのＮＭＯＳトランジスタの比較的に高い電流収率、輸率（ｃｕ ｒｒｅｎｔ ｙｉｅｌｄ）に基づき回路全体を特に小型に設計できる。 次に図を用いて本発明を詳述する。 図１は、本発明の制御回路の回路図である。 図２は、ＣＭＯＳトランスファゲートの概念図である。 請求の範囲 １． 不渾発性半導体メモリ装置用制御回路であって、レベル変換器回路（１０ ）を有し、該レベル変換器回路（１０）は、出力値（Ｄ）及び該出力値に相補的 な出力値（ＤＮ）を半導体メモリ装置のビット線及び／又はワード線に加えるよ うに構成されており、 入力回路（１２）とレベル変換器回路（１０）との間に位置するインターロ ック回路（ラッチ）（１１）が設けられており、該インターロック回路（ラッチ ）（１１）は、半導体メモリ装置内に記憶すべきデータを一時記憶するものであ る当該の不揮発性半導体メモリ装置用制御回路において 入力回路（１２）は、それのソースドレイン区間を以てデータ入力側（ＤＡ ＴＡ）とレベル変換器回路（１０）の制御入力側に接続されている第１のデータ 出力側との間に設けられている第１のＮＭＯＳトランジスタ（Ｎ１）と、アース と第２のデータ出力側との間に設けられている第２，第３の２つのＮＭＯＳトラ ンジスタ（Ｎ２，Ｎ３）の直列接続とから成り、前記の第２のデータ出力側は、 制御端子に相補的な、レベル変換器（１０）の第２の制御端子に接続されており 、ここで、第２ＮＭＯＳトランジスタ（Ｎ２）のゲートが、第１ＮＭＯＳトラン ジス タ（Ｎ３）のゲートが第１ＮＭＯＳトランジスタ（Ｎ１）のデータ入力側（ＤＡ ＴＡ）に接続されていることを特徴とする不揮発性半導体メモリ装置用制御回路 。 ２． インターロック回路（１１）は２つの逆並列のインバータ（１１，１２） から成ることを特徴とする請求項１記載の制御回路。

Claims (1)

1. 【特許請求の範囲】 １． 不揮発性半導体メモリ装置用制御回路であって、レベル変換器回路（１０ ）を有し、該レベル変換器回路（１０）は、出力値（Ｄ）及び該出力値に相補的 な出力値（ＤＮ）を半導体メモリ装置のビット線及び／又はワード線に加えるよ うに構成されている当該の不揮発性半導体メモリ装置用制御回路において、 入力回路（１２）とレベル変換回路（１０）との間に位置するインターロッ ク回路（ラッチ）（１１）が設けられており、該インターロック回路（ラッチ） （１１）は、半導体メモリ装置内に記憶すべきデータを一時記憶するものである ことを特徴とする不揮発性半導体メモリ装置制御回路。 ２． インターロック回路（１１）は２つの逆並列のインバータ（Ｉ１，Ｉ２） から成ることを特徴とする請求項１記載の制御回路。 ３． 入力回路（１２）は、それのソースドレイン区間を以てデータ入力側（Ｄ ＡＴＡ）と第１のデータ出力側との間に設けられている第１のＮＭＯＳトランジ スタ（Ｎ１）と、アースと第２のデータ出力側との間に設けられている第２，第 ３の２つのＮＭＯＳトランジスタ（Ｎ２，Ｎ３）の直列接続とから成り、ここで 、第２ＮＭＯＳトランジスタ（Ｎ２）の ゲートが、第１ＮＭＯＳトランジスタ（Ｎ１）のゲートに接続され、第３ＮＭＯ Ｓトランジスタ（Ｎ３）のゲートが第１ＮＭＯＳトランジスタ（Ｎ１）のソース ないしドレインに接続されていることを特徴とする請求項１又は２記載の制御回 路。