TWI576856B - 高電壓耐受性列驅動器 - Google Patents

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Description

高電壓耐受性列驅動器
本揭示涉及記憶體列驅動器，並且特別是涉及非揮發性記憶體高電壓列驅動器。
可編程非揮發性記憶體(NVM)在許多應用中是有用的，因為即使從記憶體移除電力，它們仍然保留所存儲的資訊。有許多不同類型的可編程非揮發性記憶體，包括但不侷限於可編程唯讀記憶體(PROM)、電子可擦除可編程唯讀記憶體(EEPROM)和快閃記憶體。這些記憶體類型具有若干電荷存儲方法，包括但不侷限於將電荷置於浮閘或者矽-氧化物-氮化物-氧化物-矽(SONOS)存儲材料或者節點上。
與其它類型的記憶體一樣，可編程NVM通常被構造為布置在列和行中的位元單元的陣列。對於可編程NVM，高電壓信號用於擦除數據和將數據寫入到非揮發性記憶體的記憶體單元。這些高電壓信號包括在集成電路的正常電力供應範圍外的電壓。例如，用於較新器件的高電壓信號包括高壓位準VPOS和VNEG(例如，+4.7V和-3.6V)，其對於編程模式和擦除模式被施加到SONOS器件。施加到SONOS器件的高電壓信號是VPOS和VNEG的和，並且因此偏壓可以在端子兩端達到高達8.3V。
當對較小並且更快的器件的興趣日益增大時，對SONOS器件按比例縮小的興趣也日益增大。然而，在具有 較厚的閘極氧化層的器件上使用的上述高電壓信號可能在具有較薄的閘極氧化層的器件上引起應力。儘管可以使用額外的器件來减輕這種應力，但包括這樣的器件可能增大成本並使電路製造複雜化。
提供一種操作一電路以提供字元線輸出(WLS)的方法，該方法包括：將在第一偏壓(VP1)處的第一閘極電壓(PG1)供應到提供所述輸出(WLS)的第一電晶體的源極；將所述第一偏壓(VP1)提供到第二電晶體，並將第二偏壓(VN1)和第二閘極電壓(NG1)提供到第三電晶體，所述第二電晶體串聯耦合到所述第三電晶體，並與所述第一電晶體並聯；將第三偏壓(VP2)和第三閘極電壓(PG2)提供到第四電晶體，並將第四偏壓(VN2)和第四閘極電壓(NG2)提供到第五電晶體，所述第四電晶體串聯耦合到所述第五電晶體，並且所述第四電晶體和所述第五電晶體耦合到所述第二電晶體的閘極；以及將第五偏壓(VN3)提供到將所述第三電晶體的第一n井連接到所述第五電晶體的第二n井的線。
提供一種高電壓列驅動器電路，該高電壓列驅動器電路包括：第一電晶體，其被配置為接收第一閘極電壓(PG1)、由第一偏壓(VP1)所供應並提供輸出(WLS)；第一組兩個電晶體，其包括第二電晶體和第三電晶體，所述第二電晶體與所述第一電晶體並聯連接，並被配置為由第一偏壓(VP1)所供應，而所述第三電晶體連接到所述第 二電晶體，並被配置為由第二偏壓(VN1)所供應以及接收第二閘極電壓(NG1)；第二組兩個電晶體，其連接到所述第一組兩個電晶體，並且包括連接到第五電晶體的第四電晶體，所述第四電晶體被配置為由第四偏壓(VP2)所供應並接收第三閘極電壓(PG2)，而所述第五電晶體被配置為由第四偏壓(VN2)所供應並接收第四閘極電壓(NG2)；以及將所述第三電晶體的第一n井連接到所述第五電晶體的第二n井的線，所述線由第五偏壓(VN3)所供應；其中：所述第一電晶體、所述第二電晶體、所述第三電晶體、所述第四電晶體和所述第五電晶體中的一個或者多個包括延伸汲極器件。
提供一種高電壓列驅動器電路，該高電壓列驅動器電路包括：第一電晶體，其被配置為接收第一閘極電壓，並具有第一源極和第一延伸汲極；第一組兩個電晶體，其連接到所述第一電晶體，並包括第二電晶體和第三電晶體，所述第二電晶體具有第二源極和第二延伸汲極，所述第三電晶體具有第三延伸汲極，所述第二電晶體的所述第二源極與所述第一電晶體的所述第一源極並聯連接，所述第二電晶體的所述第二延伸汲極連接到所述第三電晶體的所述第三延伸汲極，所述第二電晶體被配置為由所述第一偏壓所偏置，而所述第三電晶體被配置為由第二偏壓所偏置並接收第二閘極電壓；以及第二組兩個電晶體，其連接到所述第一組兩個電晶體，所述第二組兩個電晶體包括第四電晶體和第五電晶體，所述第四電晶體具有第四延伸汲極， 所述第五電晶體具有第五延伸汲極，所述第四電晶體的所述第四延伸汲極連接到所述第五電晶體的所述第五延伸汲極，所述第四電晶體被配置為由第四偏壓所偏置並接收第三閘極電壓，而所述第五電晶體被配置為由第五偏壓所偏置並接收第四閘極電壓；以及其中：所述第一電晶體、所述第二電晶體、和所述第四電晶體共享公共塊體；以及所述第三電晶體和所述第五電晶體共享另一個公共塊體。
在本描述中對“一個實施方式”或者“實施方式”的提及意味著，結合實施方式描述的特定的特徵、結構或者特性包括在本發明至少一個實施方式中。在本描述中位於不同地方的短語“在一個實施方式中”並不一定指的是同一實施方式。
在以下的詳細描述中，出於解釋的目的，闡述了許多具體細節，以便提供對本申請的主題的徹底的理解。然而，對於本領域中的技術人員很明顯，所公開的實施方式、所要求保護的主題以及它們的等價形式可以在沒有這些具體細節的情况下被實踐。
詳細描述包括對形成詳細描述的一部分的附圖的參考。附圖根據示例實施方式示出圖解。在此也可以被稱為“實施例”的這些實施方式被足够詳細地描述，以使本領域中的技術人員能够實踐在此描述的所要求保護的主題的實施方式。實施方式可以被組合，其它實施方式可以被使用，或者結構、邏輯和電氣改變被做出，而不偏離所要求 保護的主題的範圍和精神。應該理解，在此描述的實施方式並不打算限制本主題的範圍，而是使本領域中的技術人員能够實踐、實現、和/或使用本主題。
在此描述的實施方式包括允許字元線SONOS(WLS)驅動器在高電壓(HV)模式下操作的列驅動器電路。特別是，實施方式公開了生成額外的偏壓來正確地向各個電晶體的p井和n井加偏壓，以及HV WLS中的器件的擴散，從而允許許多電壓位準在HV WLS上被傳遞，如在HV操作模式中所需的。
作為實施方式的一部分，n井、p井以及電源偏壓從一種模式到另一模式(例如，在擦除和編程之間，從正容限模式到負容限模式，等等)以及從選擇的列到取消選擇的列明顯變化。為了在生成HV信號時實現面積節約，實施方式使用對相應於HV偏壓的數據編碼的多個位準。特別地，一些HV信號是全局信號、基於扇區的、或者基於間距或基於列的。
為了適應閘極氧化層兩端以及汲極到源極之間的高電壓，延伸汲極器件被包括在電路中。這種器件包括延伸一低摻雜半導體區域的汲極，低摻雜半導體區域在反向偏壓期間耗盡，從而允許通道兩端的大量電壓下降，並將穿過閘極氧化層的電場减小到安全位準。
在實施方式中，列驅動器電路包括：第一組兩個電晶體，其包括串聯的第一電晶體和第二電晶體；與第一組兩個電晶體並聯的第二組兩個電晶體，第二組兩個電晶體包 括串聯的第三電晶體和第四電晶體；以及與第一組兩個電晶體並聯的第五電晶體。每個電晶體接收閘極電壓並且具有取决於電路所處於的操作的模式的偏壓，如下面將更詳細描述的。在非揮發性記憶體架構中使用的列驅動器電路被包括。
圖1是示出了非揮發性記憶體架構100的實施方式的方塊圖。如圖1中所示出的，記憶體架構包括可編程非揮發性記憶體單元的陣列110以及用於控制非揮發性記憶體單元被編程、擦除和讀取的方式的各種電路和組件。在此將描述使用例如根據Cypress半導體的65nm SONOS加工技術發展的SONOS器件的記憶體架構的實施方式。然而，其它實施方式並不被如此限制，並且可以包括根據實質上任何非揮發性加工技術發展的實質上任何類型的記憶體單元。
非揮發性記憶體陣列110包括布置在列和行中的多個記憶體單元。每個記憶體單元可以包括一個(1T)或者兩個(2T)電晶體。在圖2A中示出了1T SONOS記憶體單元的實施方式。圖2A中所示出的1T記憶體單元包括具有閘極、汲極、源極和塊體端子(bulk terminal)的N型SONOS電晶體(見圖3)。SONOS電晶體的閘極被耦合成接收SONOS字元線(WLS)電壓、汲極被耦合成接收位元線(BL)電壓、而源極被耦合成接收源線(SL)電壓。如在圖3的橫截面中所示出的，SONOS電晶體的基質或者井被耦合成接收井偏壓(P-WELL)。
在圖2B中示出了2T SONOS記憶體單元的實施方式。圖2B中所示出的2T記憶體單元包括N型SONOS電晶體和N型通過器件(FNPASS，N-type pass device)。通過器件可以被包括以在讀取操作期間最小化洩漏電流。SONOS閘極被耦合成接收SONOS字元線(WLS)電壓，而源極被耦合成接收源線(SL)電壓。SONOS電晶體的汲極被耦合到FNPASS器件的源極。FNPASS器件的閘極被耦合成接收字元線(WL)電壓，而汲極被耦合成接收位元線(BL)電壓。SONOS和FNPASS器件共享公共基質連接。與1T單元一樣，井偏壓(P-WELL)被提供到SONOS和FNPASS器件的基質以便於讀取、擦除和編程操作。在圖5-9中示出並且在下面更詳細地討論了用於讀取、擦除2T SONOS記憶體單元並對2T SONOS記憶體單元編程的示例性電壓。
圖3是示出了N型SONOS電晶體的實施方式的橫截面。儘管示出了N型器件，在此描述的記憶體架構並不被如此限制，並且在其它實施方式中可以包括P型器件。技術人員將理解記憶體架構可以如何被修改為適應這種器件。
如圖3中所示出的，SONOS電晶體的閘極通過一堆電介質層與通道分離開。電介質堆(經常被稱為“ONO堆”)可以包括通道上面的薄管道層(通常為氧化物)、管道層上面的電荷俘獲層(通常為氮化物)、以及電荷俘獲層和閘極之間的阻擋層(通常為氧化物)。SONOS電晶體的電荷俘獲層是例如在圖2A和2B中示出的1T記憶體單元和 2T記憶體單元的存儲節點。如以下所描述的，電荷俘獲層可以被“充電”來改變SONOS電晶體的臨界電壓(VT)、以及改變存儲在1T記憶體單元或者2T記憶體單元內的位元的值(例如，改變為“0”或者“1”)。臨界電壓(VT)被定義為讓電流流過SONOS電晶體的臨界閘極-源極電壓。到BL和SL的連接對應於圖2A的1T單元。
通過在SONOS電晶體的閘極端子和源極/汲極/基質端子之間施加具有正確的極性、振幅和持續時間的電壓來對SONOS記憶體單元編程或者擦除SONOS記憶體單元。該電壓被稱為閘極到通道電壓。例如，通過將SONOS電晶體的閘極到通道電壓升高到相對高的正值(通常在8V和12V之間)來對SONOS記憶體單元編程。作為結果，電子從通道電子隧穿到ONO堆，在ONO堆處，它們在電荷俘獲氮化物層中被俘獲。俘獲的電荷在電晶體汲極和源極之間產生能障，這升高了SONOS電晶體的臨界電壓(VT)。在一個實施方式中，可以通過將編程的SONOS電晶體的臨界電壓升高到實質上正VT來將“1”位元存儲在記憶體單元內。通過將負的閘極到通道電壓(通常在-8V和-12V之間)施加到SONOS電晶體來移除在氮化物層內俘獲的電子，從而降低SONOS電晶體的臨界電壓並擦除記憶體單元的內容。在一個實施方式中，具有實質上負的VT的被擦除的SONOS電晶體可以用於在記憶體單元內存儲“0”位元。一旦被編程或者擦除，就通過將標稱電壓施加到字元線、位元線和源線的特定組合並且檢測電流是否在相應的位元線上流動 來讀取SONOS記憶體單元的內容。因此，SONOS電晶體接收電壓(例如，正電壓(VPOS)、負電壓(VNEG)、以及來自電源的電壓(vpwr)或者來自接地的電壓(vgnd))來實現以上提到的操作模式。
圖4是列驅動器電路400的原理圖，列驅動器電路400被配置為驅動WLS，用於陣列110的記憶體單元的編程、擦除和讀取。列驅動器電路400包括五個電晶體，P0、P1、P2、N1和N2，每個電晶體分別具有延伸汲極器件110、102、106、104、108。在實施方式中，電晶體P0和P1的源極通過節點120並聯連接，電晶體P1的延伸汲極102通過節點122耦合到電晶體N1的延伸汲極104，並且連接到SONOS字元線(WLS)。電晶體P2的延伸汲極106通過節點124耦合到電晶體N2的延伸汲極108，並且連接到電晶體P1的閘極。線130指示電晶體P0、P1和P2中的每個的P井到公共塊體的連接，而線134連接到電晶體N1和N2的公共塊體(bulk)。
每個電晶體接收閘極電壓。特別是，電晶體P0接收第一閘極電壓PG1、電晶體N1接收第二閘極電壓NG1、電晶體P2接收第三閘極電壓PG2、以及電晶體N2接收第四閘極電壓NG2。電晶體P1還接收內部生成的閘極電壓PG。
每個電晶體接收對於SONOS記憶體單元的不同操作模式的偏壓。例如，電晶體P0和P1接收偏壓信號，並且被提供第一偏壓VP1。電晶體N1被提供第二偏壓(VN1)。電晶體P2接收第三偏壓(VP2)的信號，而電晶體N2接收 第四偏壓(VN2)的信號。在實施方式中，橋接器將電晶體N1耦合到電晶體N2，並且橋接器接收第五偏壓(VN3)。偏壓信號是外部生成的，並且基於其極性，VN1或者VP1被傳播到輸出WLS。
如上面簡要提及的，一個或者多個電晶體包括延伸汲極器件。作為結果，當器件被關閉時，可以在接面(例如，汲極-閘極和汲極-源極)中的一個上支持更多電壓。在實施方式中，電晶體P0、P1、P2、N1或者N2中的一個或者多個包括能够支持高達大約5V的延伸汲極器件。在另一個實施方式，電晶體P0、P1、P2、N1或者N2中的一個或者多個包括能够支持高達大約9V的延伸汲極器件。根據另一個實施方式，電晶體N2包括5V延伸汲極器件，而其餘電晶體P0、P1、P2和N1包括9V延伸汲極器件。在其它實施方式中，一個或者多個電晶體包括疊接器件，所述疊接器件被加偏壓以保護電路免受過電壓應力。
圖5是根據實施方式的用於擦除SONOS記憶體單元的列驅動器電路400的偏壓方案的表格。從左到右，表格包括：第一行，列出被施加到電路400的每個閘極電壓和偏壓；第二行，“選擇的列”，對應於擦除操作被執行的活動(選擇的)列；以及第三行，“取消選擇的列”，對應於被施加到選擇的扇區中的不活動(取消選擇的)列的取消選擇偏壓。
在一些實施方式中，非揮發性記憶體陣列被劃分為多個“區塊”和/或多個“扇區”。在這種情况下，在第二和 第三行中所示出的選擇和取消選擇偏壓被施加以啟動或者選擇區塊或者扇區。表格還包括第四行，其包括被施加到取消選擇的區塊或者扇區的取消選擇偏壓。如果記憶體陣列沒有被劃分為區塊或者扇區，則第二和第三行中所示出的選擇偏壓和取消選擇偏壓被施加到整個記憶體陣列。
如圖5中所示出的，為了擦除選擇的扇區中的選擇的列，來自電晶體P0的輸出WLS被偏置到VNEG(對於選擇的列)。為了防止一個或者多個取消選擇的列被擦除，輸出WLS被偏置到VPOS(對於選擇的扇區中的取消選擇的列)。接收的閘極電壓PG1被偏置到VPOS(對於選擇的列)和vpwr(對於取消選擇的列)；到電晶體N1的閘極電壓NG1被偏置到0(例如，接地或者vgnd)(對於選擇的列)和VNEG(對於取消選擇的列)；到電晶體P2的閘極電壓PG2在這兩種情况下被偏置到vpwr；以及到電晶體N2的閘極電壓NG2在這兩種情况下被偏置到0。選擇的扇區的偏壓VP1和VP2被保持在VPOS處、偏壓VN1和VN3被保持在VNEG處、而偏壓VN2被偏置到接地。對於在擦除模式期間的取消選擇的扇區，WLS、VP1和VP2被偏置到vpwr，PG1、PG2、NG1、NG2、VN1和VN2被偏置到接地，並且偏壓VN3在VNEG處。
圖6是根據實施方式的用於對SONOS記憶體單元編程的列驅動器電路的偏壓方案的表格。圖6類似於圖5，除了偏壓值項對編程是特定的以外。因此，為了對在選擇的扇區中的選擇的列編程，來自電晶體P0的輸出WLS被偏置 到VPOS(對於選擇的列)。為了防止選擇的扇區中的特定列被編程，輸出WLS被偏置到VNEG(對於選擇的扇區中的取消選擇的列)。接收的閘極電壓PG1被偏置到vpwr(對於選擇的列)或者VPOS(對於取消選擇的列)；到電晶體N1的閘極電壓NG1被偏置到VNEG(對於選擇的列)或者接地(對於取消選擇的列)；到電晶體P2的閘極電壓PG2在這兩種情况下被偏置到vpwr；以及到電晶體N2的閘極電壓NG2在這兩種情况下被偏置到接地。選擇的扇區的偏壓VP1和VP2被偏置到VPOS、偏壓VN1和VN3在VNEG處、而偏壓VN2被偏置到接地。對於在編程模式期間的取消選擇的扇區，WLS、PG1、NG2、VN1和VN2被偏置到接地，而PG1、NG1、VP1和VP2在vpwr處。
除了擦除模式和編程模式之外，容限模式(MM)讀取也在NV記憶體陣列110上被進行。MM讀取類似於正常讀取，除了SONOS閘極被驅動到VMARG(而不是0V或者接地)以外。因此，在容限模式讀取期間，VMARG的閘極到源極電壓被提供到SONOS器件。在實施方式中，記憶體陣列的容限模式讀取被發起以確定在擦除/編程操作期間是否滿足目標VTE(SONOS擦除VT)和目標VTP(SONOS編程VT)值。例如，擦除的SONOS器件具有主要為負的VT(稱為VTE)，而編程的SONOS器件具有主要為正的VT(稱為VTP)。在一些情况下，負容限模式讀取可以被發起以確定是否滿足避免過度擦除的目標VTE。正容限模式讀取可以被發起以確定是否滿足目標VTP。
圖7是根據實施方式的用於在SONOS記憶體單元上執行正容限模式讀取的列驅動器電路的偏壓方案的表格。圖7類似於圖5和6，除了偏壓值項對正容限模式讀取是特定的以外。因此，對於在選擇的扇區中的選擇的列的正容限模式讀取，來自電晶體P0的輸出WLS被偏置到VMARG(對於選擇的列)。對於在選擇的扇區中的取消選擇的列，WLS輸出被偏置到接地。接收的閘極電壓PG1被偏置到接地(對於選擇的列)和VPOS(對於取消選擇的列)；到電晶體N1的閘極電壓NG1被偏置到接地(對於選擇的列)和vpwr(對於取消選擇的列)；到電晶體P2的閘極電壓PG2被偏置到VPOS(對於選擇的列)和接地(對於取消選擇的列)；以及到電晶體N2的閘極電壓NG2被偏置到vpwr(對於選擇的列)和-VTP(對於取消選擇的列)。對於選擇的扇區偏壓，VP1被偏置到VMARG、偏壓VP2被偏置到VPOS、偏壓VN1被偏置到接地、以及偏壓VN2和VN3被偏置到-VTP。對於在正容限模式期間的取消選擇的扇區，WLS、PG2、NG2、VN1和VN2被偏置到接地；PG1、NG1、VP1和VP2被保持在vpwr處；而VN3被偏置到-VTP。
在實施方式中，在正容限模式中，VMARG包括0V到+2.5V的偏壓範圍。VMARG被傳遞到WLS輸出信號上。對之前被提及為是內部生成的閘極電壓的PG閘極信號的控制通過VTP信號來實現，所述VTP信號被設置為小於在P0的源極存在的VMARG。因此，當0<VMARG<1.25(即，容限模式的最高有效位元DAC(MDAC MSB)=0)時，則 VN2=PG=VTP=-1.8V，並且閘極氧化層電壓(VGOX)<3.63且|閘極到源極電壓(VGS)|>Vth。術語VGOX指的是在不損壞器件的情况下可以被施加在器件兩端的最大電壓。然而，當VMARG接近+2.5V時，GOX應力變為所關心的事。為了最小化閘極氧化層應力，VTP被切換到0V，並且VN2=PG=0V以允許VGOX<3.63且|VGS|>Vth。通過根據VMARG來產生偏壓，P0被接通並被保護免受在0V到+2.5V的整個偏壓範圍上的電壓應力。
圖8是根據實施方式的用於在SONOS記憶體單元上執行負容限模式讀取的列驅動器電路的偏壓方案的表格。圖8類似於圖7，除了偏壓值項對負容限模式讀取是特定的以外。因此，對於在選擇的扇區中的選擇的列的負容限模式讀取，來自電晶體P0的輸出WLS被偏置到VMARG(對於選擇的列)。對於在選擇的扇區中的取消選擇的列，WLS輸出被偏置到接地。接收的閘極電壓PG1被偏置到vpwr(對於選擇的列)和接地(對於取消選擇的列)；到電晶體N1的閘極電壓NG1被偏置到vpwr(對於選擇的列)和VNEG(對於取消選擇的列)；到電晶體P2的閘極電壓PG2被偏置到接地(對於選擇的列)和vpwr(對於取消選擇的列)；以及到電晶體N2的閘極電壓NG2被偏置到VNEG(對於選擇的列)和接地(對於取消選擇的列)。對於選擇的扇區的偏壓VP1被偏置到接地、偏壓VP2被偏置到vpwr、偏壓VN1被偏置到VMARG、以及偏壓VN2和VN3被偏置到VNEG。對於在正容限模式期間的取消選擇的扇區，WLS、 VP1、VN1和VN2被偏置到接地；PG1、PG2,NG1、NG2和VP2被保持在vpwr處；而VN3被偏置到VNEG。
對於負容限模式，VMARG包括-2.5V到0V的偏壓範圍。
圖9是用於執行讀取操作的列驅動器電路的偏壓方案的表格。為了讀取所有扇區和列，WLS、PG2、VN1、VN2和VN3被偏置到接地，而PG1、NG1、NG2、VP1和VP2被偏置到vpwr。低電壓(LV)電路在讀取操作期間驅動通過電晶體。
儘管在上面描述了編碼的HV信號，將理解，在其它實施方式中，一個或者多個編碼的HV信號可以用簡單的HV信號代替。在這種情况下，在NV記憶體架構中使用較大的多工器和額外的偏壓電路，用於選擇簡單的HV信號，導致較大的矽面積。
通過對每個操作模式使用以上所描述的偏壓方案，實現HV功能。另外，HV GOX電路可靠性被維持，同時最小化晶片尺寸。特別是，使用以上所描述的器件和方案避免了用於支持高電壓VPOS和VNEG之和的非常厚的氧化物(例如，80-90A)的使用。作為結果，上述器件和方案最小化製造成本並簡化了器件設計。此外，使用延伸汲極器件來以VGS减小電路驅動HV的做法允許電路抵抗汲極到閘極或者汲極到源極之間的高電壓，以及將閘極氧化層兩端的電場减小到安全位準。
儘管出於理解的清楚的目的詳細地描述了上述的實施 例，本發明不侷限於所提供的細節。存在許多用於執行本發明的可選的方式。所公開的實施例是說明性的而不是限制性的。
100‧‧‧非揮發性記憶體架構
102‧‧‧延伸汲極
104‧‧‧延伸汲極
106‧‧‧延伸汲極
108‧‧‧延伸汲極
110‧‧‧延伸汲極
120‧‧‧節點
122‧‧‧節點
124‧‧‧節點
128‧‧‧節點
130‧‧‧線
134‧‧‧線
140‧‧‧高電壓行區塊
150‧‧‧列解碼器
160‧‧‧高電壓隔離
210‧‧‧輔助列
220‧‧‧多工器
230‧‧‧SA區塊
240‧‧‧IREF產生器
250‧‧‧SA控制
260‧‧‧暫存器區塊
270‧‧‧選項區塊
280‧‧‧V_LIMIT產生器
300‧‧‧測試模式介面
310‧‧‧容限電壓數位至類比轉換器
320‧‧‧VPOS泵
330‧‧‧VNEG泵
340‧‧‧泵控制
350‧‧‧系統性能控制器
360‧‧‧溫度感測器
370‧‧‧模式控制
380‧‧‧BL電壓產生器
400‧‧‧列驅動器電路
N1、N2‧‧‧電晶體
P0、P1、P2‧‧‧電晶體
PG、PG1、PG2‧‧‧閘極電壓
NG1、NG2‧‧‧閘極電壓
VP1‧‧‧第一偏壓
VP2‧‧‧第三偏壓
VN1‧‧‧第二偏壓
VN2‧‧‧第四偏壓
VN3‧‧‧第五偏壓
本揭示作為例子(而非限制地)在隨附圖式的圖中被示出。
圖1是示出了非揮發性(NV)記憶體架構的實施方式的方塊圖。
圖2A是示出了可以被包括在圖1的NV記憶體陣列中的1T SONOS記憶體單元的實施方式的電路原理圖。
圖2B是示出了可以被包括在圖1的NV記憶體陣列中的2T SONOS記憶體單元的實施方式的電路原理圖。
圖3是示出了包括在SONOS記憶體單元內的N型SONOS電晶體的實施方式的橫截面。
圖4是根據另一個實施方式的列驅動器電路的實施方式的示意性方塊圖。
圖5是示出了根據實施方式的可以用於擦除SONOS記憶體單元的偏壓的表格。
圖6是示出了根據實施方式的可以用於對SONOS記憶體單元編程的偏壓的表格。
圖7是示出了根據實施方式的可以用於SONOS記憶體單元的正容限模式讀取的偏壓的表格。
圖8是示出了根據實施方式的可以用於SONOS記憶體單元的負容限模式讀取的偏壓的表格。
圖9是示出了根據實施方式的可以用於讀取SONOS記憶體單元的偏壓的表格。
102‧‧‧延伸汲極
104‧‧‧延伸汲極
106‧‧‧延伸汲極
108‧‧‧延伸汲極
110‧‧‧延伸汲極
120‧‧‧節點
122‧‧‧節點
124‧‧‧節點
128‧‧‧節點
130‧‧‧線
400‧‧‧列驅動器電路
N1、N2‧‧‧電晶體
P0、P1、P2‧‧‧電晶體
PG、PG1、PG2‧‧‧閘極電壓
NG1、NG2‧‧‧閘極電壓
VP1‧‧‧第一偏壓
VP2‧‧‧第三偏壓
VN1‧‧‧第二偏壓
VN2‧‧‧第四偏壓
VN3‧‧‧第五偏壓

Claims (20)

  1. 一種操作一電路以提供字元線輸出(WLS)的方法，包括：將在第一偏壓(VP1)處的第一閘極電壓(PG1)供應到提供所述輸出(WLS)的第一電晶體的源極；將所述第一偏壓(VP1)提供到第二電晶體，並將第二偏壓(VN1)和第二閘極電壓(NG1)提供到第三電晶體，所述第二電晶體串聯耦合到所述第三電晶體，並與所述第一電晶體並聯；將第三偏壓(VP2)和第三閘極電壓(PG2)提供到第四電晶體，並將第四偏壓(VN2)和第四閘極電壓(NG2)提供到第五電晶體，所述第四電晶體串聯耦合到所述第五電晶體，並且所述第四電晶體和所述第五電晶體耦合到所述第二電晶體的閘極；以及將第五偏壓(VN3)提供到將所述第三電晶體的第一n井連接到所述第五電晶體的第二n井的線。
  2. 根據申請專利範圍第1項所述的方法，還包括選擇性地提供所述電路正電壓(VPOS)、負電壓(VNEG)、在所述正電壓(VPOS)和所述負電壓(VNEG)之間的一個或者多個偏壓、電源電壓(vpwr)和接地電壓(vgnd)。
  3. 根據申請專利範圍第2項所述的方法，還包括在具有待選擇和取消選擇的列的選擇的扇區中在擦除模式中操作所述電路，使得：對於所述選擇的扇區的選擇的列，所述輸出(WLS) 被偏置到所述負電壓(VNEG)，而對於所述選擇的扇區的取消選擇的列，所述輸出(WLS)被偏置到所述正電壓(VPOS)；對於所述選擇的列，所述第一閘極電壓(PG1)被偏置到所述正電壓(VPOS)，而對於所述取消選擇的列，所述第一閘極電壓(PG1)被偏置到所述電源電壓(vpwr)；對於所述選擇的列，所述第二閘極電壓(NG1)被偏置到0，而對於所述取消選擇的列，所述第二閘極電壓(NG1)被偏置到所述負電壓(VNEG)；對於所述選擇的列和所述取消選擇的列，所述第三閘極電壓(PG2)被偏置到所述電源電壓(vpwr)；對於所述選擇的列和所述取消選擇的列，所述第四閘極電壓(NG2)被偏置到0；對於所述選擇的列和所述取消選擇的列，所述第一偏壓(VP1)和所述第三偏壓(VP2)被偏置到所述正電壓(VPOS)；對於所述選擇的列和所述取消選擇的列，所述第二偏壓(VN1)和所述第五偏壓(VN3)被偏置到所述負電壓(VNEG)；以及對於所述選擇的列和所述取消選擇的列，所述第四偏壓(VN2)被偏置到0。
  4. 根據申請專利範圍第3項所述的方法，還包括對於取消選擇的扇區在所述擦除模式中操作所述電路，使得：所述輸出(WLS)、所述第一偏壓(VP1)、以及所述 第三偏壓(VP2)被偏置到所述電源電壓(vpwr)；所述第一閘極電壓(PG1)、所述第二閘極電壓(NG1)、所述第三閘極電壓(PG2)、所述第四閘極電壓(NG2)、所述第二偏壓(VN1)、以及所述第四偏壓(VN2)被偏置到0；以及所述第五偏壓(VN3)被偏置到所述負電壓(VNEG)。
  5. 根據申請專利範圍第2項所述的方法，還包括在具有待選擇和取消選擇的列的選擇的扇區中在編程模式中操作所述電路，使得：對於選擇的列，所述輸出(WLS)被偏置到所述正電壓(VPOS)，而對於取消選擇的列，所述輸出(WLS)被偏置到所述負電壓(VNEG)；對於所述選擇的列，所述第一閘極電壓(PG1)被偏置到所述電源電壓(vpwr)，而對於所述取消選擇的列，所述第一閘極電壓(PG1)被偏置到所述正電壓(VPOS)；對於所述選擇的列，所述第二閘極電壓(NG1)被偏置到所述負電壓(VNEG)，而對於所述取消選擇的列，所述第二閘極電壓(NG1)被偏置到0；對於所述選擇的列和所述取消選擇的列，所述第三閘極電壓(PG2)被偏置到所述電源電壓(vpwr)；對於所述選擇的列和所述取消選擇的列，所述第四閘極電壓(NG2)被偏置到0；對於所述選擇的列和所述取消選擇的列，所述第一偏壓(VP1)和所述第三偏壓(VP2)被偏置到所述正電壓 (VPOS)；對於所述選擇的列和所述取消選擇的列，所述第二偏壓(VN1)和所述第五偏壓(VN3)被偏置到所述負電壓(VNEG)；以及對於所述選擇的列和所述取消選擇的列，所述第四偏壓(VN2)被偏置到0。
  6. 根據申請專利範圍第5項所述的方法，還包括對於取消選擇的扇區在所述編程模式中操作，使得：所述輸出(WLS)、所述第三閘極電壓(PG2)、所述第四閘極電壓(NG2)、所述第二偏壓(VN1)、所述第四偏壓(VN2)、以及所述第五偏壓(VN3)被偏置到0；以及所述第一閘極電壓(PG1)、所述第二閘極電壓(NG1)、所述第一偏壓(VP1)、以及所述第三偏壓(VP2)被偏置到所述電源電壓(vpwr)。
  7. 如申請專利範圍第2項所述的方法，還包括：選擇性地提供所述電路容限電壓(VMARG)和負偏壓(-VTP)；以及在具有待選擇和取消選擇的列的選擇的扇區中在正容限模式中操作所述電路，使得：對於選擇的列，所述輸出(WLS)被偏置到所述容限電壓(VMARG)，而對於取消選擇的列，所述輸出(WLS)被偏置到0；對於所述選擇的列，所述第一閘極電壓(PG1)被偏置 到0，而對於所述取消選擇的列，所述第一閘極電壓(PG1)被偏置到所述正電壓(VPOS)；對於所述選擇的列，所述第二閘極電壓(NG1)被偏置到0，而對於所述取消選擇的列，所述第二閘極電壓(NG1)被偏置到所述電源電壓(vpwr)；對於所述選擇的列，所述第三閘極電壓(PG2)被偏置到所述正電壓(VPOS)，而對於所述取消選擇的列，所述第三閘極電壓(PG2)被偏置到0；對於所述選擇的列，所述第四閘極電壓(NG2)被偏置到所述電源電壓(vpwr)，而對於所述取消選擇的列，所述第四閘極電壓(NG2)被偏置到所述負偏壓(-VTP)；對於所述選擇的列和所述取消選擇的列，所述第一偏壓(VP1)被偏置到所述容限電壓(VMARG)；對於所述選擇的列和所述取消選擇的列，所述第三偏壓(VP2)被偏置到所述正電壓(VPOS)；對於所述選擇的列和所述取消選擇的列，所述第二偏壓(VN1)被偏置到0；對於所述選擇的列和所述取消選擇的列，所述第五偏壓(VN3)被偏置到所述負偏壓(-VTP)；以及對於所述選擇的列和所述取消選擇的列，根據對生成所述容限電壓(VMARG)的電路所設置的最高有效位元(MSB)的值，所述第四偏壓(VN2)被選擇性地偏置到所述負偏壓(-VTP)或者0。
  8. 根據申請專利範圍第7項所述的方法，還包括對於 取消選擇的扇區在所述正容限模式中操作所述電路，使得：所述輸出(WLS)、所述第三閘極電壓(PG2)、所述第四閘極電壓(NG2)、所述第二偏壓(VN1)、以及所述第四偏壓(VN2)被偏置到0；所述第一閘極電壓(PG1)、所述第二閘極電壓(NG1)、所述第一偏壓(VP1)、以及所述第三偏壓(VP2)被偏置到所述電源電壓(vpwr)；以及所述第五偏壓(VN3)被偏置到所述負偏壓(-VTP)。
  9. 如申請專利範圍第2項所述的方法，還包括：將容限電壓(VMARG)提供到所述電路；以及在具有待選擇和取消選擇的列的選擇的扇區中在負容限期間操作所述電路，使得：對於選擇的列，所述輸出(WLS)被偏置到所述容限電壓(VMARG)，而對於取消選擇的列，所述輸出(WLS)被偏置到0；對於所述選擇的列，所述第一閘極電壓(PG1)被偏置到所述電源電壓(vpwr)，而對於所述取消選擇的列，所述第一閘極電壓(PG1)被偏置到0；對於所述選擇的列，所述第二閘極電壓(NG1)被偏置到所述電源電壓(vpwr)，而對於所述取消選擇的列，所述第二閘極電壓(NG1)被偏置到所述負電壓(VNEG)；對於所述選擇的列，所述第三閘極電壓(PG2)被偏置到0，而對於所述取消選擇的列，所述第三閘極電壓(NG1)被偏置到所述電源電壓(vpwr)； 對於所述選擇的列，所述第四閘極電壓(NG2)被偏置到所述負電壓(VNEG)，而對於所述取消選擇的列，所述第四閘極電壓(NG2)被偏置到0；對於所述選擇的列和所述取消選擇的列，所述第一偏壓(VP1)被偏置到0；對於所述選擇的列和所述取消選擇的列，所述第三偏壓(VP2)被偏置到所述電源電壓(vpwr)；對於所述選擇的列和所述取消選擇的列，所述第二偏壓(VN1)被偏置到所述容限電壓(VMARG)；以及對於所述選擇的列和所述取消選擇的列，所述第四偏壓(VN2)和所述第五偏壓(VN3)被偏置到所述負電壓(VNEG)。
  10. 根據申請專利範圍第9項所述的方法，還包括對於取消選擇的扇區在所述負容限模式中操作所述電路，使得：所述輸出(WLS)、所述第一偏壓(VP1)、所述第二偏壓(VN1)、以及所述第四偏壓(VN2)被偏置到0；所述第一閘極電壓(PG1)、所述第二閘極電壓(NG1)、所述第三閘極電壓(PG2)、所述第四閘極電壓(NG2)、以及所述第三偏壓(VP2)被偏置到所述電源電壓(vpwr)；以及所述第五偏壓(VN3)被偏置到所述負電壓(VNEG)。
  11. 根據申請專利範圍第2項所述的方法，還包括對於所有扇區和列在讀取模式中操作所述電路，使得： 所述輸出(WLS)、所述第三閘極電壓(PG2)、所述第二偏壓(VN1)、所述第四偏壓(VN2)、以及所述第五偏壓(VN3)被偏置到0；以及所述第一閘極電壓(PG1)、所述第二閘極電壓(NG1)、所述第四閘極電壓(NG2)、所述第一偏壓(VP1)、以及所述第三偏壓(VP2)被偏置到所述電源電壓(vpwr)。
  12. 根據申請專利範圍第1項所述的方法，其中所述第一電晶體、所述第二電晶體、所述第三電晶體、所述第四電晶體和所述第五電晶體中的一個或者多個包括延伸汲極電晶體。
  13. 一種高電壓列驅動器電路，包括：第一電晶體，其被配置為接收第一閘極電壓(PG1)、由第一偏壓(VP1)所供應並提供輸出(WLS)；第一組兩個電晶體，其包括第二電晶體和第三電晶體，所述第二電晶體與所述第一電晶體並聯連接，並被配置為由第一偏壓(VP1)所供應，而所述第三電晶體連接到所述第二電晶體，並被配置為由第二偏壓(VN1)所供應以及接收第二閘極電壓(NG1)；第二組兩個電晶體，其連接到所述第一組兩個電晶體，並且包括連接到第五電晶體的第四電晶體，所述第四電晶體被配置為由第四偏壓(VP2)所供應並接收第三閘極電壓(PG2)，而所述第五電晶體被配置為由第四偏壓(VN2)所供應並接收第四閘極電壓(NG2)；以及將所述第三電晶體的第一n井連接到所述第五電晶體 的第二n井的線，所述線由第五偏壓(VN3)所供應；其中：所述第一電晶體、所述第二電晶體、所述第三電晶體、所述第四電晶體和所述第五電晶體中的一個或者多個包括延伸汲極器件。
  14. 根據申請專利範圍第13項所述的高電壓列驅動器電路，其中所述第一電晶體、所述第二電晶體、所述第三電晶體和所述第四電晶體包括9V延伸汲極器件。
  15. 根據申請專利範圍第14項所述的高電壓列驅動器電路，其中所述第五電晶體包括5V延伸汲極器件。
  16. 根據申請專利範圍第13項所述的高電壓列驅動器電路，其中在具有待選擇和取消選擇的多個列的選擇的扇區的擦除模式期間：對於所述選擇的扇區的選擇的列，所述輸出(WLS)被偏置到負電壓(VNEG)，而對於所述選擇的扇區的取消選擇的列，所述輸出(WLS)被偏置到正電壓(VPOS)；對於所述選擇的列，所述第一閘極電壓(PG1)被偏置到所述正電壓(VPOS)，而對於取消選擇的列，所述第一閘極電壓(PG1)被偏置到電源電壓(vpwr)；對於所述選擇的列，所述第二閘極電壓(NG1)被偏置到0，而對於取消選擇的列，所述第二閘極電壓(NG1)被偏置到所述負電壓(VNEG)；對於所述選擇的列和所述取消選擇的列，所述第三閘極電壓(PG2)被偏置到所述電源電壓(vpwr)；以及 對於所述選擇的列和所述取消選擇的列，所述第四閘極電壓(NG2)被偏置到0。
  17. 根據申請專利範圍第13項所述的高電壓列驅動器電路，其中在具有待選擇和取消選擇的多個列的選擇的扇區的編程模式期間：對於所述選擇的扇區的選擇的列，所述輸出(WLS)被偏置到正電壓(VPOS)，而對於所述選擇的扇區的取消選擇的列，所述輸出(WLS)被偏置到負電壓(VNEG)；對於所述選擇的列，所述第一閘極電壓(PG1)被偏置到電源電壓(vpwr)，而對於所述取消選擇的列，所述第一閘極電壓(PG1)被偏置到所述正電壓(VPOS)；對於所述選擇的列，所述第二閘極電壓(NG1)被偏置到所述負電壓(VNEG)，而對於所述取消選擇的列，所述第二閘極電壓(NG1)被偏置到0；對於所述選擇的列和所述取消選擇的列，所述第三閘極電壓(PG2)被偏置到所述電源電壓(vpwr)；以及對於所述選擇的列和所述取消選擇的列，所述第四閘極電壓(NG2)被偏置到0。
  18. 根據申請專利範圍第13項所述的高電壓列電路，還被配置為接收容限電壓(VMARG)和負偏壓(-VTP)，並且其中在具有待選擇和取消選擇的多個列的選擇的扇區中的正容限模式期間：對於所述選擇的扇區的選擇的列，所述輸出(WLS)被偏置到所述容限電壓(VMARG)，而對於所述選擇的扇 區的取消選擇的列，所述輸出(WLS)被偏置到0；對於所述選擇的列，所述第一閘極電壓(PG1)被偏置到0，而對於所述取消選擇的列，所述第一閘極電壓(PG1)被偏置到正電壓(VPOS)；對於所述選擇的列，所述第二閘極電壓(NG1)被偏置到0，而對於所述取消選擇的列，所述第二閘極電壓(NG1)被偏置到電源電壓(vpwr)；對於所述選擇的列，所述第三閘極電壓(PG2)被偏置到所述正電壓(VPOS)，而對於所述取消選擇的列，所述第三閘極電壓(PG2)被偏置到0；以及對於所述選擇的列，所述第四閘極電壓(NG2)被偏置到所述電源電壓(vpwr)，而對於所述取消選擇的列，所述第四閘極電壓(NG2)被偏置到所述負偏壓(-VTP)。
  19. 根據申請專利範圍第13項所述的高電壓列電路，還被配置為接收容限電壓(VMARG)，並且其中在具有待選擇和取消選擇的多個列的選擇的扇區中的負容限模式期間：對於所述選擇的扇區的選擇的列，所述輸出(WLS)被偏置到所述容限電壓(VMARG)，而對於所述選擇的扇區的取消選擇的列，所述輸出(WLS)被偏置到0；對於所述選擇的列，所述第一閘極電壓(PG1)被偏置到電源電壓(vpwr)，而對於所述取消選擇的列，所述第一閘極電壓(PG1)被偏置到0；對於所述選擇的列，所述第二閘極電壓(NG1)被偏置 到所述電源電壓(vpwr)，而對於所述取消選擇的列，所述第二閘極電壓(NG1)被偏置到負電壓(VNEG)；對於所述選擇的列，所述第三閘極電壓(PG2)被偏置到0，而對於所述取消選擇的列，所述第三閘極電壓(PG2)被偏置到所述電源電壓(vpwr)；以及對於所述選擇的列，所述第四閘極電壓(NG2)被偏置到所述負電壓(VNEG)，而對於所述取消選擇的列，所述第四閘極電壓(NG2)被偏置到0。
  20. 一種高電壓列驅動器電路，包括：第一電晶體，其被配置為接收第一閘極電壓，並具有第一源極和第一延伸汲極；第一組兩個電晶體，其連接到所述第一電晶體，並包括第二電晶體和第三電晶體，所述第二電晶體具有第二源極和第二延伸汲極，所述第三電晶體具有第三延伸汲極，所述第二電晶體的所述第二源極與所述第一電晶體的所述第一源極並聯連接，所述第二電晶體的所述第二延伸汲極連接到所述第三電晶體的所述第三延伸汲極，所述第二電晶體被配置為由所述第一偏壓所偏置，而所述第三電晶體被配置為由第二偏壓所偏置並接收第二閘極電壓；以及第二組兩個電晶體，其連接到所述第一組兩個電晶體，所述第二組兩個電晶體包括第四電晶體和第五電晶體，所述第四電晶體具有第四延伸汲極，所述第五電晶體具有第五延伸汲極，所述第四電晶體的所述第四延伸汲極連接到所述第五電晶體的所述第五延伸汲極，所述第四電 晶體被配置為由第四偏壓所偏置並接收第三閘極電壓，而所述第五電晶體被配置為由第五偏壓所偏置並接收第四閘極電壓；以及其中：所述第一電晶體、所述第二電晶體、和所述第四電晶體共享公共塊體；以及所述第三電晶體和所述第五電晶體共享另一個公共塊體。
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