JP2012043520A - 不揮発性半導体記憶装置及びその駆動方法 - Google Patents
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Abstract
【課題】セルの配置効率が高く且つ読み出し時の消費電流が少なく、さらにはデータを高速に読み出すことができるようにする。
【解決手段】ゲートが列方向に延伸する第1の選択ワード線23と接続され、ソースが第1の副ビット線20と接続され、ドレインが行方向に延伸する第1の主ビット線22と接続された第1の選択トランジスタ21と、ゲートが列方向に延伸する第2の選択ワード線33と接続され、ソースが第2の副ビット線30と接続され、ドレインが行方向に延伸する第2の主ビット線32と接続された第2の選択トランジスタ31とを有している。ここで、第2の選択トランジスタ31の耐圧は、第1の選択トランジスタ21の耐圧よりも低い。
【選択図】図1
【解決手段】ゲートが列方向に延伸する第1の選択ワード線23と接続され、ソースが第1の副ビット線20と接続され、ドレインが行方向に延伸する第1の主ビット線22と接続された第1の選択トランジスタ21と、ゲートが列方向に延伸する第2の選択ワード線33と接続され、ソースが第2の副ビット線30と接続され、ドレインが行方向に延伸する第2の主ビット線32と接続された第2の選択トランジスタ31とを有している。ここで、第2の選択トランジスタ31の耐圧は、第1の選択トランジスタ21の耐圧よりも低い。
【選択図】図1
Description
本発明は、不揮発性半導体記憶装置に関し、特にMONOS(metal oxide-nitride-oxide semiconductor)型メモリ装置等の不揮発性半導体記憶装置及びその駆動方法に関する。
近年、不揮発性半導体記憶装置の高集積化及び低コスト化に伴い、バーチャルグラウンド型アレイを有し、ゲート絶縁膜であるONO(oxide-nitride-oxide)膜中に局所的に電荷をトラップさせる局所トラップ型MONOSメモリ装置が提案されている。局所トラップ型MONOSメモリ装置は、メモリセルのドレイン側とソース側との両方に独立に電荷を蓄積できるため、1セル当たり2ビットの記憶保持が可能であり、メモリセルサイズの実効的な縮小が可能である。
以下、従来の不揮発性半導体記憶装置について図面を参照しながら説明する(例えば、特許文献1を参照。)。
まず、図8を用いて従来の不揮発性半導体記憶装置におけるメモリセルアレイの結線を説明する。
図8に示すように、複数のメモリセル101がマトリックス(行列)状に配置されている。各メモリセル101のソース及びドレインは、X方向(行方向)に延伸する副ビット線102を介して選択トランジスタ103のソースとそれぞれ接続されている。選択トランジスタ103のドレインは、X方向に延伸する主ビット線104と接続されており、選択トランジスタ103のゲートは、Y方向(列方向)に延伸する選択ワード線106と接続されている。また、各メモリセル101のゲート電極は、Y方向に延伸するメモリワード線105とそれぞれ接続されている。
ここで、各選択トランジスタ103は、書き換え時に印加される最大10V程度の電圧駆動が可能なように、高耐圧トランジスタにより構成されており、そのゲート酸化膜の膜厚は約20nmに、ゲート長は約0.7μmにそれぞれ設定されている。
なお、保持データの書き換え単位は、例えば、第1の書き換えセクタAと第2の書き換えセクタBとで示されるように、各選択トランジスタ103に挟まれた領域に含まれ、一連の書き換え動作によって書き換えられる範囲のメモリセル101の一群である。
以下の説明では、各メモリセル101におけるドレインとは、該メモリセルの1ビット目の書き込み時にドレインとなる端子を指し、同様に、各メモリセル101におけるソースとは、該メモリセルの1ビット目の書き込み時にソースとなる端子を指すこととする。つまり、実際は書き込み対象のビットによって、一の端子が物理的なドレインになったり、ソースになったりと互いに反転するが、ここでは、説明の都合上、上述のように固定した呼称とする。
次に、図9を用いて、書き込み対象セルの1ビット目のデータの書き込み方法について説明する。
図9に示すように、書き込み対象セルは、メモリワード線105のうちのWL1と接続され、○印を付したメモリセル101の1ビット目である。ここで、WL1に10Vの電圧を印加し、選択ワード線106のうちのSWL1及びSWL2にそれぞれ10Vの電圧を印加し、主ビット線104のうちのMBL1に5Vの電圧を印加し、残りの端子に0Vの電圧を印加する。これにより、指定されたメモリセル101のゲートに10Vの電圧が、ドレインに5Vの電圧が、ソースに0Vの電圧がそれぞれ印加される。その結果、ドレイン端にチャネルホットエレクトロンが発生して、電子がメモリセル101のONO膜のドレイン端にトラップされる。これにより、メモリセル101の1ビット目のしきい値電圧が、消去状態の約2Vから書き込み状態の約6Vにまで上昇する。
次に、図10を用いて、書き込み対象セルの2ビット目のデータの書き込み方法について説明する。
図10に示すように、書き込み対象セルは、メモリワード線105のうちのWL1と接続され、○印を付したメモリセル101の2ビット目である。ここで、WL1に10Vの電圧を印加し、選択ワード線106のうちのSWL1及びSWL2にそれぞれ10Vの電圧を印加し、主ビット線104のうちのMBL2に5Vの電圧を印加し、残りの端子に0Vの電圧を印加する。これにより、指定されたメモリセル101のゲートに10Vの電圧が、ソースに5Vの電圧が、ドレインに0Vの電圧がそれぞれ印加される。その結果、ソース端にチャネルホットエレクトロンが発生して、電子がメモリセル101のONO膜のソース端にトラップされる。これにより、メモリセル101の2ビット目のしきい値電圧が、消去状態の約2Vから書き込み状態の約6Vにまで上昇する。
以上のような手順により、主ビット線104の上流側及び下流側にそれぞれ接続された選択トランジスタ103によって挟まれた第1の書き換えセクタAに含まれるメモリセル101に書き込みが行われる。ここで、第1の書き換えセクタAに含まれるメモリセル101と接続されている副ビット線102は、第2の書き換えセクタBとは2つの選択トランジスタ103によって電気的に分離されている。このため、書き込み時に、書き換え対象となるメモリセル101のドレイン又はソースに印加される5Vの電圧は、第2の書き換えセクタBの副ビット線102には印加されることがない。従って、第1の書き換えセクタA内のメモリセル101の書き込み時に、第2の書き換えセクタBに含まれるメモリセル101の状態は変化しない。すなわち、消去状態から書き込み状態への変化、又は書き込み状態から消去状態への変化は生じないことが保証される。
次に、図11を用いて、消去対象セルの1ビット目のデータの消去方法について説明する。
図11に示すように、消去対象のメモリセル101は、メモリワード線105のうちのWL0〜WL2とそれぞれ接続され、○印を付した各メモリセル101の1ビット目である。ここで、WL0〜WL2にそれぞれ−5Vの電圧を印加し、選択ワード線106のうちのSWL0及びSWL1にそれぞれ10Vの電圧を印加し、主ビット線104のうちのMBL1及びMBL3にそれぞれ5Vの電圧を印加し、残りの端子に0Vの電圧を印加する。これにより、第1の書き換えセクタAに含まれる各メモリセル101のゲートに−5Vの電圧が、ドレインに5Vの電圧がそれぞれ印加される。また、ソースはオープン状態となる。その結果、各メモリセル101のドレイン端にバンド間トンネル電流が発生して、ホールが各メモリセル101におけるONO膜のドレイン端にトラップされる。これにより、各メモリセル101の1ビット目のしきい値電圧が、書き込み状態の約6Vから消去状態の約2Vにまで低下する。
次に、図12を用いて、消去対象セルの2ビット目のデータの消去方法について説明する。
図12に示すように、消去対象のメモリセル101は、メモリワード線105のうちのWL0〜WL2とそれぞれ接続され、○印を付した各メモリセル101の2ビット目である。ここで、WL0〜WL2にそれぞれ−5Vの電圧を印加し、選択ワード線106のうちのSWL2及びSWL3にそれぞれ10Vの電圧を印加し、主ビット線104のうちのMBL0、MBL2及びMBL4にそれぞれ5Vの電圧を印加し、残りの端子に0Vの電圧を印加する。これにより、第1の書き換えセクタAに含まれるメモリセル101のゲートに−5Vの電圧が、ソースに5Vの電圧がそれぞれ印加される。また、ドレインはオープン状態となる。その結果、各メモリセル101のソース端にバンド間トンネル電流が発生して、ホールが各メモリセル101におけるONO膜のソース端にトラップされる。これにより、各メモリセル101の2ビット目のしきい値電圧が、書き込み状態の約6Vから消去状態の約2Vにまで低下する。
以上のような手順により、主ビット線104の上流側及び下流側にそれぞれ接続された選択トランジスタ103によって挟まれた第1の書き換えセクタAに含まれるメモリセル101が保持するデータが消去される。ここで、第1の書き換えセクタAに含まれる各メモリセル101と接続されている副ビット線102は、第2の書き換えセクタBとは選択トランジスタ103によって電気的に分離されている。このため、消去時に、消去対象となるメモリセル101のドレイン又はソースに印加される5Vの電圧は、第2の書き換えセクタBの副ビット線102には印加されない。このため、第1の書き換えセクタA内のメモリセル101の消去時に、第2の書き換えセクタBに含まれるメモリセル101の状態は変化しないことが保証される。
次に、図13を用いて、読み出し対象セルの1ビット目のデータの読み出し方法について説明する。
図13に示すように、読み出し対象のメモリセル101は、メモリワード線105のうちのWL1と接続され、○印を付したメモリセル101の1ビット目である。ここで、WL1に5Vの電圧を印加し、選択ワード線106のうちのSWL1及びSWL2にそれぞれ5Vの電圧を印加し、主ビット線104のうちのMBL2に1Vの電圧を印加し、残りの端子に0Vの電圧を印加する。これにより、指定されたメモリセル101のゲートに5Vの電圧が、ソースに1Vの電圧が、ドレインに0Vの電圧がそれぞれ印加されて、ソースからドレインにチャネル電流が流れる。
読み出し時に流れるチャネル電流は、ONO膜のドレイン端にホールがトラップされた消去状態(しきい値電圧が約2V)の場合には約20μAが流れ、一方、ONO膜のドレイン端に電子がトラップされた書き込み状態(しきい値電圧が約6V)の場合には1μA以上は流れないため、保持データの判別が可能となる。
次に、図14を用いて、読み出し対象セルの2ビット目のデータの読み出し方法について説明する。
図14に示すように、読み出し対象のメモリセル101は、メモリワード線105のうちのWL1と接続され、○印を付したメモリセル101の2ビット目である。ここで、WL1に5Vの電圧を印加し、選択ワード線106のうちのSWL1及びSWL2にそれぞれ5Vの電圧を印加し、主ビット線104のうちのMBL1に1Vの電圧を印加し、残りの端子に0Vの電圧を印加する。これにより、指定されたメモリセル101のゲートに5Vの電圧が、ソースに0Vの電圧が、ドレインに1Vの電圧がそれぞれ印加されて、ドレインからソースにチャネル電流が流れる。
以上のような手順により、主ビット線104の上流側及び下流側にそれぞれ接続された選択トランジスタ103によって挟まれた第1の書き換えセクタAに含まれるメモリセル101のデータを読み出す。ここで、第1の書き換えセクタAに含まれる各メモリセル101と接続されている副ビット線102は、第2の書き換えセクタBとは2つの選択トランジスタ103によって電気的に分離されている。このため、読み出し時に、読み出し対象となるメモリセル101のドレイン又はソースに印加される1Vの電圧は、第2の書き換えセクタBの副ビット線102には印加されない。このため、第1の書き換えセクタA内のメモリセル101の読み出し時に、第2の書き換えセクタBに含まれるメモリセル101の状態は変化しないことが保証される。
次に、図15を用いて従来のデコーダ回路の構成について説明する。
図15に示すように、各メモリワード線WL0〜WL5は、ワード線デコーダ111と接続され、各選択ワード線SWL0〜SWL7は、選択ワード線デコーダ112と接続され、各主ビット線MBL0〜MBL5は、主ビット線デコーダ113と接続されている。
ここで、各デコーダ111、112及び113は、最大で10Vの電圧を駆動する必要があるため、各選択トランジスタ103と同じく高耐圧トランジスタにより構成されている。
しかしながら、前記従来の不揮発性半導体記憶装置は、1セルに2ビットのデータを保持するため、1ビット目に書き込んだ電子によって2ビット目のしきい値電圧が上昇して見えるという現象(2nd Bit Effect)、及び1ビット目を読み出し続けた場合に2ビット目が次第に書き込まれるという現象(ソフトプログラム)等が生じ、信頼性に課題がある。従って、汎用メモリ装置としては十分な信頼性を有していても、マイクロコンピュータに搭載される不揮発性メモリ装置、いわゆるマイコン混載メモリ用途としては信頼性が不足する。これは、汎用メモリ装置では、あるビットの読み出し時間は“10年間/全ビット数/同時読み出しビット数”を想定すればよく、これに対し、マイコンでは同一ビットを10年間連続して読み出すような使用方法が想定され、ソフトプログラムの信頼性が不足するためである。また、マイコン混載用途の場合は、読み出し速度が汎用メモリ装置の2倍程度も速い(アクセスタイム20ns等)ことも、信頼性が不足する要因となっている。
そこで、マイコン混載メモリ用途として、1セルに1ビットのデータを保持する仕様に限定することにより、局所トラップ型の小面積メモリセルの特長を活かしつつ、信頼性を向上する手法が考えられる。
しかしながら、この手法を従来のメモリセルアレイに適用すると、従来の技術は1セルに2ビットのデータを保持する仕様を前提としているため、選択トランジスタの構成に面積的な無駄が生じてしまう。すなわち、複数の選択トランジスタによりその占有面積が大きくなるため、メモリセルの配置効率が低下するという問題がある。
さらに、各選択トランジスタに高耐圧トランジスタを用いているため、読み出し時に必要な駆動電流を得るために高電圧を印加する必要があり、該高電圧を駆動するデコーダの面積とその消費電力が増大し、さらには読み出し速度が低下するという問題をも有している。
本発明は、前記の問題に鑑み、セルの配置効率が高く且つ読み出し時の消費電流が少なく、さらにはデータを高速に読み出すことができると共に、デコーダの面積を小さくできるようにすることを目的とする。
なお、上記の目的は、必ずしも同時に実現する必要はなく、少なくとも選択トランジスタの面積の縮小化を図れるようにする。
前記の目的を達成するため、本発明は、不揮発性半導体記憶装置における選択トランジスタを、書き換え用の選択トランジスタと読み出し用の選択トランジスタとに分担し、該読み出し用の選択トランジスタを面積が小さい低耐圧のトランジスタとする構成とする。
具体的に、本発明に係る第1の不揮発性半導体記憶装置は、半導体領域及びその上に形成され、それぞれが第1の電極、第2の電極及び第3の電極を有する電荷トラップ型の複数のメモリセルが行列状に配置された不揮発性半導体記憶装置を対象とし、それぞれが、列方向に並ぶ複数のメモリセルの第1の電極を共通に接続する複数のワード線と、それぞれが、行方向に並ぶ複数のメモリセルの第2の電極を共通に接続する複数の第1の副ビット線と、それぞれが、行方向に並ぶ複数のメモリセルの第3の電極を共通に接続する複数の第2の副ビット線と、ゲートが列方向に延伸する第1の選択ワード線と接続され、ソースが第1の副ビット線と接続され、ドレインが行方向に延伸する第1の主ビット線と接続された第1の選択トランジスタと、ゲートが列方向に延伸する第2の選択ワード線と接続され、ソースが第2の副ビット線と接続され、ドレインが行方向に延伸する第2の主ビット線と接続された第2の選択トランジスタとを備え、各メモリセルは、1ビットデータを保持可能であり、第2の選択トランジスタの耐圧は、第1の選択トランジスタの耐圧よりも低い。
第1の不揮発性半導体記憶装置によると、ゲートが第2の選択ワード線と接続され、ソースが第2の副ビット線と接続され、ドレインが第2の主ビット線と接続された第2の選択トランジスタの耐圧は、ゲートが第1の選択ワード線と接続され、ソースが第1の副ビット線と接続され、ドレインが第1の主ビット線と接続された第1の選択トランジスタの耐圧よりも低い。このため、選択トランジスタの占有面積が縮小されて、セルの配置効率が高く且つ読み出し時の消費電流を少なくすることができる。さらには、データを高速に読み出すことができる。
第1の不揮発性半導体記憶装置は、一方の端子が第2の副ビット線と接続され、他方の端子が制御回路と接続された保護ダイオードをさらに備えていてもよい。
また、第1の不揮発性半導体記憶装置は、ゲート及びドレインが第2の副ビット線と接続され、ソースが制御回路と接続された保護トランジスタをさらに備えていてもよい。
本発明に係る第2の不揮発性半導体記憶装置は、半導体領域及びその上に形成され、それぞれが第1の電極、第2の電極及び第3の電極を有する電荷トラップ型の複数のメモリセルが行列状に配置された不揮発性半導体記憶装置を対象とし、それぞれが、列方向に並ぶ複数のメモリセルの第1の電極を共通に接続する複数のワード線と、それぞれが、行方向に並ぶ複数のメモリセルの第2の電極を共通に接続する複数の第1の副ビット線と、それぞれが、行方向に並ぶ複数のメモリセルの第3の電極を共通に接続する複数の第2の副ビット線と、ゲートが列方向に延伸する第1の選択ワード線と接続され、ソースが第1の副ビット線と接続され、ドレインが行方向に延伸する第1の主ビット線と接続された第1の選択トランジスタと、ゲートが列方向に延伸する第2の選択ワード線と接続され、ソースが第2の副ビット線と接続され、ドレインが行方向に延伸する第2の主ビット線と接続された第2の選択トランジスタと、第1の主ビット線に第1の電圧を供給する第1のトランジスタを含む第1の主ビット線デコーダ回路と、第2の主ビット線に第2の電圧を供給する第2のトランジスタを含む第2の主ビット線デコーダ回路とを備え、各メモリセルは、1ビットデータを保持可能であり、第2のトランジスタの耐圧は、第1のトランジスタの耐圧よりも低い。
第2の不揮発性半導体記憶装置によると、第2の主ビット線に第2の電圧を供給する第2のトランジスタの耐圧は、第1の主ビット線に第1の電圧を供給する第1のトランジスタの耐圧よりも低い。このため、第2の主ビット線デコーダ回路の占有面積が縮小されて、セルの配置効率が高く且つ読み出し時の消費電流を少なくすることができる。さらには、データを高速に読み出すことができる。
本発明に係る第3の不揮発性半導体記憶装置は、半導体領域及びその上に形成され、それぞれが第1の電極、第2の電極及び第3の電極を有する電荷トラップ型の複数のメモリセルが行列状に配置された不揮発性半導体記憶装置を対象とし、それぞれが、列方向に並ぶ複数のメモリセルの第1の電極を共通に接続する複数のワード線と、それぞれが、行方向に並ぶ複数のメモリセルの第2の電極を共通に接続する複数の第1の副ビット線と、それぞれが、行方向に並ぶ複数のメモリセルの第3の電極を共通に接続する複数の第2の副ビット線と、ゲートが、列方向に延伸する第1の選択ワード線と接続され、ソースが第1の副ビット線と接続され、ドレインが、行方向に延伸する第1の主ビット線と接続された第1の選択トランジスタと、ゲートが、列方向に延伸する第2の選択ワード線と接続され、ソースが第2の副ビット線と接続され、ドレインが、行方向に延伸する第2の主ビット線と接続された第2の選択トランジスタと、第1の選択トランジスタのゲートに第1の電圧を供給する第1のトランジスタを含む第1の選択ワード線デコーダ回路と、第2の選択トランジスタのゲートに第2の電圧を供給する第2のトランジスタを含む第2の選択ワード線デコーダ回路とを備え、各メモリセルは、1ビットデータを保持可能であり、第2のトランジスタの耐圧は、第1のトランジスタの耐圧よりも低い。
第3の不揮発性半導体記憶装置によると、第2の選択トランジスタのゲートに第2の電圧を供給する第2のトランジスタの耐圧は、第1の選択トランジスタのゲートに第1の電圧を供給する第1のトランジスタの耐圧よりも低い。このため、第2の選択ワード線デコーダ回路の占有面積が縮小されて、セルの配置効率が高く且つ読み出し時の消費電流を少なくすることができる。さらには、データを高速に読み出すことができる。
第3の不揮発性半導体記憶装置は、第1の主ビット線に第3の電圧を供給する第3のトランジスタを含む第1の主ビット線デコーダ回路と、第2の主ビット線に第4の電圧を供給する第4のトランジスタを含む第2の主ビット線デコーダ回路とをさらに備え、第4のトランジスタの耐圧は、第3のトランジスタの耐圧よりも低いことが好ましい。
このようにすると、第2の主ビット線デコーダ回路の占有面積が縮小されて、セルの配置効率をより高くでき、且つ読み出し時の消費電流をさらに少なくすることができる。
第1〜第3の不揮発性半導体記憶装置において、各メモリセルは、半導体領域と各第1の電極との間に、少なくとも酸化シリコン膜及び窒化シリコン膜を積層してなり、キャリアをトラップ可能なゲート絶縁膜を有していてもよい。
保護ダイオード又は保護トランジスタを備えた第1の不揮発性半導体記憶装置を駆動する不揮発性半導体記憶装置の駆動方法は、各メモリセルが保持するデータを消去する際には、制御回路から接地電位が出力される一方、メモリセルが保持するデータを読み出す際には、制御回路から接地電位よりも高い電位が出力される。
このようにすると、消去動作時において、第2の選択トランジスタの誤動作を防ぐことができる。
本発明に係る不揮発性半導体記憶装置によると、読み出し用の選択トランジスタを占有面積が小さい低耐圧トランジスタに置き換えることができるため、セルの配置効率を上げることができる。さらに、デコーダ回路に対しても低耐圧トランジスタを用いることにより、高耐圧トランジスタの使用数が減少するため、消費電流が削減できると共に、読み出し速度も向上する。
(一実施形態)
本発明の一実施形態に係る不揮発性半導体記憶装置について図面を参照しながら説明する。
本発明の一実施形態に係る不揮発性半導体記憶装置について図面を参照しながら説明する。
まず、図1を用いて本実施形態に係る不揮発性半導体記憶装置のメモリセルアレイの結線を説明する。
図1に示すように、本実施形態に係る不揮発性半導体記憶装置は、半導体基板(図示せず)等からなる半導体領域及びその上に形成され、例えばマトリックス(行列)状に配置された複数のメモリセル1を有している。各メモリセル1のドレインは、X方向(行方向)に延伸する第1の副ビット線20を介して第1の選択トランジスタ21のソースとそれぞれ接続されている。第1の選択トランジスタ21のドレインは、X方向に延伸する第1の主ビット線22と接続されており、第1の選択トランジスタ21のゲートは、Y方向(列方向)に延伸する第1の選択ワード線23と接続されている。各メモリセル1のソースは、X方向に延伸する第2の副ビット線30を介して第2の選択トランジスタ31のソースとそれぞれ接続されている。各メモリセル1のゲートはメモリワード線(ワード線)5とそれぞれ接続されている。ここで、図示はしていないが、各メモリセル1のゲート又はメモリワード線5と半導体領域との間に設ける電荷のトラップ膜として、例えば、窒化シリコン(SiN)膜を上下から酸化シリコン(SiO2)膜で挟んでなるONO膜構造を持つゲート絶縁膜を用いている。なお、トラップ膜は、ONO膜に限られず、少なくとも1層のSiN膜を絶縁膜で挟む構造であれば良い。また、SiN膜に代えて、Si粒等の径が数nm程度の微細な伝導体の粒を含む絶縁膜を用いても構わない。
第2の選択トランジスタ31のドレインは、X方向に延伸する第2の主ビット線32と接続されており、第2の選択トランジスタ31のゲートは、Y方向に延伸する第2の選択ワード線33と接続されている。各メモリセル1のゲート電極は、Y方向に延伸するメモリワード線5とそれぞれ接続されている。
ここで、第1の選択トランジスタ21は、高耐圧トランジスタであり、書き換え時に印加される最大10V程度の電圧で駆動可能なように、例えば、ゲート酸化膜の膜厚が約20nmで、ゲート長が約0.7μmの高耐圧トランジスタが用いられる。これに対し、第2の選択トランジスタ31は、低耐圧トランジスタであり、1.8V程度の耐圧を有するように、例えば、ゲート絶縁膜の膜厚は約3nmで、ゲート長は約0.18μmのトランジスタを用いることができる。なお、第2の選択トランジスタ31に用いる低耐圧トランジスタは、第1の選択トランジスタ21に用いる高耐圧トランジスタよりも相互コンダクタンスが大きい(同一電圧条件でより大きい電流を流すことができる)ことが重要であり、5V程度の耐圧を有するトランジスタでもよく、また、3V程度の耐圧を有するトランジスタであってもよい。
なお、各メモリセル1におけるドレイン及びソースは、いずれも半導体領域に形成された拡散層からなり、一方の拡散層は書き込み時にドレインとして機能し、他方の拡散層は読み出し時にドレインとして機能する。また、各選択トランジスタ21、31のドレイン及びソースも、半導体領域に形成された拡散層からなる。
また、複数のメモリセル1における保持データの書き換え単位は、例えば、第1の書き換えセクタAと第2の書き換えセクタBとで示されるように、第1の選択トランジスタ21と第2の選択トランジスタ31に挟まれた領域にあるメモリセル1の一群が一度に書き換えられる。
このように、本実施形態においては、第2の選択トランジスタ31が低耐圧トランジスタによって構成されていることが1つの特徴である。
(書き込み方法)
次に、図2を用いて、第1の書き換えセクタAの書き込み対象セルに対するデータの書き込み方法について説明する。
次に、図2を用いて、第1の書き換えセクタAの書き込み対象セルに対するデータの書き込み方法について説明する。
図2に示すように、書き込み対象セルは、メモリワード線5のうちのWL1と接続され、○印を付したメモリセル1である。ここで、WL1に10Vの電圧を印加し、第1の選択ワード線23のうちのSWL1_1に10Vの電圧を印加し、第2の選択ワード線33のうちのSWL2_0に1.8Vの電圧を印加し、第1の主ビット線22のうちのMBL1_0に5Vの電圧を印加し、残りの端子に0Vの電圧を印加する。これにより、指定されたメモリセル1のゲートに10Vの電圧が、ドレインに5Vの電圧が、ソースに0Vの電圧がそれぞれ印加される。このため、メモリセル1のドレイン端にチャネルホットエレクトロンが発生して、電子がメモリセル1のONO膜のドレイン端にトラップされる。その結果、メモリセル1のしきい値電圧が、消去状態の約2Vから書き込み状態の約6Vにまで上昇する。
このとき、第2の選択トランジスタ31のゲートには1.8Vの電圧が印加されており、上述のように、相互コンダクタンスが大きい低耐圧トランジスタで構成されているため、十分な量の電流、例えば約100μAの電流を流すことができる。また、第2の選択トランジスタ31のソースには0Vの電圧が印加されており、第2の選択トランジスタ31のドレインには1.8V以上の電圧は印加されない。
このように、本実施形態に係る不揮発性半導体記憶装置は、1つのメモリセル1に1ビットのデータのみを保持するため、第1の選択トランジスタ21によって駆動される第1の副ビット線20側をドレインとするメモリセル1の1ビットのみを書き込むことが特徴である。
以上のような手順により、第1の書き換えセクタA及び第2の書き換えセクタB8に含まれるメモリセル1にデータの書き込みを行う。ここで、第1の書き換えセクタAに含まれるメモリセル1と接続されている第1の副ビット線20は、第2の書き換えセクタBとは第1の選択トランジスタ21によって電気的に分離されている。このため、書き込み時に第1の書き換えセクタAに含まれる書き換え対象のメモリセル1と接続された第1の副ビット線20に印加される5Vの電圧は、第2の書き換えセクタBにおける第1の副ビット線20には印加されない。このため、第1の書き換えセクタA内のメモリセル1の書き込み時に、第2の書き換えセクタBに含まれる各メモリセル1の状態は変化しない。すなわち、消去状態から書込み状態への変化は生じないことが保証される。
(消去方法)
次に、図3を用いて、第1の書き換えセクタAのメモリセル1に対するデータの消去方法を説明する。
次に、図3を用いて、第1の書き換えセクタAのメモリセル1に対するデータの消去方法を説明する。
図3に示すように、消去対象セルは、メモリワード線5のうちのWL0〜WL2と接続された、○印を付したメモリセル1である。ここで、WL0〜WL2に−5Vの電圧を印加し、第1の選択ワード線23のうちのSWL1_0及びSWL1_1にそれぞれ10Vの電圧を印加し、第1の主ビット線22のうちのMBL1_0及びMBL1_1にそれぞれ5Vの電圧を印加し、残りの端子に0Vの電圧を印加する。これにより、各メモリセル1のゲートに−5Vの電圧が、ドレインに5Vの電圧がそれぞれ印加される。また、ソースはオープン状態となる。その結果、各メモリセル1のドレイン端にバンド間トンネル電流が発生して、ホールが各メモリセル1のONO膜のドレイン端にトラップされる。これにより、各メモリセル1のしきい値電圧が、書き込み状態の約6Vから消去状態の約2Vにまで低下する。
このとき、第2の選択トランジスタ31のゲートには0Vの電圧が印加され、第2の副ビット線30をオープン状態にしている。しかし、第1の副ビット線20に印加される5Vの電圧は、メモリセル1のチャネルを伝わらないため、通常、第2の選択トランジスタ31のドレイン電圧は1.8V以上には上がらない。但し、場合によっては1.8V以上の電位に上昇するおそれもあるため、後述するように、第2の選択トランジスタ31に保護素子を設けることが好ましい。この好ましい保護素子については後述する。
このように、本実施形態においては、1つのメモリセル1に1ビットのデータのみを保持するため、第1の選択トランジスタ21によって駆動される第1の副ビット線20側をドレインとするメモリセル1のビットのみを消去することが特徴である。
以上のような手順により、第1の書き換えセクタA及び第2の書き換えセクタBに含まれる各メモリセル1の1ビットのデータが消去される。ここで、第1の書き換えセクタAに含まれるメモリセル1と接続されている第1の副ビット線20は、第2の書き換えセクタBとは、第1の選択トランジスタ21によって電気的に分離されている。このため、消去時に書き換え対象のメモリセル1と接続された第1の副ビット線20に印加される5Vの電圧は、第2の書き換えセクタBにおける第1の副ビット線20には印加されない。従って、第1の書き換えセクタA内のメモリセル1の消去時に、第2の書き換えセクタBに含まれる各メモリセル1の状態は変化しない。すなわち、書込み状態から消去状態への変化は生じないことが保証される。
(読み出し方法)
次に、図4を用いて、第1の書き換えセクタAの読み出し対象セルに対するデータの読み出し方法について説明する。
次に、図4を用いて、第1の書き換えセクタAの読み出し対象セルに対するデータの読み出し方法について説明する。
図4に示すように、読み出し対象セルは、メモリワード線のうちのWL1と接続され、○印を付したメモリセル1である。ここで、WL1に5Vの電圧を印加し、第1の選択ワード線23のうちのSWL1_1に5Vの電圧を印加し、第2の選択ワード線33のうちのSWL2_0に1.8Vの電圧を印加し、第2の主ビット線32のうちのMBL2_1に1Vの電圧を印加し、残りの端子に0Vの電圧を印加する。これにより、指定されたメモリセル1のゲートに5Vの電圧が、ソースに1Vの電圧が、ドレインに0Vの電圧がそれぞれ印加される。その結果、ソースからドレインにチャネル電流が流れる。このとき、読み出し時に流れるチャネル電流は、消去状態(しきい値電圧が約2V)の場合には約20μAが流れ、一方、書き込み状態(しきい値電圧が約6V)の場合には1μA以上は流れないため、保持データの判別が可能となる。
このとき、第2の選択トランジスタ31のゲートには1.8Vの比較的に低い電圧が印加される。但し、第2の選択トランジスタ31には、相互コンダクタンスが大きい低耐圧トランジスタを用いているため、十分な量の電流である、約30μAの電流を流すことができる。
以上のように、本実施形態においては、各書き換えセクタA、B等を選択する第2の選択トランジスタ31を耐圧が1.8V程度の低耐圧トランジスタにより構成している。これは、MONOS型のメモリセル1に対する書き込み動作を片側の1ビットに制限すれば、書き込み、消去及び読み出しの各動作において、第2の選択トランジスタ31に1.8V以上の電圧駆動が不要であることに着目してなされている。
このように、本実施形態によれば、選択トランジスタの一部をサイズ(専有面積)が小さい低耐圧トランジタで置き換えることにより、セルの配置効率を高めることができる。また、低耐圧トランジタは、高耐圧トランジスタよりも相互コンダクタンスGmが大きく、低電圧でもその電流量を多く確保できる。このため、読み出し時に第2の選択ワード線33に印加する電圧を5Vから1.8Vに下げることができ、低消費電力化が可能となる。さらに、第2の選択ワード線33を1.8Vに昇圧する時間が5Vにまで昇圧する時間よりも短くて済むため、読み出し動作を高速に行うことができる。
(デコーダ回路の構成)
一実施形態に係る不揮発性半導体記憶装置を構成するデコーダ回路の回路構成について図5を参照しながら説明する。
一実施形態に係る不揮発性半導体記憶装置を構成するデコーダ回路の回路構成について図5を参照しながら説明する。
図5に示すように、メモリワード線5であるWL0〜WL5は、ワード線デコーダ11と接続される。第1の選択ワード線23であるSWL1_0〜SWL1_3は、第1選択ワード線デコーダ40と接続される。第2の選択ワード線33であるSWL2_0〜SWL2_3は、第2選択ワード線デコーダ41と接続される。
第1の主ビット線であるMBL1_0〜MBL1_1は、第1主ビット線デコーダ42と接続され、第2の主ビット線であるMBL2_0〜MBL2_2は、第2主ビット線デコーダ43と接続される。
本実施形態において、第2の選択トランジスタ31のゲートに電圧を印加する第2選択ワード線デコーダ41と、第2の選択トランジスタ31のドレインに電圧を印加する第2主ビット線デコーダ43とは、共に1.8V以下の電圧しか供給しなくてよい。このため、第2選択ワード線デコーダ41及び第2主ビット線デコーダ43を構成する各トランジスタには、第2の選択トランジスタ31と同等の低耐圧トランジスタを用いることができる。その結果、第2選択ワード線デコーダ41及び第2主ビット線デコーダ43の各占有面積を大幅に削減することができる。また、トランジスタの低耐圧化により、消費電力の低減を図れると共に、読み出し動作の高速化を図ることも可能となる。
(保護素子の構成)
次に、図6及び図7を参照しながら本実施形態に係る第2の選択トランジスタ31の保護素子について説明する。
次に、図6及び図7を参照しながら本実施形態に係る第2の選択トランジスタ31の保護素子について説明する。
上述したように、メモリセル1に対して行う消去動作時に、メモリセル1のドレインに印加された5Vの電圧が、セルのチャネルを介してソース側に伝わるおそれがある。これは、ゲートに−5Vの電圧を印加して、セルのチャネルをオフ状態にしているものの、パンチスルーによってチャネルに電流が流れる可能性があるためである。このため、第2の選択トランジスタ31のドレインと接続される第2の副ビット線30に、1.8V以上の電圧が印加されることがないように、保護素子を設けることが好ましい。
図6に第1の保護素子として、アノードが第2の副ビット線30と接続され、カソードが制御回路である保護制御回路51と接続された保護ダイオード50を示す。
ここで、保護ダイオード50を、例えば、半導体領域に形成されたN型ウェルとその上部に形成されたp+拡散層とによって構成した場合には、第2の副ビット線30とp+拡散層とを接続し、且つ、保護制御回路51をN型ウェルと接続すればよい。
また、図7に第2の保護素子として、ゲートとドレインとが第2の副ビット線30と接続され、ソースが保護制御回路51と接続されたNMOS(n-type metal oxide semiconductor)トランジスタからなる保護MOSトランジスタ52を示す。
いずれの保護素子においても、メモリセル1の消去時には、保護制御回路51からN型ウェルの電位を接地電位に制御することにより、第2の副ビット線30に1.8V以上の電圧が印加されないようにすることができる。また、メモリセル1の読み出し時には、保護制御回路51からN型ウェルの電位を1.8Vに制御することにより、第2の副ビット線30に読み出しドレイン電圧である1Vの電位を印加することができる。
以上説明したように、本実施形態によると、図4に示すように、メモリセル1の読み出し時に動作する第2の選択トランジスタ31として、メモリセル1の書き込み及び消去時に動作する第1の選択トランジスタ21よりも耐圧が小さいトランジスタを用いている。これにより、選択トランジスタの一部を専有面積が小さいトランジスタにより構成することができる。さらには、低耐圧の第2の選択トランジスタ31を駆動する第2選択ワード線デコーダ41及び第2主ビット線デコーダ43を構成するトランジスタにおいても低耐圧のトランジスタを用いることができるので、セルの配置効率を向上することができる。
なお、上記の低耐圧トランジスタを用いることによる面積削減率は、アレイ構成に依存するものの、具体的には、デコーダ内のトランジスタをも含め、概ね10%程度である。
本発明に係る不揮発性半導体記憶装置及びその駆動方法は、読み出し用の選択トランジスタを占有面積が小さい低耐圧トランジスタに置き換えることができるため、セルの配置効率の向上、メモリセル面積の削減、消費電力の抑制、及び読み出し速度の向上を実現でき、特に、MONOS型メモリ装置等の不揮発性半導体記憶装置及びその駆動方法等に有用である。
A 第1の書き換えセクタ
B 第2の書き換えセクタ
1 メモリセル
5 メモリワード線(ワード線)
11 ワード線デコーダ
20 第1の副ビット線
21 第1の選択トランジスタ
22 第1の主ビット線
23 第1の選択ワード線
30 第2の副ビット線
31 第2の選択トランジスタ
32 第2の主ビット線
33 第2の選択ワード線
40 第1選択ワード線デコーダ
41 第2選択ワード線デコーダ
42 第1主ビット線デコーダ
43 第2主ビット線デコーダ
50 保護ダイオード
51 保護制御回路
52 保護MOSトランジスタ
B 第2の書き換えセクタ
1 メモリセル
5 メモリワード線(ワード線)
11 ワード線デコーダ
20 第1の副ビット線
21 第1の選択トランジスタ
22 第1の主ビット線
23 第1の選択ワード線
30 第2の副ビット線
31 第2の選択トランジスタ
32 第2の主ビット線
33 第2の選択ワード線
40 第1選択ワード線デコーダ
41 第2選択ワード線デコーダ
42 第1主ビット線デコーダ
43 第2主ビット線デコーダ
50 保護ダイオード
51 保護制御回路
52 保護MOSトランジスタ
Claims (8)
- 半導体領域及びその上に形成され、それぞれが第1の電極、第2の電極及び第3の電極を有する電荷トラップ型の複数のメモリセルが行列状に配置された不揮発性半導体記憶装置であって、
それぞれが、列方向に並ぶ複数のメモリセルの前記第1の電極を共通に接続する複数のワード線と、
それぞれが、行方向に並ぶ複数のメモリセルの前記第2の電極を共通に接続する複数の第1の副ビット線と、
それぞれが、行方向に並ぶ複数のメモリセルの前記第3の電極を共通に接続する複数の第2の副ビット線と、
ゲートが、列方向に延伸する第1の選択ワード線と接続され、ソースが前記第1の副ビット線と接続され、ドレインが、行方向に延伸する第1の主ビット線と接続された第1の選択トランジスタと、
ゲートが、列方向に延伸する第2の選択ワード線と接続され、ソースが前記第2の副ビット線と接続され、ドレインが、行方向に延伸する第2の主ビット線と接続された第2の選択トランジスタとを備え、
前記各メモリセルは、1ビットデータを保持可能であり、
前記第2の選択トランジスタの耐圧は、前記第1の選択トランジスタの耐圧よりも低いことを特徴とする不揮発性半導体記憶装置。 - 一方の端子が前記第2の副ビット線と接続され、他方の端子が制御回路と接続された保護ダイオードをさらに備えていることを特徴とする請求項1に記載の不揮発性半導体記憶装置。
- ゲート及びドレインが前記第2の副ビット線と接続され、ソースが制御回路と接続された保護トランジスタをさらに備えていることを特徴とする請求項1に記載の不揮発性半導体記憶装置。
- 半導体領域及びその上に形成され、それぞれが第1の電極、第2の電極及び第3の電極を有する電荷トラップ型の複数のメモリセルが行列状に配置された不揮発性半導体記憶装置であって、
それぞれが、列方向に並ぶ複数のメモリセルの前記第1の電極を共通に接続する複数のワード線と、
それぞれが、行方向に並ぶ複数のメモリセルの前記第2の電極を共通に接続する複数の第1の副ビット線と、
それぞれが、行方向に並ぶ複数のメモリセルの前記第3の電極を共通に接続する複数の第2の副ビット線と、
ゲートが、列方向に延伸する第1の選択ワード線と接続され、ソースが前記第1の副ビット線と接続され、ドレインが、行方向に延伸する第1の主ビット線と接続された第1の選択トランジスタと、
ゲートが、列方向に延伸する第2の選択ワード線と接続され、ソースが前記第2の副ビット線と接続され、ドレインが、行方向に延伸する第2の主ビット線と接続された第2の選択トランジスタと、
前記第1の主ビット線に第1の電圧を供給する第1のトランジスタを含む第1の主ビット線デコーダ回路と、
前記第2の主ビット線に第2の電圧を供給する第2のトランジスタを含む第2の主ビット線デコーダ回路とを備え、
前記各メモリセルは、1ビットデータを保持可能であり、
前記第2のトランジスタの耐圧は、前記第1のトランジスタの耐圧よりも低いことを特徴とする不揮発性半導体記憶装置。 - 半導体領域及びその上に形成され、それぞれが第1の電極、第2の電極及び第3の電極を有する電荷トラップ型の複数のメモリセルが行列状に配置された不揮発性半導体記憶装置であって、
それぞれが、列方向に並ぶ複数のメモリセルの前記第1の電極を共通に接続する複数のワード線と、
それぞれが、行方向に並ぶ複数のメモリセルの前記第2の電極を共通に接続する複数の第1の副ビット線と、
それぞれが、行方向に並ぶ複数のメモリセルの前記第3の電極を共通に接続する複数の第2の副ビット線と、
ゲートが、列方向に延伸する第1の選択ワード線と接続され、ソースが前記第1の副ビット線と接続され、ドレインが、行方向に延伸する第1の主ビット線と接続された第1の選択トランジスタと、
ゲートが、列方向に延伸する第2の選択ワード線と接続され、ソースが前記第2の副ビット線と接続され、ドレインが、行方向に延伸する第2の主ビット線と接続された第2の選択トランジスタと、
前記第1の選択トランジスタのゲートに第1の電圧を供給する第1のトランジスタを含む第1の選択ワード線デコーダ回路と、
前記第2の選択トランジスタのゲートに第2の電圧を供給する第2のトランジスタを含む第2の選択ワード線デコーダ回路とを備え、
前記各メモリセルは、1ビットデータを保持可能であり、
前記第2のトランジスタの耐圧は、前記第1のトランジスタの耐圧よりも低いことを特徴とする不揮発性半導体記憶装置。 - 前記第1の主ビット線に第3の電圧を供給する第3のトランジスタを含む第1の主ビット線デコーダ回路と、
前記第2の主ビット線に第4の電圧を供給する第4のトランジスタを含む第2の主ビット線デコーダ回路とをさらに備え、
前記第4のトランジスタの耐圧は、前記第3のトランジスタの耐圧よりも低いことを特徴とする請求項5に記載の不揮発性半導体記憶装置。 - 前記各メモリセルは、前記半導体領域と前記各第1の電極との間に、少なくとも酸化シリコン膜及び窒化シリコン膜を積層してなり、キャリアをトラップ可能なゲート絶縁膜を有していることを特徴とする請求項1〜6のいずれか1項に記載の不揮発性半導体記憶装置。
- 請求項2又は3に記載の不揮発性半導体記憶装置を駆動する不揮発性半導体記憶装置の駆動方法であって、
前記各メモリセルが保持するデータを消去する際には、前記制御回路から接地電位が出力される一方、
前記メモリセルが保持するデータを読み出す際には、前記制御回路から前記接地電位よりも高い電位が出力されることを特徴とする不揮発性半導体記憶装置の駆動方法。
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