JP2012043520A - 不揮発性半導体記憶装置及びその駆動方法 - Google Patents

Abstract

【課題】セルの配置効率が高く且つ読み出し時の消費電流が少なく、さらにはデータを高速に読み出すことができるようにする。
【解決手段】ゲートが列方向に延伸する第１の選択ワード線２３と接続され、ソースが第１の副ビット線２０と接続され、ドレインが行方向に延伸する第１の主ビット線２２と接続された第１の選択トランジスタ２１と、ゲートが列方向に延伸する第２の選択ワード線３３と接続され、ソースが第２の副ビット線３０と接続され、ドレインが行方向に延伸する第２の主ビット線３２と接続された第２の選択トランジスタ３１とを有している。ここで、第２の選択トランジスタ３１の耐圧は、第１の選択トランジスタ２１の耐圧よりも低い。
【選択図】図１

Description

本発明は、不揮発性半導体記憶装置に関し、特にＭＯＮＯＳ（metal oxide-nitride-oxide semiconductor）型メモリ装置等の不揮発性半導体記憶装置及びその駆動方法に関する。

近年、不揮発性半導体記憶装置の高集積化及び低コスト化に伴い、バーチャルグラウンド型アレイを有し、ゲート絶縁膜であるＯＮＯ（oxide-nitride-oxide）膜中に局所的に電荷をトラップさせる局所トラップ型ＭＯＮＯＳメモリ装置が提案されている。局所トラップ型ＭＯＮＯＳメモリ装置は、メモリセルのドレイン側とソース側との両方に独立に電荷を蓄積できるため、１セル当たり２ビットの記憶保持が可能であり、メモリセルサイズの実効的な縮小が可能である。

以下、従来の不揮発性半導体記憶装置について図面を参照しながら説明する（例えば、特許文献１を参照。）。

まず、図８を用いて従来の不揮発性半導体記憶装置におけるメモリセルアレイの結線を説明する。

図８に示すように、複数のメモリセル１０１がマトリックス（行列）状に配置されている。各メモリセル１０１のソース及びドレインは、Ｘ方向（行方向）に延伸する副ビット線１０２を介して選択トランジスタ１０３のソースとそれぞれ接続されている。選択トランジスタ１０３のドレインは、Ｘ方向に延伸する主ビット線１０４と接続されており、選択トランジスタ１０３のゲートは、Ｙ方向（列方向）に延伸する選択ワード線１０６と接続されている。また、各メモリセル１０１のゲート電極は、Ｙ方向に延伸するメモリワード線１０５とそれぞれ接続されている。

ここで、各選択トランジスタ１０３は、書き換え時に印加される最大１０Ｖ程度の電圧駆動が可能なように、高耐圧トランジスタにより構成されており、そのゲート酸化膜の膜厚は約２０ｎｍに、ゲート長は約０．７μｍにそれぞれ設定されている。

なお、保持データの書き換え単位は、例えば、第１の書き換えセクタＡと第２の書き換えセクタＢとで示されるように、各選択トランジスタ１０３に挟まれた領域に含まれ、一連の書き換え動作によって書き換えられる範囲のメモリセル１０１の一群である。

以下の説明では、各メモリセル１０１におけるドレインとは、該メモリセルの１ビット目の書き込み時にドレインとなる端子を指し、同様に、各メモリセル１０１におけるソースとは、該メモリセルの１ビット目の書き込み時にソースとなる端子を指すこととする。つまり、実際は書き込み対象のビットによって、一の端子が物理的なドレインになったり、ソースになったりと互いに反転するが、ここでは、説明の都合上、上述のように固定した呼称とする。

次に、図９を用いて、書き込み対象セルの１ビット目のデータの書き込み方法について説明する。

図９に示すように、書き込み対象セルは、メモリワード線１０５のうちのＷＬ１と接続され、○印を付したメモリセル１０１の１ビット目である。ここで、ＷＬ１に１０Ｖの電圧を印加し、選択ワード線１０６のうちのＳＷＬ１及びＳＷＬ２にそれぞれ１０Ｖの電圧を印加し、主ビット線１０４のうちのＭＢＬ１に５Ｖの電圧を印加し、残りの端子に０Ｖの電圧を印加する。これにより、指定されたメモリセル１０１のゲートに１０Ｖの電圧が、ドレインに５Ｖの電圧が、ソースに０Ｖの電圧がそれぞれ印加される。その結果、ドレイン端にチャネルホットエレクトロンが発生して、電子がメモリセル１０１のＯＮＯ膜のドレイン端にトラップされる。これにより、メモリセル１０１の１ビット目のしきい値電圧が、消去状態の約２Ｖから書き込み状態の約６Ｖにまで上昇する。

次に、図１０を用いて、書き込み対象セルの２ビット目のデータの書き込み方法について説明する。

図１０に示すように、書き込み対象セルは、メモリワード線１０５のうちのＷＬ１と接続され、○印を付したメモリセル１０１の２ビット目である。ここで、ＷＬ１に１０Ｖの電圧を印加し、選択ワード線１０６のうちのＳＷＬ１及びＳＷＬ２にそれぞれ１０Ｖの電圧を印加し、主ビット線１０４のうちのＭＢＬ２に５Ｖの電圧を印加し、残りの端子に０Ｖの電圧を印加する。これにより、指定されたメモリセル１０１のゲートに１０Ｖの電圧が、ソースに５Ｖの電圧が、ドレインに０Ｖの電圧がそれぞれ印加される。その結果、ソース端にチャネルホットエレクトロンが発生して、電子がメモリセル１０１のＯＮＯ膜のソース端にトラップされる。これにより、メモリセル１０１の２ビット目のしきい値電圧が、消去状態の約２Ｖから書き込み状態の約６Ｖにまで上昇する。

以上のような手順により、主ビット線１０４の上流側及び下流側にそれぞれ接続された選択トランジスタ１０３によって挟まれた第１の書き換えセクタＡに含まれるメモリセル１０１に書き込みが行われる。ここで、第１の書き換えセクタＡに含まれるメモリセル１０１と接続されている副ビット線１０２は、第２の書き換えセクタＢとは２つの選択トランジスタ１０３によって電気的に分離されている。このため、書き込み時に、書き換え対象となるメモリセル１０１のドレイン又はソースに印加される５Ｖの電圧は、第２の書き換えセクタＢの副ビット線１０２には印加されることがない。従って、第１の書き換えセクタＡ内のメモリセル１０１の書き込み時に、第２の書き換えセクタＢに含まれるメモリセル１０１の状態は変化しない。すなわち、消去状態から書き込み状態への変化、又は書き込み状態から消去状態への変化は生じないことが保証される。

次に、図１１を用いて、消去対象セルの１ビット目のデータの消去方法について説明する。

図１１に示すように、消去対象のメモリセル１０１は、メモリワード線１０５のうちのＷＬ０〜ＷＬ２とそれぞれ接続され、○印を付した各メモリセル１０１の１ビット目である。ここで、ＷＬ０〜ＷＬ２にそれぞれ−５Ｖの電圧を印加し、選択ワード線１０６のうちのＳＷＬ０及びＳＷＬ１にそれぞれ１０Ｖの電圧を印加し、主ビット線１０４のうちのＭＢＬ１及びＭＢＬ３にそれぞれ５Ｖの電圧を印加し、残りの端子に０Ｖの電圧を印加する。これにより、第１の書き換えセクタＡに含まれる各メモリセル１０１のゲートに−５Ｖの電圧が、ドレインに５Ｖの電圧がそれぞれ印加される。また、ソースはオープン状態となる。その結果、各メモリセル１０１のドレイン端にバンド間トンネル電流が発生して、ホールが各メモリセル１０１におけるＯＮＯ膜のドレイン端にトラップされる。これにより、各メモリセル１０１の１ビット目のしきい値電圧が、書き込み状態の約６Ｖから消去状態の約２Ｖにまで低下する。

次に、図１２を用いて、消去対象セルの２ビット目のデータの消去方法について説明する。

図１２に示すように、消去対象のメモリセル１０１は、メモリワード線１０５のうちのＷＬ０〜ＷＬ２とそれぞれ接続され、○印を付した各メモリセル１０１の２ビット目である。ここで、ＷＬ０〜ＷＬ２にそれぞれ−５Ｖの電圧を印加し、選択ワード線１０６のうちのＳＷＬ２及びＳＷＬ３にそれぞれ１０Ｖの電圧を印加し、主ビット線１０４のうちのＭＢＬ０、ＭＢＬ２及びＭＢＬ４にそれぞれ５Ｖの電圧を印加し、残りの端子に０Ｖの電圧を印加する。これにより、第１の書き換えセクタＡに含まれるメモリセル１０１のゲートに−５Ｖの電圧が、ソースに５Ｖの電圧がそれぞれ印加される。また、ドレインはオープン状態となる。その結果、各メモリセル１０１のソース端にバンド間トンネル電流が発生して、ホールが各メモリセル１０１におけるＯＮＯ膜のソース端にトラップされる。これにより、各メモリセル１０１の２ビット目のしきい値電圧が、書き込み状態の約６Ｖから消去状態の約２Ｖにまで低下する。

以上のような手順により、主ビット線１０４の上流側及び下流側にそれぞれ接続された選択トランジスタ１０３によって挟まれた第１の書き換えセクタＡに含まれるメモリセル１０１が保持するデータが消去される。ここで、第１の書き換えセクタＡに含まれる各メモリセル１０１と接続されている副ビット線１０２は、第２の書き換えセクタＢとは選択トランジスタ１０３によって電気的に分離されている。このため、消去時に、消去対象となるメモリセル１０１のドレイン又はソースに印加される５Ｖの電圧は、第２の書き換えセクタＢの副ビット線１０２には印加されない。このため、第１の書き換えセクタＡ内のメモリセル１０１の消去時に、第２の書き換えセクタＢに含まれるメモリセル１０１の状態は変化しないことが保証される。

次に、図１３を用いて、読み出し対象セルの１ビット目のデータの読み出し方法について説明する。

図１３に示すように、読み出し対象のメモリセル１０１は、メモリワード線１０５のうちのＷＬ１と接続され、○印を付したメモリセル１０１の１ビット目である。ここで、ＷＬ１に５Ｖの電圧を印加し、選択ワード線１０６のうちのＳＷＬ１及びＳＷＬ２にそれぞれ５Ｖの電圧を印加し、主ビット線１０４のうちのＭＢＬ２に１Ｖの電圧を印加し、残りの端子に０Ｖの電圧を印加する。これにより、指定されたメモリセル１０１のゲートに５Ｖの電圧が、ソースに１Ｖの電圧が、ドレインに０Ｖの電圧がそれぞれ印加されて、ソースからドレインにチャネル電流が流れる。

読み出し時に流れるチャネル電流は、ＯＮＯ膜のドレイン端にホールがトラップされた消去状態（しきい値電圧が約２Ｖ）の場合には約２０μＡが流れ、一方、ＯＮＯ膜のドレイン端に電子がトラップされた書き込み状態（しきい値電圧が約６Ｖ）の場合には１μＡ以上は流れないため、保持データの判別が可能となる。

次に、図１４を用いて、読み出し対象セルの２ビット目のデータの読み出し方法について説明する。

図１４に示すように、読み出し対象のメモリセル１０１は、メモリワード線１０５のうちのＷＬ１と接続され、○印を付したメモリセル１０１の２ビット目である。ここで、ＷＬ１に５Ｖの電圧を印加し、選択ワード線１０６のうちのＳＷＬ１及びＳＷＬ２にそれぞれ５Ｖの電圧を印加し、主ビット線１０４のうちのＭＢＬ１に１Ｖの電圧を印加し、残りの端子に０Ｖの電圧を印加する。これにより、指定されたメモリセル１０１のゲートに５Ｖの電圧が、ソースに０Ｖの電圧が、ドレインに１Ｖの電圧がそれぞれ印加されて、ドレインからソースにチャネル電流が流れる。

以上のような手順により、主ビット線１０４の上流側及び下流側にそれぞれ接続された選択トランジスタ１０３によって挟まれた第１の書き換えセクタＡに含まれるメモリセル１０１のデータを読み出す。ここで、第１の書き換えセクタＡに含まれる各メモリセル１０１と接続されている副ビット線１０２は、第２の書き換えセクタＢとは２つの選択トランジスタ１０３によって電気的に分離されている。このため、読み出し時に、読み出し対象となるメモリセル１０１のドレイン又はソースに印加される１Ｖの電圧は、第２の書き換えセクタＢの副ビット線１０２には印加されない。このため、第１の書き換えセクタＡ内のメモリセル１０１の読み出し時に、第２の書き換えセクタＢに含まれるメモリセル１０１の状態は変化しないことが保証される。

次に、図１５を用いて従来のデコーダ回路の構成について説明する。

図１５に示すように、各メモリワード線ＷＬ０〜ＷＬ５は、ワード線デコーダ１１１と接続され、各選択ワード線ＳＷＬ０〜ＳＷＬ７は、選択ワード線デコーダ１１２と接続され、各主ビット線ＭＢＬ０〜ＭＢＬ５は、主ビット線デコーダ１１３と接続されている。

ここで、各デコーダ１１１、１１２及び１１３は、最大で１０Ｖの電圧を駆動する必要があるため、各選択トランジスタ１０３と同じく高耐圧トランジスタにより構成されている。

米国特許第５９６３４６５号明細書

しかしながら、前記従来の不揮発性半導体記憶装置は、１セルに２ビットのデータを保持するため、１ビット目に書き込んだ電子によって２ビット目のしきい値電圧が上昇して見えるという現象（2^nd Bit Effect）、及び１ビット目を読み出し続けた場合に２ビット目が次第に書き込まれるという現象（ソフトプログラム）等が生じ、信頼性に課題がある。従って、汎用メモリ装置としては十分な信頼性を有していても、マイクロコンピュータに搭載される不揮発性メモリ装置、いわゆるマイコン混載メモリ用途としては信頼性が不足する。これは、汎用メモリ装置では、あるビットの読み出し時間は“１０年間／全ビット数／同時読み出しビット数”を想定すればよく、これに対し、マイコンでは同一ビットを１０年間連続して読み出すような使用方法が想定され、ソフトプログラムの信頼性が不足するためである。また、マイコン混載用途の場合は、読み出し速度が汎用メモリ装置の２倍程度も速い（アクセスタイム２０ｎｓ等）ことも、信頼性が不足する要因となっている。

そこで、マイコン混載メモリ用途として、１セルに１ビットのデータを保持する仕様に限定することにより、局所トラップ型の小面積メモリセルの特長を活かしつつ、信頼性を向上する手法が考えられる。

しかしながら、この手法を従来のメモリセルアレイに適用すると、従来の技術は１セルに２ビットのデータを保持する仕様を前提としているため、選択トランジスタの構成に面積的な無駄が生じてしまう。すなわち、複数の選択トランジスタによりその占有面積が大きくなるため、メモリセルの配置効率が低下するという問題がある。

さらに、各選択トランジスタに高耐圧トランジスタを用いているため、読み出し時に必要な駆動電流を得るために高電圧を印加する必要があり、該高電圧を駆動するデコーダの面積とその消費電力が増大し、さらには読み出し速度が低下するという問題をも有している。

本発明は、前記の問題に鑑み、セルの配置効率が高く且つ読み出し時の消費電流が少なく、さらにはデータを高速に読み出すことができると共に、デコーダの面積を小さくできるようにすることを目的とする。

なお、上記の目的は、必ずしも同時に実現する必要はなく、少なくとも選択トランジスタの面積の縮小化を図れるようにする。

前記の目的を達成するため、本発明は、不揮発性半導体記憶装置における選択トランジスタを、書き換え用の選択トランジスタと読み出し用の選択トランジスタとに分担し、該読み出し用の選択トランジスタを面積が小さい低耐圧のトランジスタとする構成とする。

具体的に、本発明に係る第１の不揮発性半導体記憶装置は、半導体領域及びその上に形成され、それぞれが第１の電極、第２の電極及び第３の電極を有する電荷トラップ型の複数のメモリセルが行列状に配置された不揮発性半導体記憶装置を対象とし、それぞれが、列方向に並ぶ複数のメモリセルの第１の電極を共通に接続する複数のワード線と、それぞれが、行方向に並ぶ複数のメモリセルの第２の電極を共通に接続する複数の第１の副ビット線と、それぞれが、行方向に並ぶ複数のメモリセルの第３の電極を共通に接続する複数の第２の副ビット線と、ゲートが列方向に延伸する第１の選択ワード線と接続され、ソースが第１の副ビット線と接続され、ドレインが行方向に延伸する第１の主ビット線と接続された第１の選択トランジスタと、ゲートが列方向に延伸する第２の選択ワード線と接続され、ソースが第２の副ビット線と接続され、ドレインが行方向に延伸する第２の主ビット線と接続された第２の選択トランジスタとを備え、各メモリセルは、１ビットデータを保持可能であり、第２の選択トランジスタの耐圧は、第１の選択トランジスタの耐圧よりも低い。

第１の不揮発性半導体記憶装置によると、ゲートが第２の選択ワード線と接続され、ソースが第２の副ビット線と接続され、ドレインが第２の主ビット線と接続された第２の選択トランジスタの耐圧は、ゲートが第１の選択ワード線と接続され、ソースが第１の副ビット線と接続され、ドレインが第１の主ビット線と接続された第１の選択トランジスタの耐圧よりも低い。このため、選択トランジスタの占有面積が縮小されて、セルの配置効率が高く且つ読み出し時の消費電流を少なくすることができる。さらには、データを高速に読み出すことができる。

第１の不揮発性半導体記憶装置は、一方の端子が第２の副ビット線と接続され、他方の端子が制御回路と接続された保護ダイオードをさらに備えていてもよい。

また、第１の不揮発性半導体記憶装置は、ゲート及びドレインが第２の副ビット線と接続され、ソースが制御回路と接続された保護トランジスタをさらに備えていてもよい。

本発明に係る第２の不揮発性半導体記憶装置は、半導体領域及びその上に形成され、それぞれが第１の電極、第２の電極及び第３の電極を有する電荷トラップ型の複数のメモリセルが行列状に配置された不揮発性半導体記憶装置を対象とし、それぞれが、列方向に並ぶ複数のメモリセルの第１の電極を共通に接続する複数のワード線と、それぞれが、行方向に並ぶ複数のメモリセルの第２の電極を共通に接続する複数の第１の副ビット線と、それぞれが、行方向に並ぶ複数のメモリセルの第３の電極を共通に接続する複数の第２の副ビット線と、ゲートが列方向に延伸する第１の選択ワード線と接続され、ソースが第１の副ビット線と接続され、ドレインが行方向に延伸する第１の主ビット線と接続された第１の選択トランジスタと、ゲートが列方向に延伸する第２の選択ワード線と接続され、ソースが第２の副ビット線と接続され、ドレインが行方向に延伸する第２の主ビット線と接続された第２の選択トランジスタと、第１の主ビット線に第１の電圧を供給する第１のトランジスタを含む第１の主ビット線デコーダ回路と、第２の主ビット線に第２の電圧を供給する第２のトランジスタを含む第２の主ビット線デコーダ回路とを備え、各メモリセルは、１ビットデータを保持可能であり、第２のトランジスタの耐圧は、第１のトランジスタの耐圧よりも低い。

第２の不揮発性半導体記憶装置によると、第２の主ビット線に第２の電圧を供給する第２のトランジスタの耐圧は、第１の主ビット線に第１の電圧を供給する第１のトランジスタの耐圧よりも低い。このため、第２の主ビット線デコーダ回路の占有面積が縮小されて、セルの配置効率が高く且つ読み出し時の消費電流を少なくすることができる。さらには、データを高速に読み出すことができる。

本発明に係る第３の不揮発性半導体記憶装置は、半導体領域及びその上に形成され、それぞれが第１の電極、第２の電極及び第３の電極を有する電荷トラップ型の複数のメモリセルが行列状に配置された不揮発性半導体記憶装置を対象とし、それぞれが、列方向に並ぶ複数のメモリセルの第１の電極を共通に接続する複数のワード線と、それぞれが、行方向に並ぶ複数のメモリセルの第２の電極を共通に接続する複数の第１の副ビット線と、それぞれが、行方向に並ぶ複数のメモリセルの第３の電極を共通に接続する複数の第２の副ビット線と、ゲートが、列方向に延伸する第１の選択ワード線と接続され、ソースが第１の副ビット線と接続され、ドレインが、行方向に延伸する第１の主ビット線と接続された第１の選択トランジスタと、ゲートが、列方向に延伸する第２の選択ワード線と接続され、ソースが第２の副ビット線と接続され、ドレインが、行方向に延伸する第２の主ビット線と接続された第２の選択トランジスタと、第１の選択トランジスタのゲートに第１の電圧を供給する第１のトランジスタを含む第１の選択ワード線デコーダ回路と、第２の選択トランジスタのゲートに第２の電圧を供給する第２のトランジスタを含む第２の選択ワード線デコーダ回路とを備え、各メモリセルは、１ビットデータを保持可能であり、第２のトランジスタの耐圧は、第１のトランジスタの耐圧よりも低い。

第３の不揮発性半導体記憶装置によると、第２の選択トランジスタのゲートに第２の電圧を供給する第２のトランジスタの耐圧は、第１の選択トランジスタのゲートに第１の電圧を供給する第１のトランジスタの耐圧よりも低い。このため、第２の選択ワード線デコーダ回路の占有面積が縮小されて、セルの配置効率が高く且つ読み出し時の消費電流を少なくすることができる。さらには、データを高速に読み出すことができる。

第３の不揮発性半導体記憶装置は、第１の主ビット線に第３の電圧を供給する第３のトランジスタを含む第１の主ビット線デコーダ回路と、第２の主ビット線に第４の電圧を供給する第４のトランジスタを含む第２の主ビット線デコーダ回路とをさらに備え、第４のトランジスタの耐圧は、第３のトランジスタの耐圧よりも低いことが好ましい。

このようにすると、第２の主ビット線デコーダ回路の占有面積が縮小されて、セルの配置効率をより高くでき、且つ読み出し時の消費電流をさらに少なくすることができる。

第１〜第３の不揮発性半導体記憶装置において、各メモリセルは、半導体領域と各第１の電極との間に、少なくとも酸化シリコン膜及び窒化シリコン膜を積層してなり、キャリアをトラップ可能なゲート絶縁膜を有していてもよい。

保護ダイオード又は保護トランジスタを備えた第１の不揮発性半導体記憶装置を駆動する不揮発性半導体記憶装置の駆動方法は、各メモリセルが保持するデータを消去する際には、制御回路から接地電位が出力される一方、メモリセルが保持するデータを読み出す際には、制御回路から接地電位よりも高い電位が出力される。

このようにすると、消去動作時において、第２の選択トランジスタの誤動作を防ぐことができる。

本発明に係る不揮発性半導体記憶装置によると、読み出し用の選択トランジスタを占有面積が小さい低耐圧トランジスタに置き換えることができるため、セルの配置効率を上げることができる。さらに、デコーダ回路に対しても低耐圧トランジスタを用いることにより、高耐圧トランジスタの使用数が減少するため、消費電流が削減できると共に、読み出し速度も向上する。

図１は本発明の一実施形態に係る不揮発性半導体記憶装置のメモリセルアレイを示す部分的な回路図である。 図２は本発明の一実施形態に係る不揮発性半導体記憶装置における書き込み方法を示す部分的な回路図である。 図３は本発明の一実施形態に係る不揮発性半導体記憶装置における消去方法を示す部分的な回路図である。 図４は本発明の一実施形態に係る不揮発性半導体記憶装置における読み出し方法を示す部分的な回路図である。 図５は本発明の一実施形態に係る不揮発性半導体記憶装置のデコーダ回路を含めた模式的な回路図である。 図６は本発明の一実施形態に係る不揮発性半導体記憶装置の第１の保護素子を説明する模式的な回路図である。 図７は本発明の一実施形態に係る不揮発性半導体記憶装置の第２の保護素子を説明する模式的な回路図である。 図８は従来の不揮発性半導体記憶装置のメモリセルアレイを示す部分的な回路図である。 図９は従来の不揮発性半導体記憶装置における第１の書き込み方法を示す部分的な回路図である。 図１０は従来の不揮発性半導体記憶装置における第２の書き込み方法を示す部分的な回路図である。 図１１は従来の不揮発性半導体記憶装置における第１の消去方法を示す部分的な回路図である。 図１２は従来の不揮発性半導体記憶装置における第２の消去方法を示す部分的な回路図である。 図１３は従来の不揮発性半導体記憶装置における第１の読み出し方法を示す部分的な回路図である。 図１４は従来の不揮発性半導体記憶装置における第２の読み出し方法を示す部分的な回路図である。 図１５は従来の不揮発性半導体記憶装置のデコーダ回路を含めた模式的な回路図である。

（一実施形態）
本発明の一実施形態に係る不揮発性半導体記憶装置について図面を参照しながら説明する。

まず、図１を用いて本実施形態に係る不揮発性半導体記憶装置のメモリセルアレイの結線を説明する。

図１に示すように、本実施形態に係る不揮発性半導体記憶装置は、半導体基板（図示せず）等からなる半導体領域及びその上に形成され、例えばマトリックス（行列）状に配置された複数のメモリセル１を有している。各メモリセル１のドレインは、Ｘ方向（行方向）に延伸する第１の副ビット線２０を介して第１の選択トランジスタ２１のソースとそれぞれ接続されている。第１の選択トランジスタ２１のドレインは、Ｘ方向に延伸する第１の主ビット線２２と接続されており、第１の選択トランジスタ２１のゲートは、Ｙ方向（列方向）に延伸する第１の選択ワード線２３と接続されている。各メモリセル１のソースは、Ｘ方向に延伸する第２の副ビット線３０を介して第２の選択トランジスタ３１のソースとそれぞれ接続されている。各メモリセル１のゲートはメモリワード線（ワード線）５とそれぞれ接続されている。ここで、図示はしていないが、各メモリセル１のゲート又はメモリワード線５と半導体領域との間に設ける電荷のトラップ膜として、例えば、窒化シリコン（ＳｉＮ）膜を上下から酸化シリコン（ＳｉＯ_２）膜で挟んでなるＯＮＯ膜構造を持つゲート絶縁膜を用いている。なお、トラップ膜は、ＯＮＯ膜に限られず、少なくとも１層のＳｉＮ膜を絶縁膜で挟む構造であれば良い。また、ＳｉＮ膜に代えて、Ｓｉ粒等の径が数ｎｍ程度の微細な伝導体の粒を含む絶縁膜を用いても構わない。

第２の選択トランジスタ３１のドレインは、Ｘ方向に延伸する第２の主ビット線３２と接続されており、第２の選択トランジスタ３１のゲートは、Ｙ方向に延伸する第２の選択ワード線３３と接続されている。各メモリセル１のゲート電極は、Ｙ方向に延伸するメモリワード線５とそれぞれ接続されている。

ここで、第１の選択トランジスタ２１は、高耐圧トランジスタであり、書き換え時に印加される最大１０Ｖ程度の電圧で駆動可能なように、例えば、ゲート酸化膜の膜厚が約２０ｎｍで、ゲート長が約０．７μｍの高耐圧トランジスタが用いられる。これに対し、第２の選択トランジスタ３１は、低耐圧トランジスタであり、１．８Ｖ程度の耐圧を有するように、例えば、ゲート絶縁膜の膜厚は約３ｎｍで、ゲート長は約０．１８μｍのトランジスタを用いることができる。なお、第２の選択トランジスタ３１に用いる低耐圧トランジスタは、第１の選択トランジスタ２１に用いる高耐圧トランジスタよりも相互コンダクタンスが大きい（同一電圧条件でより大きい電流を流すことができる）ことが重要であり、５Ｖ程度の耐圧を有するトランジスタでもよく、また、３Ｖ程度の耐圧を有するトランジスタであってもよい。

なお、各メモリセル１におけるドレイン及びソースは、いずれも半導体領域に形成された拡散層からなり、一方の拡散層は書き込み時にドレインとして機能し、他方の拡散層は読み出し時にドレインとして機能する。また、各選択トランジスタ２１、３１のドレイン及びソースも、半導体領域に形成された拡散層からなる。

また、複数のメモリセル１における保持データの書き換え単位は、例えば、第１の書き換えセクタＡと第２の書き換えセクタＢとで示されるように、第１の選択トランジスタ２１と第２の選択トランジスタ３１に挟まれた領域にあるメモリセル１の一群が一度に書き換えられる。

このように、本実施形態においては、第２の選択トランジスタ３１が低耐圧トランジスタによって構成されていることが１つの特徴である。

（書き込み方法）
次に、図２を用いて、第１の書き換えセクタＡの書き込み対象セルに対するデータの書き込み方法について説明する。

図２に示すように、書き込み対象セルは、メモリワード線５のうちのＷＬ１と接続され、○印を付したメモリセル１である。ここで、ＷＬ１に１０Ｖの電圧を印加し、第１の選択ワード線２３のうちのＳＷＬ１＿１に１０Ｖの電圧を印加し、第２の選択ワード線３３のうちのＳＷＬ２＿０に１．８Ｖの電圧を印加し、第１の主ビット線２２のうちのＭＢＬ１＿０に５Ｖの電圧を印加し、残りの端子に０Ｖの電圧を印加する。これにより、指定されたメモリセル１のゲートに１０Ｖの電圧が、ドレインに５Ｖの電圧が、ソースに０Ｖの電圧がそれぞれ印加される。このため、メモリセル１のドレイン端にチャネルホットエレクトロンが発生して、電子がメモリセル１のＯＮＯ膜のドレイン端にトラップされる。その結果、メモリセル１のしきい値電圧が、消去状態の約２Ｖから書き込み状態の約６Ｖにまで上昇する。

このとき、第２の選択トランジスタ３１のゲートには１．８Ｖの電圧が印加されており、上述のように、相互コンダクタンスが大きい低耐圧トランジスタで構成されているため、十分な量の電流、例えば約１００μＡの電流を流すことができる。また、第２の選択トランジスタ３１のソースには０Ｖの電圧が印加されており、第２の選択トランジスタ３１のドレインには１．８Ｖ以上の電圧は印加されない。

このように、本実施形態に係る不揮発性半導体記憶装置は、１つのメモリセル１に１ビットのデータのみを保持するため、第１の選択トランジスタ２１によって駆動される第１の副ビット線２０側をドレインとするメモリセル１の１ビットのみを書き込むことが特徴である。

以上のような手順により、第１の書き換えセクタＡ及び第２の書き換えセクタＢ８に含まれるメモリセル１にデータの書き込みを行う。ここで、第１の書き換えセクタＡに含まれるメモリセル１と接続されている第１の副ビット線２０は、第２の書き換えセクタＢとは第１の選択トランジスタ２１によって電気的に分離されている。このため、書き込み時に第１の書き換えセクタＡに含まれる書き換え対象のメモリセル１と接続された第１の副ビット線２０に印加される５Ｖの電圧は、第２の書き換えセクタＢにおける第１の副ビット線２０には印加されない。このため、第１の書き換えセクタＡ内のメモリセル１の書き込み時に、第２の書き換えセクタＢに含まれる各メモリセル１の状態は変化しない。すなわち、消去状態から書込み状態への変化は生じないことが保証される。

（消去方法）
次に、図３を用いて、第１の書き換えセクタＡのメモリセル１に対するデータの消去方法を説明する。

図３に示すように、消去対象セルは、メモリワード線５のうちのＷＬ０〜ＷＬ２と接続された、○印を付したメモリセル１である。ここで、ＷＬ０〜ＷＬ２に−５Ｖの電圧を印加し、第１の選択ワード線２３のうちのＳＷＬ１＿０及びＳＷＬ１＿１にそれぞれ１０Ｖの電圧を印加し、第１の主ビット線２２のうちのＭＢＬ１＿０及びＭＢＬ１＿１にそれぞれ５Ｖの電圧を印加し、残りの端子に０Ｖの電圧を印加する。これにより、各メモリセル１のゲートに−５Ｖの電圧が、ドレインに５Ｖの電圧がそれぞれ印加される。また、ソースはオープン状態となる。その結果、各メモリセル１のドレイン端にバンド間トンネル電流が発生して、ホールが各メモリセル１のＯＮＯ膜のドレイン端にトラップされる。これにより、各メモリセル１のしきい値電圧が、書き込み状態の約６Ｖから消去状態の約２Ｖにまで低下する。

このとき、第２の選択トランジスタ３１のゲートには０Ｖの電圧が印加され、第２の副ビット線３０をオープン状態にしている。しかし、第１の副ビット線２０に印加される５Ｖの電圧は、メモリセル１のチャネルを伝わらないため、通常、第２の選択トランジスタ３１のドレイン電圧は１．８Ｖ以上には上がらない。但し、場合によっては１．８Ｖ以上の電位に上昇するおそれもあるため、後述するように、第２の選択トランジスタ３１に保護素子を設けることが好ましい。この好ましい保護素子については後述する。

このように、本実施形態においては、１つのメモリセル１に１ビットのデータのみを保持するため、第１の選択トランジスタ２１によって駆動される第１の副ビット線２０側をドレインとするメモリセル１のビットのみを消去することが特徴である。

以上のような手順により、第１の書き換えセクタＡ及び第２の書き換えセクタＢに含まれる各メモリセル１の１ビットのデータが消去される。ここで、第１の書き換えセクタＡに含まれるメモリセル１と接続されている第１の副ビット線２０は、第２の書き換えセクタＢとは、第１の選択トランジスタ２１によって電気的に分離されている。このため、消去時に書き換え対象のメモリセル１と接続された第１の副ビット線２０に印加される５Ｖの電圧は、第２の書き換えセクタＢにおける第１の副ビット線２０には印加されない。従って、第１の書き換えセクタＡ内のメモリセル１の消去時に、第２の書き換えセクタＢに含まれる各メモリセル１の状態は変化しない。すなわち、書込み状態から消去状態への変化は生じないことが保証される。

（読み出し方法）
次に、図４を用いて、第１の書き換えセクタＡの読み出し対象セルに対するデータの読み出し方法について説明する。

図４に示すように、読み出し対象セルは、メモリワード線のうちのＷＬ１と接続され、○印を付したメモリセル１である。ここで、ＷＬ１に５Ｖの電圧を印加し、第１の選択ワード線２３のうちのＳＷＬ１＿１に５Ｖの電圧を印加し、第２の選択ワード線３３のうちのＳＷＬ２＿０に１．８Ｖの電圧を印加し、第２の主ビット線３２のうちのＭＢＬ２＿１に１Ｖの電圧を印加し、残りの端子に０Ｖの電圧を印加する。これにより、指定されたメモリセル１のゲートに５Ｖの電圧が、ソースに１Ｖの電圧が、ドレインに０Ｖの電圧がそれぞれ印加される。その結果、ソースからドレインにチャネル電流が流れる。このとき、読み出し時に流れるチャネル電流は、消去状態（しきい値電圧が約２Ｖ）の場合には約２０μＡが流れ、一方、書き込み状態（しきい値電圧が約６Ｖ）の場合には１μＡ以上は流れないため、保持データの判別が可能となる。

このとき、第２の選択トランジスタ３１のゲートには１．８Ｖの比較的に低い電圧が印加される。但し、第２の選択トランジスタ３１には、相互コンダクタンスが大きい低耐圧トランジスタを用いているため、十分な量の電流である、約３０μＡの電流を流すことができる。

以上のように、本実施形態においては、各書き換えセクタＡ、Ｂ等を選択する第２の選択トランジスタ３１を耐圧が１．８Ｖ程度の低耐圧トランジスタにより構成している。これは、ＭＯＮＯＳ型のメモリセル１に対する書き込み動作を片側の１ビットに制限すれば、書き込み、消去及び読み出しの各動作において、第２の選択トランジスタ３１に１．８Ｖ以上の電圧駆動が不要であることに着目してなされている。

このように、本実施形態によれば、選択トランジスタの一部をサイズ（専有面積）が小さい低耐圧トランジタで置き換えることにより、セルの配置効率を高めることができる。また、低耐圧トランジタは、高耐圧トランジスタよりも相互コンダクタンスＧｍが大きく、低電圧でもその電流量を多く確保できる。このため、読み出し時に第２の選択ワード線３３に印加する電圧を５Ｖから１．８Ｖに下げることができ、低消費電力化が可能となる。さらに、第２の選択ワード線３３を１．８Ｖに昇圧する時間が５Ｖにまで昇圧する時間よりも短くて済むため、読み出し動作を高速に行うことができる。

（デコーダ回路の構成）
一実施形態に係る不揮発性半導体記憶装置を構成するデコーダ回路の回路構成について図５を参照しながら説明する。

図５に示すように、メモリワード線５であるＷＬ０〜ＷＬ５は、ワード線デコーダ１１と接続される。第１の選択ワード線２３であるＳＷＬ１＿０〜ＳＷＬ１＿３は、第１選択ワード線デコーダ４０と接続される。第２の選択ワード線３３であるＳＷＬ２＿０〜ＳＷＬ２＿３は、第２選択ワード線デコーダ４１と接続される。

第１の主ビット線であるＭＢＬ１＿０〜ＭＢＬ１＿１は、第１主ビット線デコーダ４２と接続され、第２の主ビット線であるＭＢＬ２＿０〜ＭＢＬ２＿２は、第２主ビット線デコーダ４３と接続される。

本実施形態において、第２の選択トランジスタ３１のゲートに電圧を印加する第２選択ワード線デコーダ４１と、第２の選択トランジスタ３１のドレインに電圧を印加する第２主ビット線デコーダ４３とは、共に１．８Ｖ以下の電圧しか供給しなくてよい。このため、第２選択ワード線デコーダ４１及び第２主ビット線デコーダ４３を構成する各トランジスタには、第２の選択トランジスタ３１と同等の低耐圧トランジスタを用いることができる。その結果、第２選択ワード線デコーダ４１及び第２主ビット線デコーダ４３の各占有面積を大幅に削減することができる。また、トランジスタの低耐圧化により、消費電力の低減を図れると共に、読み出し動作の高速化を図ることも可能となる。

（保護素子の構成）
次に、図６及び図７を参照しながら本実施形態に係る第２の選択トランジスタ３１の保護素子について説明する。

上述したように、メモリセル１に対して行う消去動作時に、メモリセル１のドレインに印加された５Ｖの電圧が、セルのチャネルを介してソース側に伝わるおそれがある。これは、ゲートに−５Ｖの電圧を印加して、セルのチャネルをオフ状態にしているものの、パンチスルーによってチャネルに電流が流れる可能性があるためである。このため、第２の選択トランジスタ３１のドレインと接続される第２の副ビット線３０に、１．８Ｖ以上の電圧が印加されることがないように、保護素子を設けることが好ましい。

図６に第１の保護素子として、アノードが第２の副ビット線３０と接続され、カソードが制御回路である保護制御回路５１と接続された保護ダイオード５０を示す。

ここで、保護ダイオード５０を、例えば、半導体領域に形成されたＮ型ウェルとその上部に形成されたｐ^＋拡散層とによって構成した場合には、第２の副ビット線３０とｐ^＋拡散層とを接続し、且つ、保護制御回路５１をＮ型ウェルと接続すればよい。

また、図７に第２の保護素子として、ゲートとドレインとが第２の副ビット線３０と接続され、ソースが保護制御回路５１と接続されたＮＭＯＳ（n-type metal oxide semiconductor）トランジスタからなる保護ＭＯＳトランジスタ５２を示す。

いずれの保護素子においても、メモリセル１の消去時には、保護制御回路５１からＮ型ウェルの電位を接地電位に制御することにより、第２の副ビット線３０に１．８Ｖ以上の電圧が印加されないようにすることができる。また、メモリセル１の読み出し時には、保護制御回路５１からＮ型ウェルの電位を１．８Ｖに制御することにより、第２の副ビット線３０に読み出しドレイン電圧である１Ｖの電位を印加することができる。

以上説明したように、本実施形態によると、図４に示すように、メモリセル１の読み出し時に動作する第２の選択トランジスタ３１として、メモリセル１の書き込み及び消去時に動作する第１の選択トランジスタ２１よりも耐圧が小さいトランジスタを用いている。これにより、選択トランジスタの一部を専有面積が小さいトランジスタにより構成することができる。さらには、低耐圧の第２の選択トランジスタ３１を駆動する第２選択ワード線デコーダ４１及び第２主ビット線デコーダ４３を構成するトランジスタにおいても低耐圧のトランジスタを用いることができるので、セルの配置効率を向上することができる。

なお、上記の低耐圧トランジスタを用いることによる面積削減率は、アレイ構成に依存するものの、具体的には、デコーダ内のトランジスタをも含め、概ね１０％程度である。

本発明に係る不揮発性半導体記憶装置及びその駆動方法は、読み出し用の選択トランジスタを占有面積が小さい低耐圧トランジスタに置き換えることができるため、セルの配置効率の向上、メモリセル面積の削減、消費電力の抑制、及び読み出し速度の向上を実現でき、特に、ＭＯＮＯＳ型メモリ装置等の不揮発性半導体記憶装置及びその駆動方法等に有用である。

Ａ 第１の書き換えセクタ
Ｂ 第２の書き換えセクタ
１ メモリセル
５ メモリワード線（ワード線）
１１ ワード線デコーダ
２０ 第１の副ビット線
２１ 第１の選択トランジスタ
２２ 第１の主ビット線
２３ 第１の選択ワード線
３０ 第２の副ビット線
３１ 第２の選択トランジスタ
３２ 第２の主ビット線
３３ 第２の選択ワード線
４０ 第１選択ワード線デコーダ
４１ 第２選択ワード線デコーダ
４２ 第１主ビット線デコーダ
４３ 第２主ビット線デコーダ
５０ 保護ダイオード
５１ 保護制御回路
５２ 保護ＭＯＳトランジスタ

Claims (8)

1. 半導体領域及びその上に形成され、それぞれが第１の電極、第２の電極及び第３の電極を有する電荷トラップ型の複数のメモリセルが行列状に配置された不揮発性半導体記憶装置であって、
   それぞれが、列方向に並ぶ複数のメモリセルの前記第１の電極を共通に接続する複数のワード線と、
   それぞれが、行方向に並ぶ複数のメモリセルの前記第２の電極を共通に接続する複数の第１の副ビット線と、
   それぞれが、行方向に並ぶ複数のメモリセルの前記第３の電極を共通に接続する複数の第２の副ビット線と、
   ゲートが、列方向に延伸する第１の選択ワード線と接続され、ソースが前記第１の副ビット線と接続され、ドレインが、行方向に延伸する第１の主ビット線と接続された第１の選択トランジスタと、
   ゲートが、列方向に延伸する第２の選択ワード線と接続され、ソースが前記第２の副ビット線と接続され、ドレインが、行方向に延伸する第２の主ビット線と接続された第２の選択トランジスタとを備え、
   前記各メモリセルは、１ビットデータを保持可能であり、
   前記第２の選択トランジスタの耐圧は、前記第１の選択トランジスタの耐圧よりも低いことを特徴とする不揮発性半導体記憶装置。
2. 一方の端子が前記第２の副ビット線と接続され、他方の端子が制御回路と接続された保護ダイオードをさらに備えていることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
3. ゲート及びドレインが前記第２の副ビット線と接続され、ソースが制御回路と接続された保護トランジスタをさらに備えていることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
4. 半導体領域及びその上に形成され、それぞれが第１の電極、第２の電極及び第３の電極を有する電荷トラップ型の複数のメモリセルが行列状に配置された不揮発性半導体記憶装置であって、
   それぞれが、列方向に並ぶ複数のメモリセルの前記第１の電極を共通に接続する複数のワード線と、
   それぞれが、行方向に並ぶ複数のメモリセルの前記第２の電極を共通に接続する複数の第１の副ビット線と、
   それぞれが、行方向に並ぶ複数のメモリセルの前記第３の電極を共通に接続する複数の第２の副ビット線と、
   ゲートが、列方向に延伸する第１の選択ワード線と接続され、ソースが前記第１の副ビット線と接続され、ドレインが、行方向に延伸する第１の主ビット線と接続された第１の選択トランジスタと、
   ゲートが、列方向に延伸する第２の選択ワード線と接続され、ソースが前記第２の副ビット線と接続され、ドレインが、行方向に延伸する第２の主ビット線と接続された第２の選択トランジスタと、
   前記第１の主ビット線に第１の電圧を供給する第１のトランジスタを含む第１の主ビット線デコーダ回路と、
   前記第２の主ビット線に第２の電圧を供給する第２のトランジスタを含む第２の主ビット線デコーダ回路とを備え、
   前記各メモリセルは、１ビットデータを保持可能であり、
   前記第２のトランジスタの耐圧は、前記第１のトランジスタの耐圧よりも低いことを特徴とする不揮発性半導体記憶装置。
5. 半導体領域及びその上に形成され、それぞれが第１の電極、第２の電極及び第３の電極を有する電荷トラップ型の複数のメモリセルが行列状に配置された不揮発性半導体記憶装置であって、
   それぞれが、列方向に並ぶ複数のメモリセルの前記第１の電極を共通に接続する複数のワード線と、
   それぞれが、行方向に並ぶ複数のメモリセルの前記第２の電極を共通に接続する複数の第１の副ビット線と、
   それぞれが、行方向に並ぶ複数のメモリセルの前記第３の電極を共通に接続する複数の第２の副ビット線と、
   ゲートが、列方向に延伸する第１の選択ワード線と接続され、ソースが前記第１の副ビット線と接続され、ドレインが、行方向に延伸する第１の主ビット線と接続された第１の選択トランジスタと、
   ゲートが、列方向に延伸する第２の選択ワード線と接続され、ソースが前記第２の副ビット線と接続され、ドレインが、行方向に延伸する第２の主ビット線と接続された第２の選択トランジスタと、
   前記第１の選択トランジスタのゲートに第１の電圧を供給する第１のトランジスタを含む第１の選択ワード線デコーダ回路と、
   前記第２の選択トランジスタのゲートに第２の電圧を供給する第２のトランジスタを含む第２の選択ワード線デコーダ回路とを備え、
   前記各メモリセルは、１ビットデータを保持可能であり、
   前記第２のトランジスタの耐圧は、前記第１のトランジスタの耐圧よりも低いことを特徴とする不揮発性半導体記憶装置。
6. 前記第１の主ビット線に第３の電圧を供給する第３のトランジスタを含む第１の主ビット線デコーダ回路と、
   前記第２の主ビット線に第４の電圧を供給する第４のトランジスタを含む第２の主ビット線デコーダ回路とをさらに備え、
   前記第４のトランジスタの耐圧は、前記第３のトランジスタの耐圧よりも低いことを特徴とする請求項５に記載の不揮発性半導体記憶装置。
7. 前記各メモリセルは、前記半導体領域と前記各第１の電極との間に、少なくとも酸化シリコン膜及び窒化シリコン膜を積層してなり、キャリアをトラップ可能なゲート絶縁膜を有していることを特徴とする請求項１〜６のいずれか１項に記載の不揮発性半導体記憶装置。
8. 請求項２又は３に記載の不揮発性半導体記憶装置を駆動する不揮発性半導体記憶装置の駆動方法であって、
   前記各メモリセルが保持するデータを消去する際には、前記制御回路から接地電位が出力される一方、
   前記メモリセルが保持するデータを読み出す際には、前記制御回路から前記接地電位よりも高い電位が出力されることを特徴とする不揮発性半導体記憶装置の駆動方法。

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