TWI699769B - 用於具有共同源極線的記憶胞之系統、方法及設備 - Google Patents

用於具有共同源極線的記憶胞之系統、方法及設備 Download PDF

Info

Publication number
TWI699769B
TWI699769B TW107146939A TW107146939A TWI699769B TW I699769 B TWI699769 B TW I699769B TW 107146939 A TW107146939 A TW 107146939A TW 107146939 A TW107146939 A TW 107146939A TW I699769 B TWI699769 B TW I699769B
Authority
TW
Taiwan
Prior art keywords
voltage
memory cell
transistor
memory
common source
Prior art date
Application number
TW107146939A
Other languages
English (en)
Other versions
TW201921358A (zh
Inventor
禹小軍
普拉哈卡爾范卡特拉曼
葛茲尼索夫伊葛
亨隆
金寶
Original Assignee
愛爾蘭商經度閃存解決方案有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 愛爾蘭商經度閃存解決方案有限公司 filed Critical 愛爾蘭商經度閃存解決方案有限公司
Publication of TW201921358A publication Critical patent/TW201921358A/zh
Application granted granted Critical
Publication of TWI699769B publication Critical patent/TWI699769B/zh

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0466—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells with charge storage in an insulating layer, e.g. metal-nitride-oxide-silicon [MNOS], silicon-oxide-nitride-oxide-silicon [SONOS]
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/08—Address circuits; Decoders; Word-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits

Abstract

揭示用於實施具有共同源極線的記憶胞之系統、方法及設備。該些方法可以包含接收一第一電壓於一第一電晶體處。第一電晶體可以耦接至一第二電晶體並且包含於一第一記憶胞之中。該些方法包含接收一第二電壓於一第三電晶體處。第三電晶體可以耦接至一第四電晶體並且包含於一第二記憶胞之中。第一及第二記憶胞可以耦接至一共同源極線。該些方法包含接收一第三電壓於該第二電晶體之一閘極與該第四電晶體之一閘極處，致使該等電晶體運作於截止模式。該些方法可以包含接收一第四電壓於第一電晶體之一閘極處。第四電壓可以透過富爾諾罕隧穿(Fowler-Nordheim tunneling)，造成包含於該第一電晶體中之一電荷儲存層之一改變。

Description

用於具有共同源極線的記憶胞之系統、方法及設備
本揭示概括而言係有關於記憶胞(memory cell)，特別是關於具有共同源極線之記憶胞。
非揮發性記憶體(non-volatile memory)裝置目前廣泛應用於在無電力可用或被終止供電時仍需要資訊留存的電子組件之中。非揮發性記憶體裝置可以包含唯讀記憶體(ROM)、可編程唯讀記憶體(PROM)、可抹除可編程唯讀記憶體(EPROM)、以及電可抹除可編程唯讀記憶體(EEPROM)裝置。現今一些記憶體陣列使用可以包含一記憶體元件或電荷儲存層的電晶體和閘級結構。電荷儲存層可以被編寫(programmed)以根據施加於記憶體陣列或被記憶體陣列接收之電壓儲存資料。
根據本發明之一個態樣，其係包含一種方法，其包含：接收一第一電壓於一第一電晶體處，該第一電晶體耦接至一第二電晶體，該第一電晶體及該第二電晶體均包含於一第一記憶胞之中；接收一第二電壓於一第三電晶體處，該第三電晶體耦接至一第四電晶體，該第三電晶體及該第四電晶體均包含於一第二記憶胞之中，該第一記憶胞及該第二記憶胞均耦接至一共同源極線；接收一第三電壓於該第二電晶體之一閘極與該第四電晶體之一閘極處；以及接收一第四電壓於該第一電晶體之一閘極處，該第四電壓透過富爾諾罕隧穿(Fowler-Nordheim tunneling)，造成包含於該第一電晶體中之一電荷儲存層之一或多個電氣性質之一改變。
根據本發明之一個態樣，其係包含一種裝置，該裝置包含：一第一電晶體，被組構成用以透過一第一位元線接收一第一電壓；一第二電晶體，耦接至該第一電晶體及一共同源極線；一第三電晶體，被組構成用以透過一第二位元線接收一第二電壓；以及一第四電晶體，耦接至該第三電晶體及該共同源極線，其中該第一電晶體包含一電荷儲存層，該電荷儲存層被組構成，因應接收該第一電壓及一第四電壓，透過富爾諾罕隧穿，改變一或多個電氣性質，且該第四電壓係被接收於該第一電晶體之一閘極處。
根據本發明之一個態樣，其係包含一種系統，該系統包含：電壓控制電路，被組構成用以產生一第一電壓、一第二電壓、一第三電壓、以及一第四電壓；一記憶體裝置，耦接至電壓源，該記憶體裝置包含耦接至一共同源極線的至少一第一記憶胞及一第二記憶胞，該第一記憶胞包含耦接至一第二電晶體之一第一電晶體，該第二記憶胞包含耦接至一第四電晶體之一第三電晶體，且其中因應一編寫動作之一起始，該記憶體裝置被組構成用以：接收該第一電壓於該第一電晶體處；接收該第二電壓於該第三電晶體處；接收該第三電壓於該第二電晶體之一閘極與該第四電晶體之一閘極處；以及接收該第四電壓於該第一電晶體之一閘極處，該第四電壓透過富爾諾罕隧穿，造成包含於該第一電晶體中之一電荷儲存層之一或多個電氣性質之一改變。
在以下的說明之中，針對許多特定細節加以闡述，以提供對於所提出之概念的全盤了解。但所提出之概念可以在略去部分或全部的該等特定細節下被實現。在其他舉例之中，眾所周知的處理運作並未詳加描述，以免多此一舉地混淆所述之概念。雖然某些概念將配合特定之實例進行說明，但其應能理解，此等實例不應被預期受到限制。
記憶體陣列可以使用包含一記憶體元件或電荷儲存層的電晶體和閘級結構實施而成。電荷儲存層可以被編寫以根據施加於記憶體陣列或被記憶體陣列接收之電壓儲存資料。以此種方式，一記憶體陣列可以包含被配置成行與列的多種不同記憶胞，且各自均可以是能夠儲存至少一種資料數值。電壓可以被施加至各個記憶胞以對其進行編寫、將其抹除、或者讀取其儲存的一或多個資料數值。
在記憶胞陣列中實施記憶胞的傳統方法與技術通常有賴於相當大的佈局以容納可能包含於傳統佈局之中的額外源極線。例如，若干傳統佈局可能包含專用的源極線，其中每一行記憶胞均被提供其本身的源極線，以偏置或施加一電壓至記憶胞中之一特定部位。由於必須納入源極線佈局的額外金屬，此種佈局對於每一記憶胞均需要巨大的涵蓋範圍(foot print)。因此，此種傳統佈局並不適合小面積之應用，例如使用於當今的快閃記憶體之中。舉例而言，由於用以建立記憶胞之製程的相關金屬間距規則，當相較於小面積記憶胞佈局之時，專用源極線之寬度可以是相當巨大。因此，納入一專用源極線可能排除此等佈局於小面積應用中的使用。
此外，若干傳統方法使用諸如一通道熱電子編寫模式(channel hot electron programming mode)之編寫模式以編寫記憶胞。然而，此等傳統方法通常需要相當大的施用電壓，其可能超過14V，因此使得其不適用於低電壓的小面積應用。此外，由於使用高電壓及電流所導致的損傷，此等傳統編寫方法並不是非常持久，而可能限制記憶胞的耐久性或者編寫/抹除週期。
本文揭示多種系統、方法、及設備，使用富爾諾罕(Fowler-Nordheim)編寫技術實施具有共同源極線的記憶胞。使用富爾諾罕編寫技術促成較低電壓之使用，從而促成記憶胞之相對而言較低功率之運作以及較長的耐用年限。此外，富爾諾罕技術降低記憶胞編寫期間的使用電流，因此容許低功率之編寫，並且使得其能夠一次編寫大量的記憶胞。再者，共同源極線可以伴隨記憶胞實施。共同源極線之使用造成每一記憶胞顯著較低(達50%)之佔用範圍(footprint)，從而使得記憶胞之小面積實施方式成為可能。此外，如同下文之更詳細描述，編寫程序期間的一或多個電壓之施用可以確保共同源極線所形成之導電路徑以及該導電路徑相關聯之漏損電流不致於干擾富爾諾罕編寫技術。
圖1例示一記憶體裝置之一實例之一示意圖，依據一些實施例實施而成。一記憶體裝置，諸如記憶體裝置100，可以是一儲存裝置，被組構成用以將資料數值儲存於各種低電力及非揮發性之背景環境。例如，記憶體裝置100可以是包含於一小面積快閃記憶體之中，而該快閃記憶體可以是實施於諸如智慧卡(smart card)及銀行卡(bank card)的裝置或系統之中。因此，如本文所揭示之記憶體裝置，諸如記憶體裝置100，可以是被實施成具有一相當小之面積，而可以利用諸如65奈米節點或更低之先進處理節點加以製造。此外，如同下文之更詳細說明，諸如記憶體裝置100之記憶體裝置可以包含被組構成用以儲存資料數值之多種記憶胞。該等記憶胞可以被實施成具備一共同源極線，從而降低每一記憶胞之整體佔用範圍，且亦可以相容於富爾諾罕編寫技術。以此種方式，諸如記憶體裝置100之記憶體裝置可以實施於小面積應用，同時亦維持低電力編寫功能。
因此，記憶體裝置100可以包含多種記憶胞，諸如第一記憶胞102。在許多實施例之中，第一記憶胞102可以被組構成，根據施加至第一記憶胞102之各種不同部位的一或多個電壓，儲存或留持一或多個資料數值。舉例而言，第一記憶胞102可以包含電晶體，該等電晶體可以被組構成因應施加至該等電晶體之端頭或閘極的電壓而儲存一或多個資料數值。因此，第一記憶胞102可以包含第一電晶體104與第二電晶體106，其可以是以串聯形式耦接。依據一些實施例，第一電晶體104可以包含至少一記憶體元件，此至少一記憶體元件可以被組構成根據施加至第一電晶體104與第二電晶體106之端頭及閘極之電壓而改變電氣特性。例如，如同下文之更詳細說明，在施加正向偏壓之時，電子可以隧穿通過記憶體元件的材料，而被留持於記憶體元件的材料之內，從而提升關聯第一電晶體104之一臨限電壓。以此種方式，記憶體元件或電荷儲存層之電氣特性可以代表第一記憶胞102所儲存之一資料數值。
依據許多實施例，第一電晶體104可以被組構成使用一富爾諾罕技術改變電氣特性。以此種方式，在第一電晶體104之編寫期間使用富爾諾罕隧穿(Fowler-Nordheim tunneling)可以促成較低偏壓之使用，並且，對比於傳統技術，可以進一步促成一較低電力模式之運作。在許多實施例之中，施加至第一電晶體104之閘極與耦接至第一電晶體104之汲極或p型井區之位元線的電壓差異可以是介於大約4 V與12 V之間。更特別者，該電壓差異可以是介於大約6 V與9 V之間。例如，該差異可以是大約7.5 V。關聯記憶胞之編寫、抹除、與讀取動作的更多細節將參照圖7至圖9更詳細地說明於下。
在許多實施例之中，第一電晶體104可以是一矽氧氮氧矽(silicon-oxide-nitride-oxide-silicon；SONOS)類型之電晶體。因此，包含於第一電晶體104之中的記憶體元件或電荷儲存層可以是一氮化物層，諸如一氮化矽層。此外，該電荷儲存層亦可以包含其他電荷補集材料，諸如氮氧化矽(silicon oxy-nitride)、氧化鋁(aluminum oxide)、氧化鉿(hafnium oxide)、氧化鉿鋁(hafnium aluminum oxide)、氧化鋯(zirconium oxide)、矽酸鉿(hafnium silicate)、矽酸鋯(zirconium silicate)、氮氧化鉿(hafnium oxy-nitride)、氧化鉿鋯(hafnium zirconium oxide)、氧化鑭(lanthanum oxide)以及一高K層。因此，可以包含於第一電晶體104之中的氮化物可以被組構成可逆轉地對於從一包含於第一電晶體104中之一通道注入之載子加以補集或留持，且因此可以具有可根據施加至第一記憶胞102之電壓進行逆向變更、修改、或改變的一或多個電氣特性。
如上所述，第一記憶胞102可以亦包含第二電晶體106，其可以是以串聯形式耦接第一電晶體104。在許多實施例之中，第二電晶體106可以是一n型通道金屬氧化物半導體(NMOS)場效電晶體，其可以被組構成一選擇電晶體。因此，施加至第二電晶體106之閘極的偏壓或電壓可以有效地選擇或促成第一記憶胞102之動作，諸如編寫、抹除、或者讀取動作。在許多實施例之中，施加至第二電晶體106之閘極以及如下文更詳細說明的第四電晶體122之電壓，可以致使第二電晶體106及第四電晶體122變成一"關閉"狀態，或者說運作於一截止模式(cutoff mode)。當被組構成此種方式之時，關聯第二電晶體106及第四電晶體122之一漏損電流可以被最小化，且用以編寫第一電晶體104的適當電位或電壓差異可以被維持，從而促成一富爾諾罕編寫技術之使用。
在一些實施例之中，諸如第二電晶體106與第四電晶體122之選擇電晶體之各種物理特性亦可以被組構以最小化一漏損電流。依據許多實施例，選擇電晶體可以被組構成具有較長之通道長度。例如，該等選擇電晶體可以具有一介於大約25奈米與180奈米之間的通道長度。在一實例之中，該等選擇電晶體可以具有一大約110奈米之通道長度。此外，依據一些實施例，該等選擇電晶體可以具有較短之通道長度，且諸如接面深度(junction depth)之其他特性可以被組構以降低短通道效應(short channel effect)。
依據許多實施例，記憶體裝置100可以包含各種電氣路徑或路線，被組構成用以提供一或多種電壓予包含於記憶體裝置100之內的記憶胞。舉例而言，記憶體裝置100可以包含第一位元線108、第三線110、第四線112、共同源極線114、以及第二位元線118。在許多實施例之中，第一位元線108可以是一耦接至第一電晶體104之汲極或p型井區之位元線(BL1)。第一位元線108亦可以耦接至一電壓源，該電壓源可以是包含於記憶體裝置100之中或者是位於記憶體裝置100的外部。因此，一電壓可以透過第一位元線108施加至第一電晶體104之汲極。情況類似地，第一位元線108可以耦接至包含於其他記憶胞中之電晶體中之汲極或者p型井區，該等其他記憶胞係包含於一行包含第一記憶胞102的記憶胞之中。例如，第一位元線108可以亦耦接至第三記憶胞115中之一電晶體。此外，記憶體裝置100對於包含於記憶體裝置100之中的每一行記憶胞均可以包含額外的位元線。舉例而言，記憶體裝置100可以包含第二位元線118(BL2)，耦接至第三電晶體120之汲極，而該第三電晶體120包含於第二記憶胞116之中，且第二記憶胞116與第一記憶胞102可以是位於不同行之中。
記憶體裝置100可以另包含第三線110與第四線112，該等線可以耦接至包含於第一記憶胞102之中的電晶體之閘極。第三線110與第四線112亦可以耦接至一電壓源，且可以被組構成用以施加一或多個電壓至包含於第一記憶胞102之中的電晶體之閘極。例如，第三線110可以是一控制閘極線(CG1)，被組構成用以提供一第一電壓至第一電晶體104之閘極，而第四線112可以是一選擇閘極線(SG1)，被組構成用以提供一第二電壓至第二電晶體106。情況類似地，第三線110與第四線112可以耦接至位於其他記憶胞之中的電晶體之閘極，而該等其他記憶胞係包含於包含第一記憶胞102的記憶胞列之中。例如，第三線110亦可以耦接至第三電晶體120之閘極，而第四線112亦可以耦接至第四電晶體122之閘極。
再者，記憶體裝置100可以包含一或多個共同源極線(CSL)，該等共同源極線可以耦接至包含於記憶體裝置100的記憶胞之中的電晶體之源極端。例如，共同源極線114可以耦接至第二電晶體106之一源極端。此外，共同源極線114可以耦接至一電壓源，且可以被組構成用以提供一電壓至第二電晶體106之源極端。此外，共同源極線114可以耦接至包含於包含第一記憶胞102的記憶胞列中之其他記憶胞。舉例而言，共同源極線114亦可以耦接至包含於第二記憶胞116以及包含於該列中的任何或所有其他記憶胞中之一電晶體之源極端。以此種方式，包含於一列記憶胞中之部分或全部的記憶胞均可以共用一共同源極線。在許多實施例之中，對比於可能使用一專用源極線之傳統技術，以此種方式實施源極線顯著地降低每一記憶胞之佔用範圍。此外，共同源極線114亦可以耦接至一相鄰記憶胞列中之一源極端。例如，共同源極線114亦可以耦接至包含於位於節點117處之第三記憶胞115中之一電晶體之源極端。以此種方式，關聯記憶體裝置100之一佔用範圍可以被進一步縮減。此外，依據一些實施例，共同源極線114可以耦接至一電壓源，該電壓源可以被組構成在諸如一編寫動作之一或多個動作期間施加一電壓至共同源極線114。在許多實施例之中，一電壓之施加至共同源極線114可以進一步降低一編寫動作期間關聯第二電晶體106之漏損電流，且可以進一步促進一富爾諾罕隧穿編寫技術之使用。
圖2例示一記憶體裝置之另一實例之一示意圖，依據一些實施例實施而成。如同上文參照圖1的類似說明，記憶體裝置200可以包含多種記憶胞，諸如第一記憶胞202、第二記憶胞204、第三記憶胞206、以及第四記憶胞208。類似上文之說明，包含於記憶體裝置200之中的一或多個記憶胞可以共用一源極線。此例中，共同源極線210可以在相鄰的記憶胞行之間共用。舉例而言，共同源極線210可以被實施於包含第一記憶胞202及第三記憶胞206之一第一行記憶胞與包含第二記憶胞204及第四記憶胞208之一第二行記憶胞之間。當以此種方式實施之時，相較於一傳統式專用源極線架構，每一記憶胞之佔用範圍可以被縮減。共同源極線可以被實施於一垂直或"y"方向以及前述參照圖1之水平或"x"方向。
圖3例示一記憶胞之一佈局之一實例，依據一些實施例實施而成。類似上述，諸如記憶胞300之一記憶胞可以被實施成具有一共同源極線，沿著一水平或"x"方向伸延。因此，圖3例示可被用以製造一如本文揭示之記憶胞之一佈局之一俯視圖。例如，依據一些實施例，記憶胞300可以包含第一區域302，其可以是透過第一連接器304耦接至一位元線之記憶胞的一部分。雖然未顯示於圖3之中，但位元線可以垂直地伸延於"y"方向，且可以被實施於記憶胞300上方並與之平行。在一些實施例之中，第一區域302可以是實施於一基板中之一汲極或一p型井區。記憶胞300可以另包含第二區域306，其可以是記憶胞300之一作用區域(active region)。記憶胞300可以亦包含第一線308，其可以是一控制閘極線(CG)，耦接至一第一閘極，而此第一閘極可以是關聯實施於第二區域306及/或第一區域302中之一第一電晶體之一控制閘極。如同上文之類似說明，該第一電晶體可以是一SONOS電晶體，被組構成用以儲存一或多個資料數值。記憶胞300可以另包含第二線310，其可以是耦接至一選擇閘極之一選擇閘極線(SG)，該選擇閘極關聯實施於第二區域306及/或第三區域307內之一選擇電晶體，而第三區域307可以延伸於第二線310下方並且耦接至第二區域306。在許多實施例之中，位元線、第一線308、第二線310、以及共同源極線312可以是由諸如一金屬或一合金之導電材料製成。例如，該等線可以是由鋁、銅、鈦、或者其合金以及相關之阻障/覆蓋層所製成。
在許多實施例之中，記憶胞300可以另包含第二連接器314，其可以將第三區域307耦接至共同源極線312。在許多實施例之中，共同源極線312可以水平方向伸延於一記憶胞陣列的x方向，且可以由一特定之記憶胞列共用。以此種方式，無源極線實施於垂直或"y"方向，且該佈局在x方向上顯著地較細。在一些實施例之中，相較於傳統型專用源極線架構，記憶胞300在x方向上較細之程度達50%，因為並無實施垂直的專用源極線。
圖4例示數個記憶胞之一佈局之一實例，依據一些實施例實施而成。如圖4之中所示，諸如記憶體裝置400之一記憶體裝置可以包含數個記憶胞，以一類似於參照圖3描述於上之佈局實施而成。因此，記憶體裝置400可以包含第一記憶胞402及第二記憶胞404，其可以實施於一記憶胞陣列內的同一列但不同行之中。相鄰之記憶胞可以與第一線406及第二線408共用連接，而第一線406及第二線408可以分別是一控制閘極線(CG)與一選擇閘極線(SG)。此外，諸如第一記憶胞402與第二記憶胞404之相鄰記憶胞可以均耦接於共同源極線410，其在記憶體裝置400上往"x"方向水平地伸延。如圖4之中所示，由於共同源極線410已水平地實施，故並無額外源極線實施於介於第一記憶胞402與第二記憶胞404之間的隔離區域412之中，從而降低記憶胞及記憶胞陣列的整體水平寬度或尺寸。
圖5例示一記憶胞之一佈局之一剖面之一實例，依據一些實施例實施而成。如圖5之中所示，諸如記憶胞500之一記憶胞可以包含基板502，以及第一閘極504與第二閘極506，第一閘極504可以是一控制閘極，而第二閘極506可以是一選擇閘極。如同前文參照圖1至4之類似說明，該等閘極可以是關聯實施於記憶胞500之內的電晶體。在一些實施例之中，該等閘極可以耦接至被組構成用以施加或提供電壓至該等閘極的線。舉例而言，第一閘極504可以耦接至第一線510，其可以是一控制閘極線(CG)。在一些實施例之中，第一閘極504可以透過第一接觸點509選擇性地耦接至第一線510。此外，第二閘極506可以耦接至第二線508，其可以是一選擇閘極線(SG)。在一些實施例之中，第二閘極506可以透過第二接觸點507選擇性地耦接至第二線508。
此外，基板502之一第一部分可以透過第三接觸點513耦接至位元線514，第三接觸點513可以包含接觸區域517以及通孔519。此外，基板502之一第二部分可以透過第四接觸點511耦接至共同源極線512。如圖5之中所示，共同源極線512延伸於一相對於圖5中之一水平"x"方向與一垂直"y"方向之"z"方向。因此，共同源極線512延伸通往包含於一包含記憶胞500的記憶胞列中之其他記憶胞，並與該等其他記憶胞耦接。在許多實施例之中，位元線514及共同源極線512被絕緣層516分隔，該層可以是一氧化物或介電層。此外，區域518可以包含可以在記憶胞500的不同組件之間提供電性隔離之任何適當絕緣材料。
圖6例示一記憶胞之一佈局之另一實例，依據一些實施例實施而成。如同前文參照圖3之類似說明，記憶胞600可以包含第一區域602，其可以是透過第一連接器604耦接至一位元線之記憶胞的一部分。記憶胞600可以另包含第二區域605，其可以是記憶胞600之一作用區域。記憶胞600可以亦包含第一線606，其可以是一控制閘極線(CG)，耦接至一第一閘極，而此第一閘極可以是關聯一第一電晶體之一控制閘極。如同上文之類似說明，該第一電晶體可以是一SONOS電晶體，被組構成用以儲存一或多個資料數值於一記憶體裝置之中。記憶胞600可以另包含第二線608，其可以是耦接至一選擇閘極之一選擇閘極線(SG)，而該選擇閘極關聯實施於第二區域605內之一選擇電晶體。在許多實施例之中，位元線、第一線606、以及第二線608可以是由諸如一金屬或一合金之導電材料製成。例如，該等線可以是由銅、鈦、或其合金所製成。
依據各種實施例，記憶胞600可以不包含一共同源極線之由金屬構成之一分隔線。在一些實施例之中，一作用區域的一或多個部分可以被組構成用以提供一導電路徑，做為位於一記憶胞陣列的一列中之記憶胞間之一共同源極線。例如，第一部分612及第二部分610可以被組構成做為可以在相鄰記憶胞之間提供一導電路徑之擴散區域(diffusion region)。例如，此擴散區域可以被金屬矽化物覆蓋，諸如矽化鈦、矽化鈷、或者矽化鎳，該等金屬矽化物可以在相鄰記憶胞之間提供一導電路徑。以此種方式，一記憶胞可以被製做成顯著地較小，因為如本文揭示之一共同源極線可以包含於第一部分610與第二部分612之中，並且不必在每一記憶胞之中均需要一接觸點。
圖7例示一編寫方法之一實例之一流程圖，依據一些實施例實施而成。如同前文之類似說明，一記憶體裝置可以包含多種記憶胞。例如，該等記憶胞可以在一陣列之中被配置成列與行。因此，一記憶體裝置可以具有包含於一第一行之中的至少一第一記憶胞，以及可以包含於一毗鄰該第一行的第二行中之一第二記憶胞。其可以以如同前文參照圖1至圖6所述之方式組構該第一及第二記憶胞。因此，該第一記憶胞可以包含以串聯形式耦接之一第一電晶體及一第二電晶體。此外，該第二記憶胞可以包含以串聯形式耦接之一第三電晶體及一第四電晶體。如前文之類似說明，該第一記憶胞及第二記憶胞可以共用一共同之源極線。在許多實施例之中，編寫方法700可以被實施以選擇一記憶胞並依據一富爾諾罕隧穿編寫技術編寫該記憶胞。
因此，方法700可以開始於動作702，在此動作期間，第一記憶胞之編寫可以被起始。在許多實施例之中，第一記憶胞之編寫可以是一寫入動作的一部分，資料以該寫入動作被寫入記憶體。因此，因應可能由關聯該記憶體裝置之一記憶體控制器發出或掌控之一寫入動作，一或多個資料數值可以被寫入該記憶體裝置，而該記憶體裝置可以包含該第一及第二記憶胞。因此，該寫入動作以及關聯該記憶體控制器之一分離記憶體可以包含一或多個參數或資料以指定或選擇將被寫入的記憶胞、將被寫入所選擇記憶胞的資料數值、以及將被執行的一連串動作以依據該寫入動作編寫所選擇之記憶胞。例如，該寫入動作可以指出應被編寫的第一記憶胞，而關聯該記憶體控制器之軟體或韌體可以被組構成指定將被施加以編寫該第一記憶胞之一連串電壓。
方法700可以繼續進行至動作704，在此動作期間，一第一電壓可以被接收於一第一電晶體處。如同前文之類似說明，依據各種實施例，該第一電晶體可以包含一記憶體元件或電荷儲存層，且可以包含於一第一記憶胞之中。因此，該第一電晶體可以耦接至一第二電晶體，其可以是一選擇電晶體，且該第一及第二電晶體可以一起形成該第一記憶胞。在許多實施例之中，該第一電壓可以藉由一第一電壓源透過諸如第一位元線之一導電路徑施加。在一些實施例之中，該第一位元線可以耦接至包含該第一記憶胞之一第一行記憶胞之中的所有記憶胞。因此，該第一電壓源可以被組構成用以施加偏壓於該位元線，且可以透過該位元線將該第一電壓施加至，舉例而言，該第一電晶體之一汲極。同樣地，該第一電壓可以被施加至包含於該第一行之中的所有其他記憶胞。在許多實施例之中，藉由該第一電壓源所施加之該第一電壓之振幅可以是介於-0.5 V與-5 V之間。例如，該第一電壓可以是大約-3.5 V。如同將於下文說明的更詳細內容，其可以根據介於該第一電壓與施加至該第一電晶體之閘極之另一電壓之間之一電位差，決定該第一電壓之振幅。在一些實施例之中，其亦可以利用該第一電壓對包含該等記憶胞之一p型井區施加偏壓。
方法700可以繼續進行至動作706，在此動作期間，一第二電壓可以被接收於一第三電晶體處。在一些實施例之中，該第三電晶體可以亦包含一記憶體元件，且可以是包含於一第二記憶胞之中。因此，該第三電晶體可以耦接至一第四電晶體，其可以是一選擇電晶體，且該第三及第四電晶體可以一起形成該第二記憶胞。在一些實施例之中，該第二電壓可以藉由一第二電壓源透過諸如一第二位元線之導電路徑施加。因此，該第二電壓源可以被被組構成用以施加偏壓至該第二位元線，且可以透過該第二位元線施加該第二電壓至第三電晶體。如同前文之類似說明，該第二記憶胞可以包含於毗鄰該第一行記憶胞的一第二行記憶胞之中。因此，該第二位元線可以耦接至包含於該第二行記憶胞中的所有記憶胞，並且被組構成對其施加偏壓。在許多實施例之中，藉由該第二電壓源施加之該第二電壓之振幅可以是介於大約0.5 V與5 V之間。例如，該第二電壓可以是大約1 V。因此，如同將更詳述於下文之內容，該第二電壓源之振幅可以是異於該第一電壓源之振幅，且可以根據關聯編寫方法700之編寫指令中之一或多個參數加以決定。例如，若該第二行並未預定被寫入且未被選擇，則第二電壓源之振幅可以被如前所述地加以設定。在一些實施例之中，第一電壓及第二電壓之振幅可以取決於預定被寫入記憶胞的資料。例如，若第一記憶胞並未預定被編寫，而第二記憶胞預定被編寫，則第一電壓可以是介於大約0.5 V與5 V之間，而第二電壓可以是介於-0.5 V與-5 V之間。
方法700可以繼續進行至動作708，在此動作期間，一第三電壓可以被接收於第二電晶體之一閘極及第四電晶體之一閘極處。如先前所述，第二電晶體及第四電晶體可以分別是包含於第一及第二記憶胞之中的選擇電晶體。在許多實施例之中，在動作708進行期間，一第三電壓可以透過相同的導電路徑或線施加並被接收於第二與第四電晶體各自之閘極處。在一些實施例之中，第三電壓之振幅可以被組構成用以最小化第二及第四電晶體各自所產生的電流量，並且在編寫期間維持選擇電晶體各自之"關閉"狀態。以此種方式，第三電壓所提供之偏壓可以最小化可能出現的電流漏損，並且可以確保其能夠使用富爾諾罕隧穿式編寫，執行第一記憶胞中之第一電晶體之編寫。在一些實施例之中，動作之順序可以不同於顯示於圖7之中的順序。例如，一開始可以先施加接收於第二與第四電晶體之閘極處的第三電壓，隨後可以同時施加第一與第二電壓。
在一些實施例之中，第三電壓可以具有一介於大約-0.5 V至-5 V之振幅，且可以是施加至第二與第四電晶體各自之閘極。例如，該第三電壓之振幅可以是大約-3.5 V。當以此種方式施加偏壓之時，選擇電晶體各自均可以是"關閉"，而可以是最低程度之導通。因此，第二及第四電晶體各自導通之電流(此可以包含一漏損電流)可以被最小化，且可以實施一富爾諾罕編寫技術以使用相當低的電壓編寫記憶胞，如同將更詳述於下文之內容。如先前所述，選擇閘極本身的一或多個物理特性可以被組構成用以進一步降低記憶胞編寫期間所感受的漏損電流。
方法700可以繼續進行至動作710，在此動作期間，一第四電壓可以被接收於耦接至第二電晶體及第四電晶體之一共同源極線處。如先前所述，一電壓可以被接收於第二與第四電晶體之閘極處，以在第一記憶胞的編寫期間將該等電晶體維持於"關閉"。在一些實施例之中，一第四電壓可以被施加至共同源極線本身以將共同源極線驅動至一指定電位，進一步確保第二及第四電晶體處於最低程度之導通狀態並維持"關閉"。例如，該第四電壓可以具有一介於大約-0.5 V與-5 V之間的振幅。在一些實施例之中，該第四電壓可以具有一大約-2 V之振幅。其應當理解，動作710可以選擇性地執行，且在一些實施例之中並未被執行。
方法700可以繼續進行至動作712，在此動作期間，一第五電壓可以被接收於第一電晶體之一閘極及第三電晶體之一閘極處。因此，在動作712進行期間，一電壓可以被施加至第一電晶體之一控制閘極，以施加一足以編寫記憶體元件的電壓，並且誘發其電氣性質或特性之改變。在一些實施例之中，第五電壓之振幅可以是足以誘發富爾諾罕隧穿動作，從而使用一富爾諾罕隧穿式技術編寫記憶體元件，並且改變包含於第一電晶體之中的記憶體元件或電荷儲存層的一或多個電氣性質。如同前文之類似說明，此一技術可以使用相較於其他技術而言較低之電壓加以執行，諸如通道熱電子編寫。富爾諾罕編寫技術亦有所助益，因為其使用相較於傳統技術而言顯著較低之電力，諸如通道熱電子編寫。在一些實施例之中，該第五電壓之振幅可以是介於大約2 V與7 V之間。例如，該第五電壓之振幅可以是大約4 V。
在許多實施例之中，其根據第一電壓之振幅決定第五電壓之振幅。例如，施加至第一電晶體之汲極的第一電壓與施加至第一電晶體之閘極的第五電壓之振幅可以被組構成使得介於該二電壓之間的差異係一預先決定或指定之量。因此，該等電壓可以被組構成具有一介於大約4 V與12 V之間的差異。更特別者，該差異可以是介於大約6 V與9 V之間。在一實例之中，介於第一電壓與第五電壓之間的差異可以是大約7.5 V。此例中，第一電壓可以具有大約-3.5 V之振幅，而第五電壓具有大約4 V之振幅。在一些其他實施例之中，其可以有利地使用一介於大約4 V與12 V之間的單一電壓，諸如大約7.5 V，而非將該等電壓分成正值及負值電壓。因此，第一記憶胞之編寫可以利用一相當小的電壓差異進行，特別是當相較於其他傳統技術之時，該等傳統技術可能需要超過14 V的電壓差異。以此種方式，其可以使用一共同源極線執行一記憶胞之編寫，從而促成記憶胞之小面積實施方式，此等記憶胞在實施於此種小面積實施方式之時具有一低功率消耗。
雖然其參照一第一記憶胞說明方法700如上，但此一編寫方法可以以任何適當之順序套用於記憶胞陣列之內的任何記憶胞。並且，上述動作704至712之說明係提供做為編寫方法700之一範例，編寫方法700之各種其他實施例可以以任何適當之順序執行動作704至712。
圖8例示一抹除方法之一實例之一流程圖，依據一些實施例實施而成。如同前文參照圖7之類似說明，一記憶體裝置可以包含多種記憶胞，該等記憶胞可以在一陣列之中被配置成列與行。因此，一記憶體裝置可以具有包含於一第一行之中的至少一第一記憶胞，以及可以包含於一毗鄰該第一行的第二行中之一第二記憶胞。其可以以如同前文參照圖1至圖6所述之方式組構該第一及第二記憶胞。因此，該第一記憶胞可以包含以串聯形式耦接之一第一電晶體及一第二電晶體。此外，該第二記憶胞可以包含以串聯形式耦接之一第三電晶體及一第四電晶體。如前文之類似說明，該第一記憶胞及第二記憶胞可以共用一共同之源極線。在許多實施例之中，抹除方法800可以被實施以抹除儲存於一記憶胞之中的資料數值。
因此，方法800可以開始於動作802，在此動作期間，第一記憶胞之抹除可以被起始。在許多實施例之中，第一記憶胞之抹除可以是一記憶體控制器所發出或掌控之一抹除動作的一部分，該記憶體控制器關聯於包含該第一及第二記憶胞之記憶體裝置。因此，該抹除動作以及關聯該記憶體控制器之一分離記憶體可以包含一或多個參數或資料以指定或選擇預定被抹除的記憶胞以及預定被執行以依據該抹除動作抹除所選擇記憶胞的一連串動作。例如，該抹除動作可以指出應被抹除的第一記憶胞，而關聯該記憶體控制器之軟體或韌體可以被組構成指定預定被施加以抹除該第一記憶胞之一連串電壓。
方法800可以繼續進行至動作804，在此動作期間，一第一電壓可以被接收於該第一電晶體、第三電晶體、以及耦接至第一記憶胞及第二記憶胞之共同源極線處。依據一些實施例，該第一電壓可以施加至關聯該第一記憶胞之一第一位元線以及關聯該第二記憶胞之一第二位元線。因此，該第一電壓可以被接收於該第一電晶體及該第三電晶體之一汲極及p型井區處。此外，該第一電壓可以亦施加至該共同源極線，其亦耦接至該第二及第四電晶體之源極。以此種方式，該第一及第三電晶體之汲極以及該第二及第四電晶體之源極可以被驅動至單一電位或電壓。在一些實施例之中，該第一電壓可以具有一介於大約2 V與6 V之間的振幅。例如，該第一電壓可以具有一大約4 V之振幅。
方法800可以繼續進行至動作806，在此動作期間，一第二電壓可以被接收於第二電晶體之一閘極及第四電晶體之一閘極處。因此，可以分別是該第一與第二記憶胞之選擇閘極的第二電晶體與第四電晶體之閘極可以接收一可以是介於大約0 V與4 V之間之第二電壓。例如，該第二電壓可以具有一大約1 V之振幅。
方法800可以繼續進行至動作808，在此動作期間，一第三電壓可以被接收於第一電晶體之一閘極及第三電晶體之一閘極處。因此，其可以施加一第三電壓以抹除所選擇的第一記憶胞。在許多實施例之中，該第三電壓可以具有一根據該第一電壓之振幅所決定或組構之振幅。例如，該第一及第三電壓可以被組構成具有一等於編寫方法進行期間所使用之電壓差異但極性相反之振幅。因此，介於第一電壓與第三電壓之間的差異可以是介於大約4 V與12 V。例如，該差異可以是大約7.5 V。然而，對比於編寫方法，該差異之極性可以相反，且一介於大約-2 V與-6 V之間的電壓可以被接收於第一電晶體的閘極處。例如，該第三電壓可以具有一大約-3.5 V之振幅。當該第一記憶胞以此種方式接收前述電壓之時，記憶體元件在一先前編寫方法進行期間曾經發生之電氣性質之改變可以被逆轉並且因此被抹除。
圖9例示一讀取方法之一實例之一流程圖，依據一些實施例實施而成。如同前文參照圖7與圖8之類似說明，一記憶體裝置可以包含多種記憶胞，諸如一第一記憶胞，包含於一第一行之中，以及一第二記憶胞，其可以包含於毗鄰該第一行之一第二行之中。其可以以如同前文參照圖1至圖6所述之方式組構該第一及第二記憶胞。因此，該第一記憶胞可以包含以串聯形式耦接之一第一電晶體及一第二電晶體。此外，該第二記憶胞可以包含以串聯形式耦接之一第三電晶體及一第四電晶體。如前文之類似說明，該第一記憶胞及第二記憶胞可以共用一共同之源極線。在許多實施例之中，讀取方法900可以被實施以讀取可以被儲存於一記憶胞之中的資料數值。
因此，方法900可以開始於動作902，在此動作期間，第一記憶胞之讀取可以被起始。在許多實施例之中，第一記憶胞之讀取可以是一記憶體控制器所發出或掌控之一讀取動作的一部分，該記憶體控制器關聯於包含該第一及第二記憶胞之記憶體裝置。因此，該讀取動作以及關聯該記憶體控制器之一分離記憶體可以包含一或多個參數或資料以指定或選擇預定被讀取的記憶胞以及預定被執行以依據該讀取動作讀取所選擇記憶胞的一連串動作。例如，該讀取動作可以指出應被讀取的第一記憶胞，而關聯該記憶體控制器之軟體或韌體可以被組構成指定預定被施加以讀取該第一記憶胞之一連串電壓。
方法900可以繼續進行至動作904，在此動作期間，一第一電壓可以被接收於第一電晶體處。在許多實施例之中，該第一電壓可以施加至耦接至該第一電晶體之汲極或p型井區之一第一位元線。因此，該第一電晶體可以被施加一略微偏正之偏壓，諸如介於大約0.3 V與1.5 V之間。例如，該第一電壓可以具有一大約0.6 V之振幅。
方法900可以繼續進行至動作906，在此動作期間，一第二電壓可以被接收於第二電晶體之一閘極處。如先前所述，該第二電晶體可以是第一記憶胞之選擇電晶體。因此，第二電晶體之閘極可以被施加偏壓至一個介於大約1 V與4 V之間的電壓。例如，該第二電晶體之閘極可以被施加偏壓至大約2.5 V。當以此種方式施加偏壓之時，一相當微小之電流可以通過該第一電晶體，且可以被諸如記憶體控制器之包含於記憶體裝置之中或者關聯記憶體裝置之一或多個組件讀取。在許多實施例之中，記憶體元件之電氣性質影響信號或測定電流之振幅。因此，其可以根據電流之振幅推知記憶體元件之狀態。此外，在本文之中提及一電流測定之處，其應當能理解，該處亦可以使用一電壓測定。
圖10例示包含一記憶體裝置之一處理系統之一方塊圖，依據一些實施例實施而成。處理系統1000概括而言包含以一傳統方式透過位址匯流排1006耦接至處理器1004之非揮發性記憶體1002、資料匯流排1008、以及控制匯流排1010。熟習相關技術者應能了解，圖10之處理系統已基於本發明例示之目的被簡化，並未預計做為一完整之說明。特別是，處理器、列與行解碼器(row and column decoders)、感測放大器(sense amplifier)以及命令與控制電路之細節均係相關技術領域所習知，故本文並未加以詳述。
處理器1004可以是一種一般用途或特殊用途之處理裝置。舉例而言，在一實施例之中，該處理器可以是另包含一非揮發性記憶體之一可編程系統或控制器中之一處理器，諸如位於一可編程系統單晶片或PSoCTM 控制器中之處理器，該PSoCTM 控制器可商購自California州San Jose市之Cypress Semiconductor公司。
非揮發性記憶體1002包含被組命令織成如前所述之列與行形式之非揮發性記憶胞(此圖中未顯示)之記憶體陣列1012。記憶體陣列1012透過多條選擇線及讀取線1016(記憶體陣列的每一列各至少一選擇線及一讀取線)耦接至列解碼器1014。記憶體陣列1012另如前所述地透過多條位元線1020(記憶體陣列的每一行各一條)耦接至行解碼器1018。其應當能理解，共同源極線可以如前所述地被實施成線1020或線1016的一部分。記憶體陣列1012可以耦接至複數感測放大器1022以自其讀取多位元的字元組。非揮發性記憶體1002另包含命令及控制電路1024，以控制列解碼器1014、行解碼器1018、及感測放大器1022，並且自感測放大器1022接收讀取的資料。命令及控制電路1024包含電壓控制電路1026以產生非揮發性記憶體1002之運作所需要的電壓，其可以繞經電壓控制電路1026通往列解碼器1014。電壓控制電路1026在讀取、抹除與編寫動作期間用以施加適當之電壓至記憶胞。
命令及控制電路1024可以被組構成用以控制列解碼器1014，以藉由施加一電壓至第一列中之一第一選擇線而針對一編寫動作選擇記憶體陣列1012中之一第一列，並且藉由施加另一電壓至第二列中之一第二選擇線而取消選擇該記憶體陣列中之一第二列。命令及控制電路1024可以進一步被組構成用以控制行解碼器1018以藉由施加一電壓至一第一行中之一第一位元線而針對編寫動作選擇第一列中之一記憶胞，並且藉由施加另一電壓至一第二行中之一第二位元線而禁止第一列中之一未選擇記憶胞被編寫。列解碼器1014或行解碼器1018可以進一步被組構成用以施加一電壓至一或多條共同源極線，該等共同源極線可以如前所述地耦接至包含於記憶胞陣列1012中之記憶胞。
雖然為了清楚理解之目的，前述概念被相當詳細地描述，但其應能顯然可知，在所附申請專利範圍的範疇內，可以實行一些變更及修改。其應注意，前述方法、系統、及設備之實施存在許多選替性的方式。職是之故，所提出之實例應被視為例示而非限制。
100‧‧‧記憶體裝置102‧‧‧第一記憶胞104‧‧‧第一電晶體106‧‧‧第二電晶體108‧‧‧第一位元線110‧‧‧第三線112‧‧‧第四線114‧‧‧共同源極線115‧‧‧第三記憶胞116‧‧‧第二記憶胞117‧‧‧節點118‧‧‧第二位元線120‧‧‧第三電晶體122‧‧‧第四電晶體200‧‧‧記憶體裝置202‧‧‧第一記憶胞204‧‧‧第二記憶胞206‧‧‧第三記憶胞208‧‧‧第四記憶胞210‧‧‧共同源極線212‧‧‧第一位元線300‧‧‧記憶胞302‧‧‧第一區域304‧‧‧第一連接器306‧‧‧第二區域307‧‧‧第三區域308‧‧‧第一線/控制閘極線310‧‧‧第二線/選擇閘極線312‧‧‧共同源極線314‧‧‧第二連接器400‧‧‧記憶體裝置402‧‧‧第一記憶胞404‧‧‧第二記憶胞406‧‧‧第一線408‧‧‧第二線410‧‧‧共同源極線412‧‧‧隔離區域500‧‧‧記憶胞502‧‧‧基板504‧‧‧第一閘極506‧‧‧第二閘極507‧‧‧第二接觸點508‧‧‧第二線509‧‧‧第一接觸點510‧‧‧第一線511‧‧‧第四接觸點512‧‧‧共同源極線513‧‧‧第三接觸點514‧‧‧位元線516‧‧‧絕緣層517‧‧‧接觸區域518‧‧‧絕緣區域519‧‧‧通孔600‧‧‧記憶胞602‧‧‧第一區域604‧‧‧第一連接器605‧‧‧第二區域606‧‧‧第一線608‧‧‧第二線610‧‧‧第二部分612‧‧‧第一部分700‧‧‧方法702-712‧‧‧步驟800‧‧‧方法802-708‧‧‧步驟900‧‧‧方法902-912‧‧‧步驟1000‧‧‧處理系統1002‧‧‧非揮發性記憶體1004‧‧‧處理器1006‧‧‧位址匯流排1008‧‧‧資料匯流排1010‧‧‧控制匯流排1012‧‧‧記憶體陣列1014‧‧‧列解碼器1016‧‧‧線1018‧‧‧行解碼器1020‧‧‧線1022‧‧‧感測放大器1024‧‧‧命令及控制電路1026‧‧‧電壓控制電路
圖1例示一記依據一些實施例實施而成之憶體裝置之一實例之一示意圖。 圖2例示一依據一些實施例實施而成之記憶體裝置之另一實例之一示意圖。 圖3例示一依據一些實施例實施而成之記憶胞之一佈局之一實例。 圖4例示依據一些實施例實施而成之數個記憶胞之一佈局之一實例。 圖5例示一依據一些實施例實施而成之記憶胞之一佈局之一剖面之一實例。 圖6例示一依據一些實施例實施而成之記憶胞之一佈局之另一實例。 圖7例示一依據一些實施例實施而成之編寫方法之一實例之一流程圖。 圖8例示依據一些實施例實施而成之一抹除方法之一實例之一流程圖。 圖9例示一依據一些實施例實施而成之讀取方法之一實例之一流程圖。 圖10例示依據一些實施例實施而成之包含一記憶體裝置之一處理系統之一方塊圖。
700‧‧‧方法
702-712‧‧‧步驟

Claims (18)

  1. 一種用於操作記憶體裝置的方法，包含：提供第一電壓到第一記憶胞的第一電晶體以及第二記憶胞的第三電晶體，其中所述第一記憶胞和所述第二記憶胞耦接至共同源極線；提供第二電壓到所述第一記憶胞的第二電晶體以及所述第二記憶胞的第四電晶體；以及提供第三電壓到所述第一記憶胞的所述第一電晶體以及所述第二記憶胞的所述第三電晶體，其中所述第一電壓和所述第三電壓之間的電壓差異是介於大約4V與12V之間。
  2. 如申請專利範圍第1項的方法，其中所述記憶體裝置被設置成行和列，並且所述第一記憶體胞和所述第二記憶胞是在相同的列上，但是不同的行上。
  3. 如申請專利範圍第2項的方法，其中所述第一記憶胞經選擇以用於抹除操作。
  4. 如申請專利範圍第1項的方法，其中所述第一電壓被提供到所述共同源極線。
  5. 如申請專利範圍第4項的方法，其中所述第一電壓被提供到所述第一電晶體和所述第三電晶體的汲極或P井區。
  6. 如申請專利範圍第4項的方法，其中所述第一電壓是在大約2V到6V的振幅範圍中。
  7. 如申請專利範圍第1項的方法，其中所述第二電壓被提供到所述第一記憶胞和所述第二記憶胞的選擇閘極，所述第二電壓是在大約0V到4V的振幅範圍中。
  8. 如申請專利範圍第1項的方法，其中所述第三電壓被提供到所述第一記憶胞和第二記憶胞的控制閘極，所述第三電壓是在大約2V到6V的振幅範圍中。
  9. 如申請專利範圍第1項的方法，其中所述第一電壓和所述第三電壓具有相似的振幅範圍，但是相反的極性。
  10. 如申請專利範圍第1項的方法，其中所述第一電晶體和所述第三電晶體是矽氧氮氧矽(SONOS)電晶體。
  11. 一種讀取記憶體裝置的方法，包含：選擇所述記憶體裝置的第一記憶胞用於讀取操作，其中所述第一記憶胞和第二記憶胞在相同的列不同的行，並且其中所述第一記憶體胞和所述第二記憶胞耦接到共同源極線；提供第一電壓到所述第一記憶胞的第一電晶體；以及提供第二電壓到所述第一記憶胞的第二電晶體，其中所述第一電壓被提供到所述第一電晶體的汲極，所述第一電壓是在大約0.3V到1.5V的振幅範圍之中，其中所述第二電壓被提供到所述第一記憶胞的選擇閘極，所述第二電壓是在大約1V到4V的振幅範圍之中。
  12. 如申請專利範圍第11項之方法，其中所述第一電晶體是矽氧氮氧矽電晶體。
  13. 一種設備，包含：第一單元胞，其包含第一控制閘極和第一選擇閘極；第二單元胞，其包含第二控制閘極和第二選擇閘極；其中，所述第一單元胞和所述第二單元胞是在相同的列但是不同的行上， 所述第一單元胞和所述第二單元胞耦接到共同源極線，所述第一單元胞和所述第二單元胞共享第一選擇閘極線和第一控制閘極線，所述第一選擇閘極線、所述第一控制閘極線和所述共同源極線在相同方向上延伸。
  14. 如申請專利範圍第13項之設備，其中所述第一選擇閘極線、所述第一控制閘極線以及所述共同源極線全都被設置在覆蓋基板的相同層級上。
  15. 如申請專利範圍第13項之設備，其中所述共同源極線經由第一接觸而被電性耦接到所述第一單元胞和所述第二單元胞。
  16. 如申請專利範圍第13項之設備，其中所述共同源極線是由導電金屬或金屬合金所製成。
  17. 如申請專利範圍第13項之設備，其中所述共同源極線包含擴散區域，該擴散區域在提供有導電路徑的基板中。
  18. 如申請專利範圍第13項之設備，其進一步包含：位元線，每個位元線被耦接到相同行的單位胞，其中所述位元線延伸垂直於所述共同源極線。
TW107146939A 2013-12-02 2014-11-17 用於具有共同源極線的記憶胞之系統、方法及設備 TWI699769B (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201361910764P 2013-12-02 2013-12-02
US61/910,764 2013-12-02
US14/316,615 2014-06-26
US14/316,615 US8953380B1 (en) 2013-12-02 2014-06-26 Systems, methods, and apparatus for memory cells with common source lines

Publications (2)

Publication Number Publication Date
TW201921358A TW201921358A (zh) 2019-06-01
TWI699769B true TWI699769B (zh) 2020-07-21

Family

ID=52443643

Family Applications (2)

Application Number Title Priority Date Filing Date
TW107146939A TWI699769B (zh) 2013-12-02 2014-11-17 用於具有共同源極線的記憶胞之系統、方法及設備
TW103139721A TWI649750B (zh) 2013-12-02 2014-11-17 用於具有共同源極線的記憶胞之系統、方法及設備

Family Applications After (1)

Application Number Title Priority Date Filing Date
TW103139721A TWI649750B (zh) 2013-12-02 2014-11-17 用於具有共同源極線的記憶胞之系統、方法及設備

Country Status (5)

Country Link
US (6) US8953380B1 (zh)
CN (1) CN105556609B (zh)
DE (1) DE112014005480T5 (zh)
TW (2) TWI699769B (zh)
WO (1) WO2015084535A1 (zh)

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8953380B1 (en) * 2013-12-02 2015-02-10 Cypress Semiconductor Corporation Systems, methods, and apparatus for memory cells with common source lines
US9704585B2 (en) 2015-06-15 2017-07-11 Cypress Semiconductor Corporation High voltage architecture for non-volatile memory
US9595332B2 (en) 2015-06-15 2017-03-14 Cypress Semiconductor Corporation High speed, high voltage tolerant circuits in flash path
US9515075B1 (en) 2015-08-31 2016-12-06 Cypress Semiconductor Corporation Method for fabricating ferroelectric random-access memory on pre-patterned bottom electrode and oxidation barrier
US9947389B1 (en) * 2016-11-30 2018-04-17 Taiwan Semiconductor Manufacturing Co., Ltd. Single ended memory device
US10153020B1 (en) 2017-06-09 2018-12-11 Micron Technology, Inc. Dual mode ferroelectric memory cell operation
US10431576B1 (en) 2018-04-20 2019-10-01 Taiwan Semiconductor Manufacturing Company, Ltd. Memory cell array and method of manufacturing same
JP7089967B2 (ja) * 2018-07-17 2022-06-23 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
CN111223868A (zh) * 2018-11-27 2020-06-02 钰成投资股份有限公司 半导体非挥发性存储元件结构
US10902920B2 (en) * 2019-04-18 2021-01-26 Micron Technology, Inc. Driving conductors to target voltage levels
CN110619919B (zh) * 2019-09-23 2021-08-13 上海华力微电子有限公司 Flash器件耐久性能测试方法
US11437083B2 (en) * 2021-02-05 2022-09-06 International Business Machines Corporation Two-bit magnetoresistive random-access memory device architecture

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW219997B (zh) * 1991-11-29 1994-02-01 Samsung Electronics Co Ltd
US5687118A (en) * 1995-11-14 1997-11-11 Programmable Microelectronics Corporation PMOS memory cell with hot electron injection programming and tunnelling erasing
US20090116286A1 (en) * 2007-11-06 2009-05-07 Macronix International Co., Ltd. Operation methods for memory cell and array for reducing punch through leakage
US20110286266A1 (en) * 2010-05-24 2011-11-24 Cho Byungkyu Memory semiconductor device and method of operating the same
US20120176841A1 (en) * 2011-01-11 2012-07-12 Aplus Flash Technology, Inc. Flexible 2T-Based Fuzzy and Certain Matching Arrays

Family Cites Families (52)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5455792A (en) * 1994-09-09 1995-10-03 Yi; Yong-Wan Flash EEPROM devices employing mid channel injection
US5912842A (en) * 1995-11-14 1999-06-15 Programmable Microelectronics Corp. Nonvolatile PMOS two transistor memory cell and array
KR0170714B1 (ko) * 1995-12-20 1999-03-30 김광호 낸드형 플래쉬 메모리 소자 및 그 구동방법
JP3762114B2 (ja) * 1998-09-08 2006-04-05 株式会社東芝 不揮発性半導体記憶装置
CN100359601C (zh) * 1999-02-01 2008-01-02 株式会社日立制作所 半导体集成电路和非易失性存储器元件
JP2002133885A (ja) * 2000-10-30 2002-05-10 Toshiba Corp 不揮発性半導体記憶装置
JP3957985B2 (ja) * 2001-03-06 2007-08-15 株式会社東芝 不揮発性半導体記憶装置
KR100454117B1 (ko) 2001-10-22 2004-10-26 삼성전자주식회사 소노스 게이트 구조를 갖는 낸드형 비휘발성 메모리소자의구동방법
US20050030827A1 (en) * 2002-09-16 2005-02-10 Impinj, Inc., A Delaware Corporation PMOS memory cell
KR100475119B1 (ko) 2002-11-26 2005-03-10 삼성전자주식회사 Ｓｏｎｏｓ 셀이 채용된 ｎｏｒ 형 플래시 메모리 소자의동작 방법
JP4005000B2 (ja) * 2003-07-04 2007-11-07 株式会社東芝 半導体記憶装置及びデータ書き込み方法。
JP4213532B2 (ja) * 2003-07-15 2009-01-21 株式会社東芝 不揮発性半導体記憶装置
US7099193B2 (en) * 2003-09-08 2006-08-29 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device, electronic card and electronic apparatus
US7319616B2 (en) 2003-11-13 2008-01-15 Intel Corporation Negatively biasing deselected memory cells
US20050145924A1 (en) * 2004-01-07 2005-07-07 I-Sheng Liu Source/drain adjust implant
JP5240596B2 (ja) * 2005-04-22 2013-07-17 独立行政法人産業技術総合研究所 半導体集積回路
JP4683995B2 (ja) * 2005-04-28 2011-05-18 ルネサスエレクトロニクス株式会社 不揮発性半導体記憶装置
EP1814121A1 (en) * 2006-01-31 2007-08-01 STMicroelectronics S.r.l. Non-volatile EEPROM type memory architecture
KR100843141B1 (ko) * 2006-05-19 2008-07-02 삼성전자주식회사 비휘발성 메모리 집적 회로 장치 및 그 제조 방법
JP2009537932A (ja) 2006-05-19 2009-10-29 エヌエックスピー ビー ヴィ Ｓｏｎｏｓメモリデバイス及びｓｏｎｏｓメモリデバイスの作動方法
FR2901626A1 (fr) * 2006-05-29 2007-11-30 St Microelectronics Sa Memoire eeprom ayant une resistance contre le claquage de transistors amelioree
US20080074927A1 (en) * 2006-09-22 2008-03-27 Franz Hofmann Memory array having an interconnect and method of manufacture
KR100790823B1 (ko) * 2006-12-14 2008-01-03 삼성전자주식회사 리드 디스터브를 개선한 불휘발성 반도체 메모리 장치
JP5068088B2 (ja) * 2007-02-26 2012-11-07 ルネサスエレクトロニクス株式会社 半導体記憶装置
US20080285350A1 (en) 2007-05-18 2008-11-20 Chih Chieh Yeh Circuit and method for a three dimensional non-volatile memory
US7859904B1 (en) 2007-09-20 2010-12-28 Cypress Semiconductor Corporation Three cycle memory programming
US8045373B2 (en) * 2007-10-02 2011-10-25 Cypress Semiconductor Corporation Method and apparatus for programming memory cell array
US8120095B2 (en) 2007-12-13 2012-02-21 International Business Machines Corporation High-density, trench-based non-volatile random access SONOS memory SOC applications
US8339862B2 (en) * 2007-12-25 2012-12-25 Genusion, Inc. Nonvolatile semiconductor memory device
US8331150B2 (en) * 2008-01-03 2012-12-11 Aplus Flash Technology, Inc. Integrated SRAM and FLOTOX EEPROM memory device
EP2308051A1 (en) * 2008-05-07 2011-04-13 Aplus Flash Technology, Inc. A nand based nmos nor flash memory cell/array and a method of forming same
US8542514B1 (en) 2008-09-30 2013-09-24 Cypress Semiconductor Corporation Memory structure having SRAM cells and SONOS devices
US7848131B2 (en) * 2008-10-19 2010-12-07 Juhan Kim High speed ferroelectric random access memory
JP2011003850A (ja) * 2009-06-22 2011-01-06 Toshiba Corp 半導体記憶装置
JP5554973B2 (ja) * 2009-12-01 2014-07-23 ルネサスエレクトロニクス株式会社 半導体集積回路装置の製造方法
US8363469B1 (en) * 2010-02-02 2013-01-29 National Semiconductor Corporation All-NMOS 4-transistor non-volatile memory cell
KR101658479B1 (ko) * 2010-02-09 2016-09-21 삼성전자주식회사 불휘발성 메모리 장치, 그것의 동작 방법, 그리고 그것을 포함하는 메모리 시스템
US8531885B2 (en) 2010-05-28 2013-09-10 Aplus Flash Technology, Inc. NAND-based 2T2b NOR flash array with a diode connection to cell's source node for size reduction using the least number of metal layers
US8295099B1 (en) * 2010-05-28 2012-10-23 Xilinx, Inc. Dual port memory with write assist
KR20120017206A (ko) * 2010-08-18 2012-02-28 삼성전자주식회사 비휘발성 메모리 셀 어레이, 메모리 장치 및 메모리 시스템
US8724390B2 (en) * 2011-01-19 2014-05-13 Macronix International Co., Ltd. Architecture for a 3D memory array
JP5777991B2 (ja) * 2011-09-22 2015-09-16 ルネサスエレクトロニクス株式会社 半導体装置
CN103137194A (zh) 2011-11-23 2013-06-05 上海华虹Nec电子有限公司 闪存存储器的存储单元电路结构
KR101849176B1 (ko) * 2012-01-06 2018-04-17 삼성전자주식회사 2-트랜지스터 플래시 메모리 및 2-트랜지스터 플래시 메모리의 프로그램 방법
US8750018B2 (en) * 2012-06-04 2014-06-10 Samsung Electronics Co., Ltd. Sense amplifier circuitry for resistive type memory
KR101951046B1 (ko) * 2012-08-29 2019-04-25 에스케이하이닉스 주식회사 반도체 메모리 장치, 그것의 동작 방법, 그리고 그것을 포함하는 메모리 시스템
US8873289B2 (en) * 2013-02-05 2014-10-28 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device
WO2014210424A2 (en) * 2013-06-27 2014-12-31 Aplus Flash Technology, Inc. Novel nand array architecture for multiple simultaneous program and read
US9524773B2 (en) * 2013-09-14 2016-12-20 Peter Wung Lee Multi-task concurrent/pipeline NAND operations on all planes
US8953380B1 (en) 2013-12-02 2015-02-10 Cypress Semiconductor Corporation Systems, methods, and apparatus for memory cells with common source lines
US10176874B2 (en) * 2016-03-16 2019-01-08 Toshiba Memory Corporation Storage device and method of controlling the storage device
US10224104B2 (en) * 2016-03-23 2019-03-05 Sandisk Technologies Llc Three dimensional NAND memory device with common bit line for multiple NAND strings in each memory block

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW219997B (zh) * 1991-11-29 1994-02-01 Samsung Electronics Co Ltd
US5687118A (en) * 1995-11-14 1997-11-11 Programmable Microelectronics Corporation PMOS memory cell with hot electron injection programming and tunnelling erasing
US20090116286A1 (en) * 2007-11-06 2009-05-07 Macronix International Co., Ltd. Operation methods for memory cell and array for reducing punch through leakage
US20120002484A1 (en) * 2007-11-06 2012-01-05 Macronix International Co., Ltd. Operation methods for memory cell and array for reducing punch through leakage
US20110286266A1 (en) * 2010-05-24 2011-11-24 Cho Byungkyu Memory semiconductor device and method of operating the same
US20120176841A1 (en) * 2011-01-11 2012-07-12 Aplus Flash Technology, Inc. Flexible 2T-Based Fuzzy and Certain Matching Arrays

Also Published As

Publication number Publication date
US9627073B2 (en) 2017-04-18
TWI649750B (zh) 2019-02-01
US20180082746A1 (en) 2018-03-22
US10192622B2 (en) 2019-01-29
CN105556609A (zh) 2016-05-04
US9466374B2 (en) 2016-10-11
US20190318785A1 (en) 2019-10-17
US8953380B1 (en) 2015-02-10
TW201921358A (zh) 2019-06-01
TW201525999A (zh) 2015-07-01
WO2015084535A1 (en) 2015-06-11
DE112014005480T5 (de) 2016-08-18
CN105556609B (zh) 2020-11-03
US20150287464A1 (en) 2015-10-08
US20170278573A1 (en) 2017-09-28
US9818484B2 (en) 2017-11-14
US20170011800A1 (en) 2017-01-12

Similar Documents

Publication Publication Date Title
TWI699769B (zh) 用於具有共同源極線的記憶胞之系統、方法及設備
TWI613654B (zh) 記憶體單元及記憶體陣列
JP5052575B2 (ja) 不揮発性半導体記憶装置
JP4562602B2 (ja) メモリーセル及び関連操作方法
US7471563B2 (en) Semiconductor memory device
CN105280229B (zh) 单独地读出可访问的配对存储器单元
JP2009267185A (ja) 不揮発性半導体記憶装置
KR100746292B1 (ko) 비휘발성 메모리 장치
US20120243328A1 (en) Nonvolatile semiconductor memory device and data erase method of the same
CN103151356B (zh) 一种eeprom存储阵列结构及其制造方法
JP4522879B2 (ja) 不揮発性半導体記憶装置
JP5853853B2 (ja) 半導体記憶装置及びその駆動方法
TW200935426A (en) Operating method of memory device
US20080130367A1 (en) Byte-Erasable Nonvolatile Memory Devices
US7881123B2 (en) Multi-operation mode nonvolatile memory
JP3584181B2 (ja) 不揮発性半導体記憶装置
US20070091682A1 (en) Byte-Erasable Nonvolatile Memory Devices
JP2004199738A (ja) 不揮発性記憶装置
JP5483826B2 (ja) 不揮発性半導体記憶装置及びその書き込み方法
US20120044759A1 (en) Nonvolatile semiconductor memory device and driving method thereof
JP2011192346A (ja) 半導体メモリ
JP5023177B2 (ja) 半導体記憶装置
JP4299825B2 (ja) 不揮発性半導体記憶装置及びその書き込み方法
KR20070089441A (ko) 직접 터널링 기억 장치의 기억 셀 및 기억 셀 어레이