CN105280229B - 单独地读出可访问的配对存储器单元 - Google Patents

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Abstract

本发明的各个实施例涉及单独地读出可访问的配对存储器单元。本发明涉及一种在半导体衬底上的非易失性存储器(MA2)，其包括：第一存储器单元，其包括浮置栅极晶体管(TRi,j)和具有嵌入式竖直控制栅极(CSG)的选择晶体管(ST)；第二存储器单元(Ci,j+1)，其包括浮置栅极晶体管(TRi,j+1)和具有与第一存储器单元的选择晶体管相同的控制栅极(CSG)的选择晶体管(ST)，第一位线(RBLj)，耦合至第一存储器单元的浮置栅极晶体管(TRi,j)，以及第二位线(RBLj+1)，耦合至第二存储器单元(Ci,j+1)的浮置栅极晶体管(TRi,j+1)。

Description

单独地读出可访问的配对存储器单元
技术领域
本发明涉及非易失性存储器，并且具体涉及在美国申请2013/0228846中所描述的类型的存储器单元结构和存储器阵列。
背景技术
作为提示，图1表示这样一种存储器阵列结构MA0，并且示出了上述类型的存储器单元Mi,j、Mi-1,j、Mi,j+1、Mi-1,j+1，此处属于存储器阵列的相应行脚标(rank)“i”和“i-1”的两个相邻物理页面Pi、Pi-1。通过位线BLj、BLj+1、字线WLi-1,i和控制栅极线CGLi、CGLi-1，存储器单元Mi,j、Mi-1,j、Mi,j+1、Mi-1,j+1是读出和写入可访问的(read-and write-accessible)。每个存储器单元包括浮置栅极晶体管，相应地是Ti,j、Ti-1,j、Ti,j+1、Ti-1,j+1。晶体管Ti,j、Ti-1,j的漏极端子D连接至位线BLj，并且晶体管Ti,j+1、Ti-1,j+1的漏极端子连接至位线BLj+1。晶体管Ti,j、Ti,j+1的控制栅极CG连接至控制栅极线CGLi，并且浮置栅极晶体管Ti-1,j、Ti-1,j+1的控制栅极CG连接至控制栅极线CGLi-1。
此外，每个浮置栅极晶体管Ti,j、Ti-1,j、Ti,j+1、Ti-1,j+1的源极端子通过选择晶体管ST耦合至源极线SL。存储器单元Mi,和Mi-1,j的选择晶体管ST共享相同的控制栅极CSG，两个存储器单元由此称为“配对(twin)”。相似地，存储器单元Mi,j+1和Mi-1,j+1是配对存储器单元(twin memory cells)，并且其选择晶体管ST具有公共控制栅极CSG。每个公共控制栅极优选地是嵌入在承载存储器阵列MA0的衬底中的竖直栅极，源极线SL也是嵌入的线。这些公共控制栅极CSG，或者配对存储器单元选择栅极，连接至字线WLi-1,i。
这种存储器单元是通过福勒诺德海姆(Fowler Nordheim)效应而沟道擦除的或编程的(channel-erased or programmed)，即，通过将衬底置于正擦除电压或者负编程电压下、导致电荷从其浮置栅极被提取出来、或者导致电荷注入到其浮置栅极中。
更加具体地，通过将施加至衬底的正电压与施加至其浮置栅极晶体管的控制栅极的负电压组合，来擦除一个存储器单元，同时与其配对的存储器单元(the twin memorycell)的浮置栅极晶体管的控制栅极接收正擦除抑制电压，从而防止其被同时擦除(上述申请的图11)。
相似地，通过将施加至存储器单元的位线和至衬底的负电压与施加至其浮置栅极晶体管的控制栅极的正电压组合，来编程一个存储器单元，同时与其配对的存储器单元的浮置栅极晶体管的控制栅极接收负编程抑制电压，从而防止其被同时编程(上述申请的图12)。
最后，通过向其浮置栅极晶体管的控制栅极施加正电压并且向相应的位线施加正电压，来读出一个存储器单元，同时连接至相同位线的与其配对的存储器单元在其控制栅极上接收负读出抑制电压，从而防止其被同时读出(上述申请的图9)。
发明内容
具有包括嵌入在衬底中的共享竖直选择栅极的配对存储器单元的该存储器阵列结构，提供了具有小的占位面积的优点。它们要求的沟道擦除方法非常适合制造页面可擦除的(page-erasable)存储器阵列，但是不太适合制造字可擦除的(word-erasable)存储器阵列。通过将在上述申请的图24中表示的字可擦除存储器阵列与在本申请的图23中表示的页面可擦除存储器阵列相比，发现前者比后者更加复杂。因此，对于字可擦除的存储器阵列，每个控制栅极线CGL不是连接至页面的所有存储器单元，而是必须被划分为多个控制栅极线、其中每个字一个控制栅极线。这使字线和列解码器显著复杂化，并且要求提供各种电压开关，以在每个页面内控制不同字的控制栅极线。
由此，可以期望提供该存储器阵列和存储器单元结构的一种改进，该改进更加适用于实施字可擦除存储器，并且不使存储器阵列的控制单元复杂化。
该常规的存储器阵列和存储器单元结构也要求提供字线解码器，该字线解码器能够向必须读出的存储器单元提供正读出电压、同时向与其配对的存储器单元提供负读出抑制电压，如上面所阐释的。
由此，也可以期望提供该存储器阵列和存储器单元结构的另一改进，该另一改进使得存储器单元能够被读出、而不向与其配对的存储器单元施加任何负电压。
本发明的一些实施例涉及一种在半导体衬底上的非易失性存储器，其包括：第一存储器单元，其包括第一浮置栅极晶体管，该第一浮置栅极晶体管电耦合至具有嵌入式竖直控制栅极的选择晶体管，该选择晶体管具有与嵌入式竖直控制栅极的第一面相对地(opposite)延伸的竖直沟道区域；第二存储器单元，其包括第一浮置栅极晶体管，该第一浮置栅极晶体管电耦合至选择晶体管，该选择晶体管具有与第一存储器单元的选择晶体管相同的控制栅极、并且具有竖直沟道区域，该竖直沟道区域与嵌入式竖直控制栅极的第二面相对地延伸、并且与第一存储器单元的选择晶体管的沟道区域相对地延伸；第一位线，其电耦合至第一存储器单元的第一浮置栅极晶体管；以及第二位线，其电耦合至第二存储器单元的第一浮置栅极晶体管。
根据一个实施例，存储器包括：第一控制栅极线，其电耦合至第一存储器单元的第一浮置栅极晶体管的控制栅极；第二控制栅极线，其电耦合至第二存储器单元的第一浮置栅极晶体管的控制栅极；以及用于读出存储器单元的装置，其配置用于，当读出存储器单元时，向耦合至必须被读出的存储器单元的控制栅极线提供正选择电压，并且通过第一位线读出第一存储器单元或者通过第二位线读出第二存储器单元。
根据一个实施例，用于读出两个存储器单元的装置包括字线解码器，该字线解码器配置用于：向两个控制栅极线分配相同的行地址(line address)，以及，在执行选自读出、编程或者擦除存储器单元中的一个的操作的至少一项操作期间，首先根据两个控制栅极线的行地址，其次根据存储器单元的列地址的最低有效位，来选择供存储器单元耦合的控制栅极线。
根据一个实施例，每个存储器单元进一步包括第二浮置栅极晶体管，该第二浮置栅极晶体管的浮置栅极电耦合至第一浮置栅极晶体管的浮置栅极，并且包括电耦合至第二浮置栅极晶体管的通过隧道介电层(tunnel dielectric layer)与浮置栅极相对地延伸的导电端子的导电区域。
根据一个实施例，存储器包括：第三位线，其电耦合至第一存储器单元的第二浮置栅极晶体管并且电耦合至与其配对的存储器单元的第二浮置栅极晶体管。
根据一个实施例，第一浮置栅极晶体管的的浮置栅极和第二浮置栅极晶体管的浮置栅极由一块相同的导电材料形成。
根据一个实施例，导电区域是衬底的掺杂区域。
根据一个实施例，配对存储器单元的选择晶体管的公共控制栅极是嵌入在衬底中的竖直栅极。
本发明的一些实施例也涉及一种在半导体芯片上的集成电路，该集成电路包括根据本发明的非易失性存储器。
本发明的一些实施例也涉及用于制造根据本发明的存储器的一种方法，该方法包括以下步骤：在衬底中形成限定衬底的至少一个第一带的隔离沟槽；在衬底中形成对于衬底带横向地布置的导电沟槽，以形成两个配对存储器单元的选择晶体管共用的控制栅极；在衬底上形成对于衬底带横向地布置的导电浮置栅极，其间插入有第一介电层；在浮置栅极上形成控制栅极，其间插入有第二介电层，以获得栅极堆叠；在栅极堆叠的两侧掺杂衬底带；在第一金属水平高度形成两个第一位线部分，其中每个第一位线部分电耦合至浮置栅极晶体管中的一个的漏极区域；在第二金属水平高度形成两个第二位线部分，其中每个第二位线部分电耦合至第一位线部分中的一个；以及在第三金属水平高度形成两个位线，其中每个位线电耦合至第二金属水平高度的第二位线部分中的一个。
根据一个实施例，该方法包括如下步骤：在形成栅极堆叠之前、并且在掺杂在栅极堆叠的每一侧的两个衬底带之前，掺杂第二衬底带，以形成与第二浮置栅极晶体管的浮置栅极相对的导电区域。
本发明的一些实施例也涉及一种读出/写入一对配对存储器单元中的一个存储器单元的方法，该配对存储器单元包括：第一存储器单元，其包括电耦合至具有嵌入式竖直控制栅极的选择晶体管的第一浮置栅极晶体管，该第一存储器单元的选择晶体管具有与嵌入式竖直控制栅极的第一面相对地延伸的竖直沟道区域；以及第二存储器单元，其包括电耦合至选择晶体管的第一浮置栅极晶体管，该选择晶体管具有与第一存储器单元的选择晶体管相同的控制栅极并且具有竖直沟道区域，该竖直沟道区域与嵌入式竖直控制栅极的第二面相对地延伸、并且与第一存储器单元的选择晶体管的沟道区域相对地延伸，该方法包括以下步骤：提供电耦合至第一存储器单元的第一浮置栅极晶体管的第一位线；提供电耦合至第二存储器单元的第一浮置栅极晶体管的第二位线；以及，当读出存储器单元时，向耦合至必须被读出的存储器单元的控制栅极线施加正选择电压，以及通过第一位线读出第一存储器单元、或者通过第二位线读出第二存储器单元。
根据一个实施例，该方法包括以下步骤：向两个控制栅极线分配相同的行地址，以及，在执行选自读出、编程或者擦除其中一个存储器单元的操作中的至少一项操作期间，首先根据两个控制栅极线的行地址，其次根据存储器单元的列地址的最低有效位，选择供存储器单元耦合的控制栅极线。
附图说明
下面将参考但不局限于对应附图，对根据本发明的存储器阵列和存储器单元结构的一些实施例和用于制造存储器阵列和存储器单元结构的方法、以及根据本发明用于读出和写入存储器单元的方法进行描述，其中：
上述图1是常规存储器阵列和存储器单元结构的布线图；
图2是根据本发明的根据第一改进的存储器阵列和存储器单元结构的第一实施例的布线图；
图3是在图2中的存储器单元的截面；
图4是存储器单元的另一截面；
图5示出了施加至在图2中的存储器阵列以擦除存储器单元的电压；
图6是在图5中的存储器单元的截面，并且示出了施加至存储器单元的电压；
图7是存储器单元的另一截面，并且示出了施加至存储器单元的电压；
图8示出了施加至在图2中的存储器阵列以通过Fowler Nordheim效应来编程存储器单元的电压；
图9是在图8中的存储器单元的截面，并且示出了施加至存储器单元的电压；
图10是存储器单元的另一截面，并且示出了施加至存储器单元的电压；
图11示出了施加至在图2中的存储器阵列以通过热电子注入来编程存储器单元的电压；
图12是在图11中的存储器单元的截面，并且示出了施加至存储器单元的电压；
图13示出了施加至在图2中的存储器阵列以读出存储器单元的电压；
图14是在图13中的存储器单元的截面，并且示出了施加至存储器单元的电压；
图15至图24示出了用于制造在图2至图4中示出的存储器单元的方法的步骤；
图25是包括在图2中的存储器阵列的存储器的布线图；
图26是根据第一改进的存储器阵列和存储器单元结构的第二实施例的布线图；
图27是根据本发明的根据第二改进的存储器阵列和存储器单元结构的第一实施例的布线图；
图28至图32示出了用于制造在图27中示出的存储器单元的方法的步骤；
图33示出了施加至在图27中的存储器阵列以读出存储器单元的电压；
图34是包括在图27中的存储器阵列的存储器的布线图；
图35是根据第二改进的存储器阵列和存储器单元结构的第二实施例的布线图。
具体实施方式
图2是根据对在图1中的存储器阵列和存储器单元的第一改进的根据本发明的两个存储器单元Ci,j、Ci-1,j的和存储器阵列MA1的一个实施例的布线图。
可经由第一位线RBLj、第二位线EBLj、字线WLi-1,i和两个控制栅极线CGLi、CGLi-1，对存储器单元进行读出访问和写入访问。存储器单元Ci,j属于存储器阵列的物理页面Pi，而存储器单元Ci-1,j属于相邻页面Pi-1。页面Pi、Pi-1可以包括各种其他存储器单元，并且存储器阵列MA1可以包括各种其他页面。
存储器单元Ci,j包括：其浮置栅极FGr、FGe互连的两个浮置栅极晶体管TRi,j、TEi,j、专用于读出晶体管存储器单元的浮置栅极晶体管TRi,j、以及专用于擦除存储器单元的浮置栅极晶体管TEi,j。根据一个实施例，浮置栅极FGr、FGe通过从相同的导电元件CFG制造两个浮置栅极而互连。
晶体管TRi,j具有：控制栅极CGr，其连接至控制栅极线CGLi；漏极端子D，其连接至位线RBLj；以及源极端子S，其连接至选择晶体管ST的漏极端子D，选择晶体管ST的源极端子S耦合至源极线SL。晶体管TEi,j具有：控制栅极CGe，其连接至控制栅极线CGLi；漏极端子D，其连接至位线EBLj；以及源极端子S，其连接至选择晶体管ST的漏极端子D，选择晶体管ST的源极端子S耦合至源极线SL。
存储器单元Ci-1,j具有与存储器单元Ci,j相同的结构，并且包括两个浮置栅极晶体管TRi-1,j、TEi-1,j，浮置栅极晶体管TRi-1,j、TEi-1,j的浮置栅极FGr、FGe互连并且/或者由相同的导电元件CFG形成。晶体管TRi-1,j具有：控制栅极CGr，其连接至控制栅极线CGLi-1；漏极端子D，其连接至位线RBLj；以及源极端子S，其连接至选择晶体管ST的漏极端子D，选择晶体管ST的源极端子S耦合至源极线SL。浮置栅极晶体管TEi-1,j具有：控制栅极CGe，其连接至控制栅极线CGLi-1；漏极端子D，其连接至位线EBLj；以及源极端子S，其连接至选择晶体管ST的漏极端子D，选择晶体管ST的源极端子S耦合至源极线SL。
与浮置栅极晶体管TRi,j、TRi-1,j相关联的选择晶体管ST具有连接至字线WLi-1,i的公共控制栅极CSG，该公共控制栅极CSG优选地制造为嵌入在承载存储器阵列MA0的衬底中的竖直栅极的形式。相似地，与浮置栅极晶体管TEi,j、TEi-1,j相关联的选择晶体管ST具有连接至字线WLi-1,i的公共嵌入式竖直控制栅极CSG。由此，该存储器单元Ci,j在结构上相当于是在图1中示出的存储器单元Mi,j、Mi,j+1的组合，其浮置栅极已经电耦合。相似地，存储器单元Ci-1,j在结构上时相当于是在图1中示出的其浮置栅极已经电耦合的存储器单元Mi-1,j、Mi-1,j+1的组合。由此，两个存储器单元可以称为“双”存储器单元。由于其选择晶体管ST具有成对的相同的控制栅极，所以这些存储器单元也可以称为“配对”存储器单元。
然而，浮置栅极晶体管TEi,j与存储器单元Mi,j+1的浮置栅极晶体管Ti,j+1的不同之处在于：浮置栅极晶体管TEi,j包括与其浮置栅极FGe相对地延伸的导电区域IS，其间插入有隧道介电层，并且该导电区域IS电耦合至其漏极端子D。相似地，浮置栅极晶体管TEi-1,j与存储器单元Mi-1,j+1的浮置栅极晶体管Ti-1,j+1的不同之处在于：浮置栅极晶体管TEi-1,j包括通过隧道介电层的与其浮置栅极FGe相对地延伸的导电区域IS，并且该导电区域IS电耦合至其漏极端子D。
图3是晶体管TEi,j、TEi-1,j及其相应选择晶体管ST的一个实施例的截面。浮置栅极晶体管制造在衬底PW上，该衬底PW例如由硅制成，形成半导体芯片WF的上区域。芯片WF最初是其上制造有多个集成电路的晶片，然后该芯片WF被切割成单独的芯片。
选择晶体管ST的源极线SL由深掺杂区域n0形成，该深掺杂区域n0在此处形成用于整个存储器阵列的共有的源极平面。选择晶体管ST的公共控制栅极CSG形成有导电材料例如多晶硅(多晶体硅)，沉积到在衬底中制成的沟槽中，并且通过介电层D0与该沟槽隔离。该“导电沟槽”也根据垂直于附图平面的轴线形成字线WLi-1,i。
晶体管TEi,j、TEi-1,j的浮置栅极FGe布置在沟道CSG的两侧，并且由衬底PW通过隧道介电层D1支撑。此处，浮置栅极FGe由导电部分形成，该导电部分例如由单晶硅制成、延伸直至晶体管
TRi,j、TRi-1,j(在该剖面中未示出，比较图4)以也形成这些晶体管的浮置栅极。
晶体管TEi,j、TEi-1,j的控制栅极CGe在浮置栅极上方延伸通过介电层D2。此处，控制栅极CGe由多晶硅的导电带形成，该导电带也根据垂直于附图平面的轴线形成控制栅极线CGLi、CGLi-1。
注入在栅极堆叠FG/CGe的两侧的掺杂区域n2和n3分别形成晶体管TEi,j、TEi-1,j的漏极(D)和源极(S)区域，区域n3也形成选择晶体管ST的漏极区域(D)。选择晶体管ST的源极区域(S)此处由层n0形成，选择晶体管的公共竖直栅极CSG此处一直延伸至区域n0。在一个替代实施例中，导电沟槽CSG的下端未到达区域n0，并且在沟槽与层n0之间注入深掺杂袋结构(pocket)，以形成选择晶体管ST的源极区域。
晶体管TEi,j、TEi-1,j的栅极堆叠FG/CGe由之上延伸有位线EBLj的介电层D3覆盖。触点C1穿过层D3以将位线EBLj电耦合至晶体管TEi,j、TEi-1,j的漏极区域n2(D)。晶体管TEi,j、TEi-1,j的导电区域IS此处是在浮置栅极FG之下在晶体管TEi,j、TEi-1,j的漏极n2与源极n3区域之间延伸的、衬底的掺杂区域n1，因此由隧道介电层D1覆盖。介电层D0、D1、D2和D3例如由二氧化硅SiO2制成。
图4是存储器单元Ci,j、Ci-1,j的浮置栅极晶体管TRi,j、TRi-1,j及其相应的选择晶体管ST的截面。这些晶体管的结构与晶体管TEi,j、
TEi-1,j的结构基本上相同，因此将不再描述。这些晶体管的控制栅极CGe由形成控制栅极线CGLi、CGLi-1的多晶硅部分形成，并且这些晶体管的浮置栅极FG由与形成晶体管TEi,j、TEi-1,j的浮置栅极的多晶硅部分(图3)相同的多晶硅部分形成。其漏极区域n2(D)由触点C1耦合至在介电层D3之上延伸的位线RBLj。
晶体管TRi,j、TRi-1,j与晶体管TEi,j、TEi-1,j的不同之处在于其不具有在浮置栅极FG之下延伸的导电区域IS。由此，当这些晶体管被适当栅极电压偏置时，导电沟道CH1或者CH1'可以形成在漏极区域n2(D)与源极区域n3(S)之间。如果这些晶体管的公共竖直栅极CSG同时接收偏置电压，那么竖直导电沟道CH2或者CH2'也可以形成在选择晶体管ST的漏极区域n3(D)与源极区域(S)之间。更加具体地，存储器单元Ci,j的选择晶体管ST的竖直沟道区域CH2与嵌入式竖直控制栅极CSG的第一面相对地延伸，并且存储器单元Ci-1,j的选择晶体管ST的竖直沟道区域CH2'与嵌入式竖直控制栅极的第二面相对地延伸，并且从而与存储器单元Ci,j的选择晶体管的沟道区域CH2相对地延伸。
晶体管TRi,j、TRi-1,j与晶体管TEi,j、TEi-1,j的不同之处也在于其隧道介电层D1的厚度，该隧道介电层D1的厚度可以与在晶体管TEi,j、TEi-1,j的浮置栅极之下延伸的隧道介电层D1的厚度不同，提供给本领域技术人员该抉择取决于用于编程所选存储器单元的方法，即，通过Fowler Nordheim效应借由晶体管TEi,j、TEi-1,j或者通过热电子注入借由晶体管TRi,j、TRi-1,j，下面将对这两种选项进行描述。
与晶体管TRi,j、TRi-1,j不同，由于在其漏极n2与源极n3区域之间延伸的区域被掺杂区域n1(图3)短路这一事实的影响，晶体管TEi,j、TEi-1,j不可具有被施加至其的电压控制的任何导电沟道CH1。由此，无论其栅极电压为何，这些晶体管总是导通的，并且不可以用于读出存储器单元Ci,j、Ci-1,j。然而，这些晶体管可以在无漏极-源极电流通过的情况下用于擦除存储器单元，即，通过Fowler Nordheim效应。这些晶体管也可以在无漏极源极电流通过的情况下用于编程存储器单元，即，也是通过Fowler Nordheim效应，如将在下文所见的。
结果，根据下述制造方法的一个实施例，与晶体管TEi,j、TEi-1,j相关联的选择晶体管ST未被使用，并且此处它们的存在仅仅是改进(streamline)存储器单元的制造。在一组使用的晶体管之内制造无用的晶体管确实可以更加简单，考虑到不制造该无用的晶体管会引入附加的掩膜和光刻步骤。首先，因为所选择的晶体管在其连接至的字线WLi-1,i接收正电压时是导通的；以及其次，因为浮置栅极晶体管TEi,j、TEi-1,j由于其区域IS的影响而总是导通的；所以，有必要在设计存储器的控制单元时，确保相应位线EBLj不能同时接收不为零的电压。
简而言之，晶体管TEi,j可以用作用于通过Fowler Nordheim效应来擦除存储器单元Ci,j的晶体管，该Fowler Nordheim效应涉及在不需要任何编程电流的情况下进行静态编程，而晶体管TRi,j可以用作用于读出存储器单元的晶体管。相似地，晶体管TEi-1,j可以用作用于通过Fowler Nordheim效应来擦除存储器单元Ci-1,j的晶体管，而晶体管TRi-1,j可以用作用于读出存储器单元的晶体管。位线RBLj可以用作用于读出的位线，而位线EBLj可以用作用于擦除存储器单元Ci,j或者存储器单元Ci-1,j的位线。
关于存储器单元Ci,j、Ci-1,j的编程，本发明的一些实施例提供了两种方法可供本领域的技术人员选择，即，借由擦除晶体管TEi,j或者TEi-1,j通过Fowler Nordheim效应的编程方法，或者借由读出晶体管TRi,j或者TRi-1,j通过热电子注入的编程方法。
下面将对用于擦除、编程和读出存储器阵列MA1的单元的方法进行描述，作为示例，假设需要擦除、编程和读出存储器单元Ci,j。
经由擦除晶体管TEi,j通过Fowler Nordheim效应来擦除存储器单元
在作为本说明书的组成部分的附录中的表1中，描述了一种经由擦除晶体管TEi,j擦除存储器单元Ci,j而不会擦除存储器单元Ci-1,j的方法。
图5和图6示出了该擦除方法。图5是在图2中的布线图，已经带入了在表1中包含的电压值。图6是晶体管TEi,j、TEi-1,j的与图3的截面相同的截面，已经带入了在表1中包含的电压值。
通过晶体管的触点C1和漏极区域n1(D)，将晶体管TEi,j的导电区域IS设置至施加至位线EBLj的正电压EBLV，此处为6V。由于晶体管TEi,j的控制栅极CGe被设置至负电压CGVi，此处为8V，所以在该控制栅极与导电区域IS之间出现了等于-14V的电压差dV(图6)，该电压差dV通过Fowler Nordheim效应来导致电子从浮置栅极FGe被提取出来，这使晶体管TEi,j进入擦除状态。由于连接至浮置栅极晶体管TRi,j的位线RBLj处于高阻抗，所以该晶体管在擦除存储器单元的过程中不起任何作用。然而，由于晶体管TRi,j的浮置栅极电耦合至晶体管TEi,j的浮置栅极，所以电荷的转移也导致了晶体管TRi,j的擦除，由此通过晶体管TEi,j擦除整个存储器单元Ci,j。
通过晶体管的触点C1和漏极区域n1(D)，也将与其配对的存储器单元Ci-1,j的晶体管TEi-1,j的导电区域IS设置至施加至位线EBLj的正电压EBLV，此处为6V。由于晶体管TEi-1,j的控制栅极CGe被设置至正电压CGVi-1，此处为3V，所以在该控制栅极与导电区域IS之间出现了等于-3V的电压差dV，该电压差dV不足以使电子从晶体管的浮置栅极被提取出来。由此没有擦除与其配对的存储器单元Ci-1,j。
该存储器阵列和存储器单元结构由此能够单独地擦除每个存储器单元，即，逐位擦除。该可能性使得能够在不改变其控制单元的存储器阵列的大体结构的情况下，不同地制造可逐位、逐字或者逐个页面擦除的存储器。
图7是邻接存储器单元Ci,j、Ci-1,j的两个存储器单元Ci,j+1、Ci-1,j+1(在图2或者图5中未表示出)的两个晶体管TEi,j+1、TEi-1,j+1的截面。存储器单元Ci,j+1、Ci-1,j+1连接至与存储器单元Ci,j、Ci-1,j相同的字线WLi-1,i，但是连接至接收默认电压EBLV*的不同位线EBLj+1，默认电压EBLV*此处为0V。晶体管TEi,j+1、TEi-1,j+1使其控制栅极CGe连接至与晶体管TEi,j、TEi-1,j相同的控制栅极线CGLi、CGLi-1，由此接收相同的电压CGVi，此处为-8V，和CGVi-1，此处为3V，。由此，在晶体管TEi,j+1的控制栅极CGe与其导电区域IS之间的电压差dV等于-8V并且该晶体管经受擦除应力，即，低强度的虚假擦除：如果晶体管在编程状态下，并且在擦除连接至控制栅极线CGLi、CGLi-1的其他存储器单元的多次循环之后，该低强度的虚假擦除基本上可改变其阈值电压，由此导致其状态的讹误，由此导致与编程状态相关联的数据位的讹误。
此外，在晶体管TEi-1,j+1的控制栅极CGe与其导电区域IS之间的电压差dV为3V并且该晶体管不经受任何擦除应力，控制栅极线CGLi-1仅仅被设置至3V。相似地，施加至连接至其他字线WL(在图中未表示出)的存储器单元的默认电压在这些存储器单元中不引起任何擦除应力。
最后，根据本发明的擦除方法不仅使每个存储器单元能够被单独擦除，而且还限制了在连接至相同控制栅极线的存储器单元上出现的擦除应力；而仅仅通过字或者通过页面进行擦除的各种其他已知的擦除方法，也在连接至其他字线的存储器单元上引起擦除应力。由此，通过自身已知的用于刷新存储器单元的方法的擦除应力的管理，得到了简化，使得待刷新的存储器单元数量更小。例如，可以决定通过提供与字线相关联的擦除循环计数器，来初始化序列(sequence)，以便在该字线的存储器单元的N编程循环之后，对该字线的存储器单元进行刷新。
经由擦除晶体管TEi,j通过Fowler Nordheim效应来编程存储器单元
通过在附录中的表2描述了经由擦除晶体管TEi,j编程存储器单元Ci,j而不会编程存储器单元Ci-1,j的方法。
图8和图9示出了该编程方法。图8是在图2中的布线图，已经带入了在表2中包含的电压值。图9是晶体管TEi,j、TEi-1,j的与图3的截面相同的截面，已经带入了在表2中包含的电压值。
通过晶体管的触点C1和漏极区域n1(D)，将晶体管TEi,j的导电区域IS设置至施加至位线EBLj的正电压EBLV，此处为0V。由于晶体管TEi,j的控制栅极CGe被设置至正电压CGVi，此处为14V，所以在该控制栅极与导电区域IS之间出现了等于14V的正电压差dV(图9)，该正电压差dV通过Fowler Nordheim效应来导致电子被注入到浮置栅极Fge中，这使晶体管TEi,j进入编程状态。由于连接至浮置栅极晶体管TRi,j的位线RBLj处于高阻抗，所以该晶体管在编程存储器单元的过程中不再起任何作用。然而，由于晶体管TRi,j的浮置栅极电耦合至晶体管TEi,j的浮置栅极，所以电荷的转移也导致晶体管TRi,j的编程，由此通过晶体管TEi,j编程整个存储器单元Ci,j。
通过晶体管的触点C1和漏极区域n1(D)，将与其配对的存储器单元Ci-1,j的晶体管TEi-1,j的导电区域IS设置至施加至位线EBLj的电压EBLV，此处为0V。由于晶体管TEi-1,j的控制栅极CGe被设置至正电压CGVi-1，此处为3V，所以在该控制栅极与导电区域IS之间出现了等于3V的电压差dV，该电压差dV不足以将电子注入到晶体管的浮置栅极中。由此与其配对的存储器单元Ci-1,j没有被编程。
图10是已经结合图7描述了的相邻存储器单元Ci,j+1、Ci-1,j+1的晶体管TEi,j+1、TEi-1,j+1的截面，存储器单元Ci,j+1、Ci-1,j+1连接至与存储器单元Ci,j、Ci-1,j相同的字线WLi-1,i但是连接至接收默认电压EBLV*的相邻位线EBLj+1，默认电压EBLV*此处为6V。晶体管TEi,j+1、TEi-1,j+1使其控制栅极CGe连接至与晶体管TEi,j、TEi-1,j相同的控制栅极线CGLi、CGLi-1，由此接收相同的电压CGVi，此处为14V，和CGVi-1，此处为3V。由此，在晶体管TEi,j+1的控制栅极CGe与其导电区域IS之间的电压差dV为8V，并且该晶体管经受编程应力，即，低强度的虚假编程。
此外，在晶体管TEi-1,j+1的控制栅极CGe与其导电区域IS之间的电压差dV为3V，并且该晶体管不经受任何编程应力，控制栅极线CGLi-1仅仅被设置至3V。相似地，施加至连接至其他字线WL的存储器单元的默认电压(在图中未表示出)在这些存储器单元中不引起任何编程应力。
最后，该编程方法，与先前描述的擦除方法一样，仅仅引起连接至相同控制栅极线的存储器单元的电应力，其效果可以通过上述类型的刷新方法而消除。
经由读取晶体管TRi,j通过热电子注入来编程存储器单元
通过附录中的表3描述了经由读出晶体管TRi,j编程存储器单元Ci,j而不会编程存储器单元Ci-1,j的方法。
图11和图12示出了该编程方法。图11是在图2中的布线图，已经带入了在表3中包含的电压值。图12是晶体管TRi,j、TRi-1,j的与图4的截面相同的截面，已经带入了在表3中包含的电压值。
晶体管TRi,j在其控制栅极上接收正电压CGVi，此处为10V，并且处于导通状态下，导电沟道CH1出现在栅极堆叠FG/CGr之下的衬底PW中。与晶体管TRi,j相关联的选择晶体管ST在其嵌入式竖直栅极CSG上接收正选择电压SV，此处为1V至2V，并且处于导通状态下，竖直导电沟道CH2表现为与栅极CSG相对。由于位线RBLj被设置至正电压RBLV，此处为4V，并且源极线SL耦合至接地，0V，所以电流从位线通过晶体管TRi,j和相应选择晶体管ST流通(circulate)至源极线。该电流对应于在图12中示出的电子HE的流动，在与电流相反的方向上。该电子流动包含绕过掺杂区域n3(“冷”区域)的高动能电子(热电子)。这些电子的一些在注入点HI处注入到浮置栅极中，从而引起晶体管TRi,j的编程、以及此处在编程过程中不起任何作用的擦除晶体管TEi,j的编程。然而，与其配对的单元的晶体管TRi-1,j接收等于0V的电压CGVi-1，从而使得该晶体管不经受任何虚假的编程过程，也使存储器阵列的仅仅接收零电压的任何其他读出晶体管不经受任何虚假的编程过程。
经由读出晶体管TRi,j读出存储器单元
通过在附录中的表4描述了经由擦除晶体管TRi,j读出存储器单元Ci,j的方法。
图13和图14示出了该读出方法。图13是在图2中的布线图，已经带入了在表4中包含的电压值。图14是晶体管TRi,j、TRi-1,j的与图4的截面相同的截面，已经带入了在表4中包含的电压值。
晶体管TRi,j接收正电压CGVi，此处为2V至3V，该正电压CGVi低于被编程晶体管的阈值电压，但是大于被擦除晶体管的阈值电压。如果晶体管TRi,j在擦除状态下，即，如果其具有低于电压CGVi的阈值电压Vt，那么导电沟道CH1出现在栅极堆叠FG/CGr之下的衬底PW中。与晶体管TRi,j相关联的选择晶体管ST在其嵌入式竖直栅极CSG上接收正选择电压SV，此处为3V，并且处于导通状态下，竖直导电沟道CH2表现为与嵌入式栅极CSG相对。由于位线RBLj被设置至正电压RBLV，此处为1V，并且源极线SL耦合至接地，0V，所以从位线流通至源极线的读出电流Ir从晶体管TRi,j通过。然而，如果晶体管TRi,j处于编程状态下，即，如果其具有大于电压CGVi的阈值电压，那么该电流Ir为零。连接至位线RBLj的电流放大器(未表示出)能够检测到存在或者不存在电流Ir，由此可以推断晶体管TRi,j的擦除或者编程状态，按照惯例，对其分配逻辑值0或者1。
与其配对的存储器单元的晶体管TRi-1,j接收负电压CGVi-1，此处为-2V。如果该晶体管处于擦除状态下，该晶体管可以具有接近零的阈值电压。施加负栅极控制电压确保其保持在断开状态下。事实上，由于该晶体管连接至与正在读出的晶体管TRi,j相同的位线RBLj，所以使其导通可能会使得晶体管TRi,j的读出讹误。
图15至图22示出了用于制造上述存储器单元Ci,j、Ci-1,j的方法的步骤。图15示出了在衬底PW中形成STI类型(“浅沟槽隔离”)的三个隔离沟槽STI0、ST1、ST2的预备步骤，该三个隔离沟槽限定了其中将制造有存储器单元的两个衬底带S1、S2。在该步骤之前，是在衬底中注入形成源极平面(在图中未示出)的嵌入层n0的步骤、或者注入多个源极线的步骤。如果源极平面设置为通过热电子注入来擦除存储器单元，那么源极平面一般优选为多个源极线。
在图16中示出的步骤期间，通过对衬底进行蚀刻，沉积介电层D0(未示出)并且沉积多晶硅层P0且蚀刻多晶硅层P0，对于带S1、S2横向地形成的导电沟槽。该沟槽意在形成存储器单元的字线WLi-1,i和选择晶体管ST的嵌入式竖直控制栅极两者。
在图17中示出的步骤期间，通过注入N型掺杂剂对衬底带S2进行掺杂，衬底带S1在该操作期间被掩膜。该步骤可以制造将在擦除晶体管TEi,j、TEi-1,j的浮置栅极之下延伸的导电区域IS。
在图18中示出的步骤期间，将上述隧道介电层D1沉积在衬底PW上，然后将意在形成浮置栅极的多晶硅带P1沉积在衬底带S1和S2上。
在图19中示出的步骤中，将介电层D2沉积在衬底PW上，然后将多晶硅层P2沉积在层D2上。然后对层P2与层D2以及与层P1一起进行蚀刻，以形成控制栅极线CGLi、CGLi-1，并且，在后者之下，是同时对层P1进行蚀刻所制造的公共浮置栅极CFG。
在图20示出的步骤期间，通过注入与控制栅极线CGLi、CGLi-1自对准并且与字线WLi-1,i自对准的掺杂剂，来对衬底带S1、S2进行掺杂，由此对衬底带S2进行第二次掺杂。该步骤生成晶体管TRi,j、TRi-1,j、TEi,j、TEi-1,j的源极S和漏极D区域、以及选择晶体管ST的漏极区域。
在图21中示出的步骤期间，将介电层D3沉积在衬底上并且在层D3中制作小孔，然后将小孔金属化以形成触点C1。触点C1在晶体管TRi,j、TRi-1,j的漏极区域D上方延伸，并且其他触点在晶体管TEi,j、TEi-1,j的漏极区域D上方延伸。
在图22中示出的步骤期间，将金属层M1(“金属1”)沉积在衬底上，然后进行蚀刻以获得形成位线RBLj和EBLj的两个导电带，位线RBLj布置在制造在晶体管TRi,j、TRi-1,j的漏极区域D上方的触点C1上，而位线EBLj布置在制造在晶体管TEi,j、TEi-1,j的漏极区域上方的触点上。
图23与图22相同，并且示出了由存储器单元Ci,j、Ci-1,j中的每一个占用的表面面积，该表面面积为宽度W和长度L，该组件形成了包含两个配对双单元的存储器阵列的“基本砖(basic brick)”20，对其的重复使得存储器阵列MA1能够具有根据待设计的既定应用来选择的可变大小。存储器单元Ci,j的触点C1在这种情况下被与该存储器单元相邻的一个存储器单元(未表示出)共享，并且这对于存储器单元Ci-1,j的触点C1也是一样。由此，由每个触点C1占用的表面面积仅一半被认为是“基本砖”20的一部分。
虽然存储器单元Ci,j、Ci-1,j具有是在图1中示出的表面面积的两倍的表面面积，但是本领域技术人员会注意到，由于嵌入式竖直选择栅极极大地减小了其表面面积这一事实，更加由于嵌入式竖直选择栅极是共享的这一事实，所以由存储器单元Ci,j、Ci-1,j占用的半导体表面面积，与由具有平面型的、非共享的选择晶体管的常规存储器单元占用的表面面积相比，几乎没有不同。
此外，根据本发明的一个实施例，根据本发明的存储器阵列可以包括：第一存储器区(memory area)，根据如图1所描述的存储器单元而制造，形成页面可擦除大容量存储器；以及第二存储器面积，根据根据本发明的存储器单元而制造，形成位可擦除或者字可擦除的数据存储器，提供了比大容量存储器更细的擦除粒度，并且更适用于特定应用。
图24是根据在图23中示出的并且垂直于图3和图4的截面平面的截面平面AA'的存储器单元Ci,j的截面，在一起示出了晶体管TRi,j、TEi,j及其公共浮置栅极FGT。该图还示出了，可以通过减小将晶体管TRi,j、TEi,j分开的中央隔离沟槽STI0的宽度，而进一步减小存储器单元的宽度W；由于晶体管TRi,j、TEi,j电耦合，所以该隔离沟槽部不需要具有通常针对将邻近存储器单元分开的沟槽STI1、STI2所选择的隔离宽度。
图25是包括根据本发明的存储器阵列MA1的存储器MEM1的布线图，仅仅表示出了单元Ci,j、Ci-1,j。存储器包括：控制单元CCT1、字线解码器RD1、列解码器CD1、与在存储器中待读出的字DTR的位数(例如，八位字B0-B7)一样多的感测放大器SA、以及编程锁存器BLT1，该编程锁存器BLT1用于根据待写入到存储器中的字DTW(例如，八位字B0-B7)来向位线RBLj或者EBLj施加电压。
字线解码器RD1根据字的最高有效地址A(n-1)-A(x)或者行地址，来控制施加至控制栅极线CGLi、CGLi-1和施加至字线WLi-1,i的电压。解码器CD1，结合锁存器BLT1，根据字的最低有效地址A(x-1)-A(0)或者列地址，来控制施加至位线RBLj、EBLj的电压，行地址和列地址共同形成在存储器阵列中待读出或待写入的字的地址A(n-1)-A0。在读出模式中，解码器CD1将感测放大器SA耦合至位线RBLj，该位线RBLj耦合至必须被读出的存储器单元，并且该感测放大器供应字DTR。
电路CCT1包括例如中央单元CPU、电压发生器VGEN、以及地址和数据寄存器。电路CCT1执行读出或者写入命令，控制解码器，供应读出和写入操作(擦除-编程)所需的电压，向解码器提供最高有效和最低有效地址，以及若必要，则执行用于刷新存储器单元的程序。
虽然刚刚描述的改进最初设计为适用于在图1中示出类型的存储器单元结构，但是本领域的技术人员会理解，该改进的一些实施例也可以适用于其他类型的存储器单元。
作为示例，图26表示了适用于不具有任何选择晶体管的存储器单元的、该改进的一个实施例。所表示的存储器阵列MA1'包括存储器单元Ci,j、Ci-1,j，该存储器单元Ci,j、Ci-1,j中的每一个包括与上文所描述的相同的浮置栅极晶体管TRi,j，分别地是TRi-1,j，和浮置栅极晶体管TEi,j，分别地是TEi-1,j。晶体管TRi,j具有连接至位线RBLj的漏极端子、连接至字线WLi的控制栅极CGr、以及直接连接至源极线SL的源极端子。晶体管TEi,j包括连接至位线RBLj的漏极端子、连接至字线WLi的控制栅极CGr、以及未被连接的源极端子。如上，晶体管TRi,j的浮置栅极FGr电耦合至晶体管TEi,j的浮置栅极FGe，并且晶体管TEi,j包括与其浮置栅极相对的导电区域IS，从而使得存储器单元能够被擦除。存储器单元Ci-1,j具有相同的结构，并且通过用下标i-1代替下标i，上述说明也适用。
例如，通过去除晶体管TEi,j、TEi-1,j的源极端子(在图26中的实施例中或者在图2中的实施例中)，或者通过去除与晶体管TEi,j、TEi-1,j相关联的选择晶体管ST(在实施例2中)，可以提供其他替代方案。
图27是根据在图1中的存储器阵列和存储器单元结构的第二改进的、包括两个存储器单元Ci,j、Ci,j+1的存储器阵列MA2的布线图，该改进在此处结合先前关于图2所描述的改进而实施。
可经由第一位线RBLj、第二位线RBLj+1、第三位线EBLj,j+1、字线WLi和两个控制栅极线CGL1i、CGL2i而对存储器单元进行读出访问和写入访问。存储器单元Ci,j属于存储器阵列的物理页面Pi，而存储器单元Ci-1,j属于相邻的物理页面Pi-1。页面Pi、Pi-1可以包括各种其他存储器单元，而存储器阵列MA1可以包括各种其他页面。
根据先前的改进，存储器单元Ci,j包括：其浮置栅极FGr、FGe互连的两个浮置栅极晶体管TRi,j、TEi,j、专用于读出晶体管存储器单元的浮置栅极晶体管TRi,j、以及专用于擦除存储器单元的浮置栅极晶体管TEi,j。如上，浮置栅极FGr、FGe可以由相同的导电元件CFG形成，并且晶体管TRi,j、TEi,j中的每一个包括通过隧道氧化物层与其浮置栅极相对地延伸的导电区域IS。
晶体管TRi,j具有：控制栅极CGr，其连接至控制栅极线CGL1i；漏极端子D，其连接至位线RBLj；以及源极端子S，其连接至选择晶体管ST的漏极端子D，选择晶体管ST的源极端子S耦合至源极线SL。晶体管TEi,j具有：控制栅极CGe，其连接至控制栅极线CGL1i；漏极端子D，其连接至位线EBLj,j+1；以及源极端子S，其连接至选择晶体管ST的漏极端子D，选择晶体管ST的源极端子S耦合至源极线SL。
存储器单元Ci,j+1具有与存储器单元Ci,j相同的结构，并且包括两个浮置栅极晶体管TRi,j+1、TEi,j+1，浮置栅极晶体管TRi,j+1、TEi,j+1的浮置栅极FGr、FGe互连并且/或者由相同的导电元件CFG形成。晶体管TRi,j+1具有：控制栅极CGr，其连接至控制栅极线CGL2i；漏极端子D，其连接至位线RBLj+1；以及源极端子S，其连接至选择晶体管ST的漏极端子D，选择晶体管ST的源极端子S耦合至源极线SL。浮置栅极晶体管TEi,j+1具有：控制栅极CGe，其连接至控制栅极线CGL1i；漏极端子D，其连接至位线EBLj,j+1；以及源极端子S，其连接至选择晶体管ST的漏极端子D，选择晶体管ST的源极端子S耦合至源极线SL。
与浮置栅极晶体管TRi,j、TRi,j+1相关联的选择晶体管ST具有公共嵌入式竖直控制栅极CSG。相似地，与浮置栅极晶体管TEi,j、TEi,j+1相关联的选择晶体管ST具有公共嵌入式竖直控制栅极CSG。
由此，存储器阵列MA2与在图2中的存储器阵列MA1的不同之处在于，配对存储器单元Ci,j、Ci,j+1的晶体管TRi,j、TRi,j+1连接至不同的位线RBLj、RBLj+1。如将在下文所见的，这两个位线使得能够实施如下用于读出存储器单元的方法：当读出存储器单元时，该方法不要求向与其配对的存储器单元的控制栅极线CGL1i或者CGL2i施加负电压。
首先要注意，在如图1所表示的两个配对存储器单元的结构中加入额外的位线，涉及增加这对存储器单元的表面面积，其被认为是存储器阵列的“基本砖”，这是因为后者不能够使两个位线被承载。另一方面，图2中所表示的类型的两个配对双存储器单元的结构，使得除了设置专用于擦除存储器单元的位线EBLj,j+1之外，还能够设置专用于读出存储器单元的两个位线RBLj、RBLj+1，而不增加其表面面积。这将联系图28至图32示出，图28和图32示出了先前描述的用于制造形成存储器阵列的“基本砖”的一对存储器单元的制造方法的替代方案，该替代方案可以制造两个位线RBLj、RBLj+1而非位线RBLj，而不增加该对存储器单元的表面面积。
不对上文关于图15至图21所描述的、制造方法的初始步骤进行修改。用在图28中示出的步骤，替代在图22中的制造位线RBLj、EBLj的步骤。
在图28中的步骤期间，将金属层M1(“金属1”)沉积在衬底上，然后对金属层M1进行蚀刻，以首先获得此处形成位线EBLj,j+1(先前称为EBLj)的导电带，其次获得平行于形成两个位线部分P1(RBLj)、P1(RBLj+1)的位线EBLj,j+1的两个导电矩形。这两个位线部分，在图21示出的步骤期间已经制造在晶体管TRi,j、TRi,j+1的漏极区域D上方的触点C1上方延伸。
在图29中示出的步骤期间，将介电层D4沉积在衬底上，并且在层D4中在位线部分P1(RBLj)、P1(RBLj+1)上方制作小孔，然后将小孔金属化以形成触点C2。
在图30中示出的步骤期间，将金属层M2(“金属2”)沉积在衬底上，然后对金属层M2进行蚀刻，以获得两个其他导电矩形，该两个其他导电矩形形成垂直于部分P1(RBLj)、P1(RBLj+1)的两个位线部分P2(RBLj)、P2(RBLj+1)、并且在触点C2上方延伸。
在图31中示出的步骤期间，将介电层D5沉积在衬底上，并且在层D5中在位线部分P2(RBLj)、P2(RBLj+1)上方制作小孔，然后将小孔金属化以形成触点C3。
在图32中示出的步骤期间，将金属层M3(金属“3”)沉积在衬底上，然后对金属层M3进行蚀刻，以获得形成位线RBLj和RBLj+1的两个导电带，位线RBLj布置在耦合至晶体管TRi,j的漏极区域D的触点C3上，而位线RBLj+1布置在耦合至晶体管TRi,j+1的漏极区域D的触点C3上。如图32所示，位线RBLj、RBLj+1平行于位线EBLj,j+1，该位线EBLj,j+1位于低于位线RBLj、RBLj+1两个金属水平高度，并且组件适配入单元Ci,j、Ci,j+1的模板中、而不要求其表面面积的任何增加。
如上所描述的，对存储器单元进行编程和擦除。然而，按照下面待描述的方式，通过位线RBLj、RBLj+1读出存储器单元。
经由位线RBLj或者RBLj+1读出存储器单元
在附录中的表5描述了经由读出晶体管TRi,j和位线RBLj读出存储器单元Ci,j的方法。
图33是与在图27中的布线图相同的布线图，已经带入了在表5中包含的电压值。晶体管TRi,j在其控制栅极上接收正电压CGV1i，此处为2V至3V，并且如果晶体管TRi,j处于擦除状态下，那么晶体管TRi,j变为导通。与晶体管TRi,j相关联的选择晶体管ST在其控制栅极上接收正选择电压SV，此处为3V，并且处于导通状态下。由于位线RBLj被设置至正电压RBLVj，此处为1V，并且源极线SL耦合至接地，0V，所以由从位线流通至源极线的读出电流Ir从晶体管TRi,j通过。与其配对的存储器单元的晶体管TRi,j+1接收零电压CGV2i。如果该晶体管处于擦除状态下，则该晶体管可以具有接近零的或者甚至是负的阈值电压，并且可以切换至导通状态。事实上，位线RBLj+1在晶体管TRi,j的读出期间未连接至任何感测放大器，并且晶体管TRi,j+1没有被读出。由此，即使在控制栅极线CGL2i上不存在负电压，晶体管TRi,j+1也不会使得晶体管TRi,j的读出讹误，在读出晶体管TRi,j+1时反之亦然。
图34是包括根据本发明的存储器阵列MA2的存储器MEM2的布线图，仅仅表示出了单元Ci,j、Ci,j+1。存储器包括控制单元CCT2、字线解码器RD2、列解码器CD2、感测放大器SA和编程锁存器BLT2。
字线解码器RD2根据字的最高有效地址A(n-1)-A(x)(行地址)，来控制施加至控制栅极线CGLi、CGL2i和施加至字线WLi的电压。解码器CD2，结合锁存器BLT1，根据字的列地址A(x-1)-A(0)，来控制施加至位线RBLj、RBLj+1、EBLj,j+1的电压。在读出模式中，解码器CD2将感测放大器SA耦合至位线RBLj，该位线RBLj连接至必须被读出的存储器单元，并且感测放大器供应在存储器中读出的字DTR，例如8位字B0-B7。电路CCT2，与先前描述的电路CCT1相同，包括中央单元CPU、电压发生器VGEN、以及地址和数据寄存器。电路CCT2执行读出或者写入命令，控制解码器，供应读出和写入操作(擦除-编程)所需的电压，提供最高有效和最低有效地址，以及若必要，执行用于刷新存储器单元的程序。
根据一个实施例，字线解码器RD2配置为能够区别地控制施加至配对控制栅极线CGL1i、CGL2i的电压，配对控制栅极线CGL1i、CGL2i在此处具有相同的最高有效地址A(n-1)-A(x)。电压的该区别控制可以保留给擦除操作，以向位于在与含有正在被擦除(比较图6和图7)的一个或多个存储器单元的页面配对的页面上的这些存储器单元，施加正电压。然而在读出模式中，解码器可以向配对控制栅极线CGL1i、CGL2i，或者甚至向存储器阵列的所有控制栅极线，施加相同的电压，以限制逻辑栅极开关，并且由此限制存储器的电流消耗，这是因为可借由字线WL来对存储器单元进行读出选择。
在该实施例中，解码器RD2除了接收字的最高有效地址A(n-1)-A(x)之外，还接收字的最低有效地址A(x-1)-A(0)的最低有效位A(0)。解码器RD2也从电路CCT2接收信息信号EPR，该信息信号EPR向其指示：待完成的地址解码出现在对存储器单元进行读出、擦除、或者编程的背景下。如果解码出现在擦除的背景下，那么解码器RD2根据位A(0)来区分两个控制栅极线CGL1i、CGL2i。换言之，如果由存储器所接收的全地址指定位线RBLj，那么解码器RD2选择控制栅极线CGL1i，或者，如果存储器所接收的全地址指定位线RBLj+1，那么解码器RD2选择控制栅极线CGL2i。在一个等同替代中，解码器可以接收来自列解码器CD2的信号，该信号向其指示必须选择两个控制栅极线中的哪一个。本领域技术人员可以容易地提供解码器的其他实施例，例如旨在区别地控制在读出、编程和擦除模式中施加至配对控制栅极线CGL1i、CGL2i的电压。
虽然刚刚描述的第二改进最初被设计为适用于根据第一改进的存储器单元结构，如图2所示，但是本领域的技术人员应理解，该第二改进的一些实施例也可以适用于其他类型的存储器单元。
作为示例，图35示出了第二改进适用于在图1中表示出的存储器单元结构的示例，并且示出了存储器阵列MA2'，虽然该存储器阵列MA2'包括具有与在图1中的单元Mi,j、Mi-1,j、Mi,j+1、Mi-1,j+1相同的结构和相同的布置的四个存储器单元Di,j、Di,j+1、Di,j+1、Di,j+3，但是这些存储器单元被认为是相同逻辑页面的一部分，即，具有相同的最高有效地址。存储器单元Di,j、Di,j+1由此是配对存储器单元，并且共享相同的选择栅极CSG。存储器单元Di,j+2、Di,j+3由此是配对存储器单元，并且共享相同的选择栅极CSG。存储器单元Di,j、Di,j+2的浮置栅极晶体管Ti,j、Ti,j+2的控制栅极连接至控制栅极线CGL1i，而存储器单元Di,j+1、Di,j+3的浮置栅极晶体管Ti,j+1、Ti,j+3的控制栅极连接至控制栅极线CGL2i。配对存储器单元Di,j、Di,j+1的漏极端子连接至不同的位线BLj、BLj+1，而非连接至相同的位线。相似地，配对存储器单元Di,j+2、Di,j+3的漏极端子连接至不同的位线BLj+2、BLj+3，而非连接至相同的位线。
附录
(*)高阻抗，即，与电路的其余部分断开的线

Claims (13)

1.一种在半导体衬底(PW)上的非易失性存储器(MEM2、MA2)，包括：
第一存储器单元(Ci,j)，包括第一浮置栅极晶体管(TRi,j)以及第二浮置栅极晶体管(TEi,j)，所述第一浮置栅极晶体管(TRi,j)电耦合至具有嵌入式竖直控制栅极(CSG)的选择晶体管(ST)，所述选择晶体管具有与所述嵌入式竖直控制栅极的第一面相对地延伸的竖直沟道区域(CH2)，
第二存储器单元(Ci,j+1)，包括第一浮置栅极晶体管(TRi,j+1)以及第二浮置栅极晶体管(TEi,j+1)，所述第一浮置栅极晶体管(TRi,j+1)电耦合至选择晶体管(ST)，所述选择晶体管(ST)具有与所述第一存储器单元(Ci,j)的所述选择晶体管相同的控制栅极(CSG)、并且具有竖直沟道区域(CH2')，所述竖直沟道区域(CH2')与所述嵌入式竖直控制栅极的第二面相对地延伸、并且与所述第一存储器单元(Ci,j)的所述选择晶体管的所述沟道区域(CH1)相对地延伸，
第一控制栅极线(CGL1i)，电耦合至所述第一存储器单元(Ci,j)的所述第一浮置栅极晶体管(TRi,j)的控制栅极(CGr、CG)，以及
第二控制栅极线(CGL2i)，电耦合至所述第二存储器单元(Ci,j+1)的所述第一浮置栅极晶体管(TRi,j+1)的控制栅极(CGr、CG)，
其特征在于，所述非易失性存储器(MEM2、MA2)包括：
第一位线(RBLj)，电耦合至所述第一存储器单元(Ci,j)的所述第一浮置栅极晶体管(TRi,j)，以及
第二位线(RBLj+1)，电耦合至所述第二存储器单元(Ci,j+1)的所述第一浮置栅极晶体管(TRi,j+1)。
2.根据权利要求1所述的存储器，包括：
用于读出所述存储器单元的装置(CCT2、RD2、BLT2、CD2、SA)，配置用于：
当读出存储器单元时，向耦合至必须被读出的所述存储器单元的所述控制栅极线(CGL1i、CGL2i)施加正选择电压(CGV)，以及
通过所述第一位线读出所述第一存储器单元，或者通过所述第二位线读出所述第二存储器单元。
3.根据权利要求2所述的存储器，其中用于读出所述第一存储器单元和所述第二存储器单元的所述装置包括字线解码器(RD2)，所述字线解码器(RD2)配置用于：
向所述两个控制栅极线(CGL1i、CGL2i)分配相同的行地址(A(n-1)-A(x))，以及
在执行选自对所述存储器单元中的一个进行读出、编程和擦除的操作中的至少一项操作期间，首先根据所述两个控制栅极线的所述行地址(A(n-1)-A(x))，其次根据所述存储器单元的列地址(A(x-1)-A(0))的最低有效位(A(0))，来选择所述存储器单元耦合至的所述控制栅极线(CGL1i、CGL2i)。
4.根据权利要求1至3中任一项所述的存储器，其中每个存储器单元的所述第二浮置栅极晶体管(TEi,j、TEi,j+1)的所述浮置栅极(FGe)电耦合至所述第一浮置栅极晶体管的所述浮置栅极(FGr)，并且所述第二浮置栅极晶体管(TEi,j、TEi,j+1)包括电耦合至所述第二浮置栅极晶体管的导电端子(D)的导电区域(IS、n1)，所述导电区域(IS、n1)通过隧道介电层(D1)与所述第二浮置栅极晶体管的浮置栅极(FGe)相对地延伸。
5.根据权利要求4所述的存储器，包括：第三位线(EBLj,j+1)，电耦合至所述第一存储器单元(Ci,j)的所述第二浮置栅极晶体管(TEi,j)，并且电耦合至与所述第一存储器单元(Ci,j)配对的所述存储器单元(Ci,j+1)的所述第二浮置栅极晶体管(TEi,j+1)。
6.根据权利要求4所述的存储器，其中所述第一浮置栅极晶体管和所述第二浮置栅极晶体管的所述浮置栅极(FGr、FGe)由相同的导电材料块(CFG)形成。
7.根据权利要求4所述的存储器，其中所述导电区域(IS)是所述衬底(PW)的掺杂区域(n1)。
8.根据权利要求1至3和5至7中任一项所述的存储器，其中配对的所述存储器单元的所述选择晶体管的公共控制栅极是嵌入在所述衬底中的竖直栅极(CSG)。
9.一种在半导体芯片上的集成电路，包括根据权利要求1至8中任一项所述的非易失性存储器(MEM2)。
10.一种用于制造根据权利要求1至8中任一项所述的存储器的方法，包括以下步骤：
在所述衬底(PW)中形成限定至少一个第一衬底带(S1)的隔离沟槽(STI)，
在所述衬底中形成横切所述衬底带地布置的导电沟槽(P0、CGC)，以形成由两个配对的所述存储器单元的所述选择晶体管共享的所述控制栅极，
在所述衬底上形成横切所述衬底带地布置的导电浮置栅极(FG、P1)，其间插入有第一介电层(D1)，
在所述浮置栅极上形成控制栅极(CG、CGLi)，其间插入有第二介电层(D2)，以获得栅极堆叠，
在所述栅极堆叠的两侧，掺杂所述衬底带(S1)，
在第一金属水平高度(M1)中形成两个第一位线部分(P1(RBLj)、P1(RBLj+1))，所述两个第一位线部分(P1(RBLj)、P1(RBLj+1))中的每一个电耦合至所述浮置栅极晶体管中的一个浮置栅极晶体管的漏极区域，
在第二金属水平高度(M2)中形成两个第二位线部分(P2(RBLj)、P2(RBLj+1))，所述两个第二位线部分(P2(RBLj)、P2(RBLj+1))中的每一个电耦合至所述第一位线部分中的一个，以及
在第三金属水平高度(M3)中形成两个位线(RBLj、RBLj+1)，所述两个位线(RBLj、RBLj+1)中的每一个电耦合至所述第二金属水平高度的所述第二位线部分中的一个。
11.根据权利要求10所述的制造方法，包括如下步骤：在形成所述栅极堆叠(FG、CG)之前、并且在掺杂在所述栅极堆叠的两侧的所述第一衬底带(S1)和第二衬底带(S2)之前，掺杂所述第二衬底带(S2)，以形成与所述第二浮置栅极晶体管(FG)的所述浮置栅极相对的导电区域(IS、n1)。
12.一种读出/写入由配对的存储器单元(Ci,j、Ci,j+1)组成的对中的一个存储器单元的方法，所述配对的存储器单元(Ci,j、Ci,j+1)包括：
第一存储器单元(Ci,j)，包括第一浮置栅极晶体管(TRi,j)以及第二浮置栅极晶体管(TEi,j)，所述第一浮置栅极晶体管(TRi,j)电耦合至具有嵌入式竖直控制栅极(CSG)的选择晶体管(ST)，所述第一存储器单元的所述选择晶体管具有与所述嵌入式竖直控制栅极的第一面相对地延伸的竖直沟道区域(CH2)，
第二存储器单元(Ci,j+1)，包括第一浮置栅极晶体管(TRi,j+1)以及第二浮置栅极晶体管(TEi,j+1)，所述第一浮置栅极晶体管(TRi,j+1)电耦合至选择晶体管(ST)，所述选择晶体管(ST)具有与所述第一存储器单元(Ci,j)的所述选择晶体管相同的所述控制栅极(CSG)、并且具有竖直沟道区域(CH2')，所述竖直沟道区域(CH2')与所述嵌入式竖直控制栅极的第二面相对地延伸、并且与所述第一存储器单元(Ci,j)的所述选择晶体管的所述沟道区域(CH1)相对地延伸，
第一控制栅极线(CGL1i)，电耦合至所述第一存储器单元(Ci,j)的所述第一浮置栅极晶体管(TRi,j)的控制栅极(CGr、CG)，以及
第二控制栅极线(CGL2i)，电耦合至所述第二存储器单元(Ci,j+1)的所述第一浮置栅极晶体管(TRi,j+1)的控制栅极(CGr、CG)，
方法的特征在于，所述方法包括以下步骤：
提供电耦合至所述第一存储器单元(Ci,j)的所述第一浮置栅极晶体管(TRi,j)的第一位线(RBLj)，
提供电耦合至所述第二存储器单元(Ci,j+1)的所述第一浮置栅极晶体管(TRi,j+1)的第二位线(RBLj+1)，以及
当读出存储器单元时：
向耦合至必须被读出的所述存储器单元的所述控制栅极线(CGL1i、CGL2i)施加正选择电压(CGV)，以及
通过所述第一位线读出所述第一存储器单元，或者通过所述第二位线读出所述第二存储器单元。
13.根据权利要求12所述的方法，包括以下步骤：
向所述第一存储器单元的控制栅极线(CGL1i)和所述第二存储器单元的控制栅极线(CGL2i)分配相同的行地址(A(n-1)-A(x))，
在执行选自对所述存储器单元中的一个进行读出、编程和擦除的操作中的至少一项操作期间，首先根据所述两个控制栅极线的所述行地址(A(n-1)-A(x))，其次根据所述存储器单元的列地址(A(x-1)-A(0))的最低有效位(A(0))，来选择所述存储器单元耦合至的所述控制栅极线(CGL1i、CGL2i)。
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