JP5417853B2 - 不揮発性半導体メモリセル及び不揮発性半導体メモリ装置 - Google Patents

Description

本発明は、標準ＣＭＯＳ（Complementary Metal Oxide Semiconductor）プロセスで製造する際に用いて好適な不揮発性半導体メモリセル及び不揮発性半導体メモリ装置に関する。

ＥＥＰＲＯＭ（Electrically Erasable Programmable Read Only Memory）に代表される不揮発性半導体メモリは、電源を切っても情報が消えないことから、多くの用途に用いられてきた。例えば、ＥＥＰＲＯＭの代表的な用途としては、ＩＣカードがある。また、いつでも用途に応じて書き換えが出来る便利さから、マイコン内のマスクＲＯＭの置き換えとしてＥＥＰＲＯＭやフラッシュメモリが使われている。さらに、近年では、システムＬＳＩや、論理ＩＣの一部に不揮発性半導体メモリを取り込んだ、埋め込み型の所謂、ロジック混載メモリ(Embedded Memory)が必要になってきた。さらには、アナログ回路に組み込んで、高精度のアナログ回路のチューニング等を行うための調整用スイッチとして、数百ビットから数Ｋビット程度の小規模の不揮発性半導体メモリも必要になってきている。

しかしながら、不揮発性半導体メモリは２層ポリシリコンあるいは３層ポリシリコンを用いたセル構造が一般的であった。２層ポリシリコンや３層ポリシリコンを用いる場合、製造工程は標準ＣＭＯＳロジックプロセスより複雑で製造工程も多くなる。そのため、不揮発性半導体メモリと標準ロジックを１チップの中に同時に埋め込もうとすると、製造工程が多く、歩留まりも低下し、製品の価格（コスト）が上る問題が生じていた。

また、信頼性の面からの要求としては、近年、車載用途で従来の１５０℃から１７０℃あるいはそれ以上の温度保証要求が強くなっており、不揮発性半導体メモリの高温、高信頼性の要求も強くなっている。
コスト面では、ひとつの手段として、１層ポリシリコンを用いたＥＥＰＲＯＭが提案されている。（特許文献１）。この１層ポリシリコンＥＥＰＲＯＭを用いれば、従来の２層ポリシリコンプロセスより製造工程を削減できる。

一方、信頼性問題を解決する手法として、発明者は、２層ポリシリコン型の不揮発性半導体メモリを用いて、特許文献２にあるような提案を行った。

特開平１０−２８９９５９号公報 特許第２６８５９６６号公報

フローティングゲート型の不揮発性半導体メモリでは電子の抜けを防ぐために高品質な酸化膜が必要であり、特殊な技術が必要である。しかしながら、標準ＣＭＯＳプロセスでは、酸化膜の信頼性は破壊しなければ良しとする、通常の品質で問題ないことから、不揮発性半導体メモリの酸化膜品質としては十分でない場合が多い。すなわち、信頼性が問題となる。さらに、１層ポリシリコン型の不揮発性半導体メモリでは、コントロールゲートとして使用されている２層目のポリシリコンを省略したために、フローティングゲートの下に拡散層からなるコントロールゲートを埋め込む必要がある。その際、高濃度で埋め込まれた拡散層を酸化すると、質の悪い酸化膜となり、さらに不良の発生する確率が高く、信頼性も問題となる。図１４にフローティングゲート型の不揮発性半導体メモリセルの構造、図１５に電荷保持（データリテンション）特性を示す。

図１４（ａ）は、２層ポリシリコン構造を有するフローティングゲート型の不揮発性半導体メモリセルの構造の概略を示す平面図、（ｂ）は等価回路図、（ｃ）は（ａ）のＡ−Ａ’に沿った断面図、（ｄ）は（ａ）のＤ−Ｄ’に沿った断面図である。図１４（ｂ）に示すように、不揮発性半導体メモリセルは、直列接続されたＭＯＳトランジスタ（Metal Oxide Semiconductorトランジスタ；以下、単に「トランジスタ」と称する）Ｔ１とフローティングゲート型トランジスタＴ２とから構成されている。ここで、トランジスタＴ１は、メモリセルを選択するためのスイッチである。このメモリセルにおいて、トランジスタＴ１のドレインがメモリセルのドレインＤ、トランジスタＴ２のソースがメモリセルのソースＳ、トランジスタＴ１のゲートがセレクトゲートＳＧ、トランジスタＴ２のフローティングゲートに一端が接続されたキャパシタの他端がコントロールゲートＣＧとなる。

また、図１４（ａ）、（ｃ）及び（ｄ）において、符号（１）がｐ型半導体基板、（３）がトランジスタＴ１を構成するトランジスタ、（４）がトランジスタＴ２を構成するフローティングゲート型トランジスタ、（５）がトランジスタＴ１のｎ型ドレイン拡散層、（６）がトランジスタＴ１のソース（またはトランジスタＴ２のドレイン）となるｎ型拡散層、（７）がトランジスタＴ２のソースとなるｎ型拡散層である。さらに符号（８）がトランジスタＴ１のゲートとなる第一のポリシリコン層、（９）がトランジスタＴ２のフローティングゲートとなるポリシリコン層でキャパシタの一端、（１０）が拡散層５に接続するコンタクト、（１１）が拡散層７に接続するコンタクトである。そして、符号（１９Ｐ）がコントロールゲート配線となる第二のポリシリコン配線層、（２０）が分離用絶縁酸化膜である。

図１５は、電荷保持（データリテンション）特性を示す図である。縦軸方向は、閾値電圧Vthを示し、横軸方向は時間の対数（log）を示している。酸化膜に欠陥等があり、微小にフローティングゲート内にある電荷が抜けると、書き込みセル（電子が注入されている状態）も、消去セル（電子が放出されている、言い換えれば正孔が注入されている）も、時間と共に、初期値（中性状態：電子も正孔もない、空の状態）に漸近する。この不良は、酸化膜の欠陥によるものなので、良いセルと不良のセルとが混在する。また、別な不良としては、書き込み、消去を繰り返しているうちに、酸化膜が破壊して不良となるケースもある。

一方、信頼性問題を解決する手法として、発明者は特許文献２にあるような提案を行った。特許文献２で提案されている不揮発性半導体メモリセルの等価回路を図１６に示す。１つのメモリセルの中に、２つのフローティングゲート型トランジスタＴ１２、Ｔ１３を並列に設けて、各ゲートを共通にコントロールゲートＣＧに接続している。このようにすることで、どちらかが不良となっても、もう一方のトランジスタが良ければ、セルとしては正常である、というものである。なお、トランジスタＴ１１はメモリセル選択用のスイッチである。

この特許文献２に記載されているように並列に設けた２つの不揮発性半導体メモリ素子を用いて不揮発性半導体メモリセルを構成すると、電荷保持特性における信頼性の向上を図ることができる。しかしながら、不揮発性半導体メモリ素子を並列に配置するため、たとえ複雑な２層ポリシリコンプロセスを用いたとしても配置がしにくくなり、レイアウト面積が大きくなるという欠点があった。したがって、１層ポリシリコンプロセスを用いる場合には配置の自由度が低くなるため、レイアウト面積の増大がより大きな課題となると考えられた。

本発明は、上記の事情を考慮してなされたものであり、レイアウト面積の増大を抑えつつ信頼性を向上させることができる１層ポリシリコンプロセスで製造可能な不揮発性半導体メモリセル及び不揮発性半導体メモリ装置を提供することを目的とする。

請求項１記載の発明は、半導体基板上に形成される複数のＭＯＳトランジスタからなり、当該メモリセルを選択するためのセレクトゲートと、記憶内容を制御するためのコントロールゲートとを有する不揮発性半導体メモリセルであって、共通の前記コントロールゲートで制御されるとともに、互いに並列接続された複数のフローティングゲート型トランジスタと、前記複数のフローティングゲート型トランジスタと直列に接続され、前記セレクトゲートに接続される選択トランジスタとを有し、前記複数のフローティングゲート型トランジスタと前記選択トランジスタとが前記半導体基板上で直線状に配列されたものであって、前記複数のフローティングゲート型トランジスタの各ドレインが直線状のメタル配線で接続されたものであることを特徴とする。

請求項２記載の発明は、前記コントロールゲートと複数の前記フローティングゲート型トランジスタの各フローティングゲートとの間に形成された複数のキャパシタが、同一のｎ型ウェルを用いて形成されたものであることを特徴とする。

請求項３記載の発明は、前記コントロールゲートと複数の前記フローティングゲート型トランジスタの各フローティングゲートとの間に形成された複数のキャパシタが、同一のｎ型拡散層を用いて形成されたものであることを特徴とする。

請求項４記載の発明は、半導体基板上に形成される複数のＭＯＳトランジスタからなり、当該メモリセルを選択するためのセレクトゲートと、記憶内容を制御するためのコントロールゲートとを有する不揮発性半導体メモリセルを、複数個格子状に配列して有する不揮発性半導体メモリ装置であって、前記各不揮発性半導体メモリセルが、共通の前記コントロールゲートで制御されるとともに、互いに並列接続された複数のフローティングゲート型トランジスタと、前記複数のフローティングゲート型トランジスタと直列に接続され、前記セレクトゲートに接続される選択トランジスタとを有し、前記複数のフローティングゲート型トランジスタと前記選択トランジスタとが前記半導体基板上で直線状に配列されたものであって、前記複数のフローティングゲート型トランジスタの各ドレインが直線状のメタル配線で接続されたものであり、かつ、前記コントロールゲートと複数の前記フローティングゲート型トランジスタの各フローティングゲートとの間に形成された複数のキャパシタが同一のｎ型拡散層内に形成されたものであって、前記ｎ型拡散層が複数の不揮発性半導体メモリセルで共用されていることを特徴とする。

請求項５記載の発明は、半導体基板上に形成される複数のＭＯＳトランジスタからなり、当該メモリセルを選択するためのセレクトゲートと、記憶内容を制御するためのコントロールゲートとを有する不揮発性半導体メモリセルを、複数個格子状に配列して有する不揮発性半導体メモリ装置であって、前記各不揮発性半導体メモリセルが、共通の前記コントロールゲートで制御されるとともに、互いに並列接続された複数のフローティングゲート型トランジスタと、前記複数のフローティングゲート型トランジスタと直列に接続され、前記セレクトゲートに接続される選択トランジスタとを有し、前記複数のフローティングゲート型トランジスタと前記選択トランジスタとが前記半導体基板上で直線状に配列されたものであって、前記複数のフローティングゲート型トランジスタの各ドレインが直線状のメタル配線で接続されたものであり、前記不揮発性半導体メモリセルを指定するアドレス信号をデコードした信号と、前記不揮発性半導体メモリセルの書き込み信号とに基づいて生成した制御信号を、所定の前記コントロールゲートに出力する出力手段を有するデコーダを備えていることを特徴とする。

請求項６記載の発明は、前記デコーダが、前記書き込み信号に応じて、データ消去時と読み出し時に前記出力手段の出力電圧を０Ｖとするものであることを特徴とする。

この発明によれば、複数のフローティングゲート型トランジスタを並列接続したものを用いて不揮発性半導体メモリセルを構成する場合に、１層ポリシリコンプロセスに適したレイアウトを容易に得ることができる。したがって、例えば標準ロジックのＣＭＯＳプロセスで高信頼性を有する不揮発性半導体メモリセル及び装置が実現でき、例えばロジック混載メモリを容易に、また安価に実現できるという効果が得られる。

本発明の各実施形態で用いる不揮発性半導体メモリセルの基本構造を説明するための概略図である。 図１に示す基本的な構造の不揮発性半導体メモリセルの動作状態を一覧で示す図である。 図１に示す基本的な構造の不揮発性半導体メモリセルの特性を説明するための図である。 図１に示す基本的な構造の不揮発性半導体メモリセルの他の特性を説明するための図である。 図１に示す基本的な構造の不揮発性半導体メモリセルのカップリング系の等価回路を説明するための図である。 図１に示す基本的な構造の不揮発性半導体メモリセルのカップリングの計算式を示す図である。 本発明の実施形態１の不揮発性半導体メモリセルの平面概略構造（ａ）、等価回路（ｂ）及び断面構造（ｃ）を示す図である。 図７に示す不揮発性半導体メモリセルの概略構造を示す断面図である。 図７に示す不揮発性半導体メモリセルをアレイ配置した例（実施形態２）を示す概略平面図である。 本発明の実施形態３の不揮発性半導体メモリセルの平面概略構造（ａ）、等価回路（ｂ）及び断面構造（ｃ）を示す図である。 図７に示す不揮発性半導体メモリセルをアレイ配置した例（実施形態４）を示す概略平面図である。 本発明の実施形態５の不揮発性半導体メモリ装置の回路図である。 図１２に示す不揮発性半導体メモリ装置の動作状態を一覧で示す図である。 本発明の背景技術における不揮発性半導体メモリセルの平面概略構造（ａ）、等価回路（ｂ）、（ａ） の断面構造（ｃ）及び断面構造（ｄ）を示す図である。 本発明の背景技術における不揮発性半導体メモリセルのデータリテンション特性を説明するための図である。 本発明の背景技術における不揮発性半導体メモリセルの等価回路図である。

まず、本発明の各実施の形態は、１個の不揮発性半導体メモリセルに複数個のフローティングゲート型トランジスタを設けることを特徴としている。それらの説明に先立って、ここではまず、図１〜図６を参照して、本発明の各実施の形態で用いる不揮発性半導体メモリセルの基本的な構造・動作について、１セルに１個のフローティングゲート型トランジスタを設ける構造を用いて説明する。図１（ａ）に不揮発性半導体メモリ（ＥＥＰＲＯＭセル）の平面図を示す。図１（ｂ）には等価回路図、図１（ｃ）には図１（ａ）のＡ−Ａ’に沿った断面図、図１（ｄ）にはＢ−Ｂ’に沿った断面図、図１（ｅ）にはＣ−Ｃ’に沿った断面図を示す。このＥＥＰＲＯＭセルは、図１（ｂ）の等価回路に示すように、直列接続されたトランジスタＴ１及びトランジスタＴ２と、キャパシタＣ１とから構成されている。ここで、トランジスタＴ１がメモリセルを選択するためのスイッチ（選択トランジスタ）であり、トランジスタＴ２がフローティングゲート型トランジスタである。このメモリセルにおいて、トランジスタＴ１のドレインがメモリセルのドレインＤ、トランジスタＴ２のソースがメモリセルのソースＳ、トランジスタＴ１のゲートが当該メモリセルを選択するためのセレクトゲートＳＧ、トランジスタＴ２のフローティングゲートＦＧに一端が接続されたキャパシタＣ１の他端が当該メモリセルの記憶内容を制御するためのコントロールゲートＣＧとなる。このキャパシタＣ１は、コントロールゲートＣＧとフローティングゲートＦＧとの間のキャパシタである。

図１（ａ）〜（ｅ）において、符号（１）はｐ型半導体基板、（２）はｐ型半導体基板１上に形成されたｎ型ウェル(以下ｎ−ｗｅｌｌとも表記する)、（３）はトランジスタＴ１を構成するトランジスタ（ｐ型半導体基板１の部分と酸化膜）、（４）はトランジスタＴ２を構成するフローティングゲート型トランジスタ（ｐ型半導体基板１の部分と酸化膜）、（５）はトランジスタＴ１のｎ型ドレイン拡散層、（６）はトランジスタＴ１のソースでありトランジスタＴ２のドレインともなるｎ型拡散層、（７）はトランジスタＴ２のソースとなるｎ型拡散層、（８）はトランジスタＴ１のゲートとなるポリシリコン層、（９）はトランジスタＴ２のフローティングゲートとなるポリシリコン層でキャパシタＣ１の一端となる。符号（１０）は拡散層５とメタル配線１２を接続するコンタクト、（１１）は拡散層７とメタル配線１３を接続するコンタクト、（１２）はトランジスタＴ１のドレインを引き出すためのメタル配線、（１３）はフローティングゲート型トランジスタＴ２のソースＳを引き出すためのメタル配線、（１４）はキャパシタＣ１（ｎ型ウェル２の一部分と酸化膜）、（１５）はｐ型拡散層であり、キャパシタＣ１の他端となる。符号（１６）はｐ型拡散層１５とメタル配線１９を接続するコンタクト、（１７）はｎ型ウェル２上に形成されたｎ型拡散層、（１８）はｎ型拡散層１７とメタル配線１９とを接続するコンタクト、（１９）はコントロールゲート配線となるメタル配線、（２０）は分離用絶縁酸化膜である。
このメモリセルの特徴は、ビット線となる、メモリセルのドレインＤとなるメタル配線１２を図面上の縦方向に配置し、セレクトゲートＳＧとなるポリシリコン配線８と、コントロールゲートＣＧ配線となるメタル配線１９とを図面上の横方向に配置し、さらに、面積の大きくなるキャパシタＣ１をコンパクトに配置して面積を最小限にしたことである。ここで、キャパシタＣ１は、ｎ型ウェル２、キャパシタ１４、ｐ型拡散層１５、コンタクト１６、ｎ型拡散層１７及びコンタクト１８から構成されている。

図１に示すメモリセルの動作を図２を参照して説明する。書き込みに関しては、方式は２つある。第一の方法はホットエレクトロン注入による書き込み方式（単に「書き込み」と表記する）である。「書き込み」として、ＳＧに８Ｖ、ＣＧに３〜８Ｖ、Ｄに５Ｖ、Ｓに０Ｖを印加する。トランジスタＴ２のドレインおよびゲートに高電圧が印加され、後述する飽和領域にて動作を行うため、ドレイン近傍で空乏層に高電界が印加され、ホットエレクトロンが発生し、それがフローティングゲートＦＧに注入される。電子が注入されるため、トランジスタＴ２の閾値は見かけ上、高くなる。

消去の場合は、ＳＧに１０Ｖ、ＣＧに０Ｖ、Ｄに８Ｖ、Ｓをｏｐｅｎ（開放）あるいは２Ｖ程度にバイアスして置く。この状態では、ドレインとフローティングゲートＦＧ間に高電界が印加され、ファウラーノルトハイムのトンネル電流（Fauler-Nordheim：以下ＦＮ電流と略す）が流れ、フローティングゲートＦＧから電子がドレインに放出され、見かけ上、閾値が下がって見える。

読み出しは、ＳＧに３〜５Ｖ、ＣＧに０Ｖ、Ｄに１Ｖ、Ｓに０Ｖを印加すると、書き込み状態（閾値が正）であれば、電流は流れず“０”と判断、消去状態（閾値が負）であれば、電流が流れ、“１”と判断される。

また、第二の書き込みの方法は、素子の耐圧が比較的高い場合であって書き込みもＦＮ電流で行う場合で、「書き込み２」とする。この場合は、ＳＧに５Ｖ、ＣＧに１５Ｖ、Ｄに０Ｖ、Ｓはｏｐｅｎあるいは０Ｖを印加すれば、チャネルとフローティングゲート間に高電圧が印加され、電子注入が行われる。

図３には、トランジスタＴ２のみの特性として、ＶＣＧ−Ｉｄ特性を示している。ここでＶＣＧはソースＳを０Ｖとした場合のコントロールゲートＣＧにおける電圧、ＩｄはトランジスタＴ２のドレイン電流を表す。初期の閾値は１Ｖ程度である。書き込みを行うと、フローティングゲートＦＧ内に電子が注入されるため、図のように、見かけ上、閾値が３Ｖと高くなった特性を示す。また、消去されると、見かけ上閾値が−３Ｖまで下がった特性を示す。ここで、上記書き込み電圧を３〜８Ｖとしているのは、トランジスタＴ２が過消去されていると、後述のように、フローティングゲートＦＧは正に帯電しているので、書き込み時に、あまりコントロールゲートＣＧを高い電圧にすると、非飽和領域に入ってしまい、ホットエレクトロンが発生しづらくなり、書き込み特性が悪化する課題があるからである。過消去状態のときは、コントロールゲートＣＧの電圧を低めに設定し、書き込みされてくれば、書き込み量に併せて、コントロールゲートＣＧの電圧を徐々に高くする、ステップアップ書き込み方式を採用すれば良い。

図４は、トランジスタＴ１とトランジスタＴ２が直列接続された特性を示す。読み出し時、コントロールゲートＣＧの電圧ＶＣＧ＝０Ｖなので、初期値でトランジスタＴ２の閾値が１Ｖ程度であれば、ＶＳＧ−Ｉｄ特性（メモリセルの特性）は、ほぼ電流が流れない状態である。ここで、ＶＳＧはセレクトゲートＳＧの電圧、ＩｄはメモリセルのドレインＤの電流である。書き込みを行うと、完全に電流が流れない。消去時は、トランジスタＴ２が常にオン状態なので、メモリセル特性としては、コントロールゲートＣＧの電圧に比例して電流が流れる。

図５に、図１のメモリセルのカップリング系の等価回路を示す。また、図６にカップリングの計算式を示す。ここでＶＣＧはコントロールゲートＣＧの電圧、ＶＦＧはフローティングゲートＦＧの電圧、ＶＤはゲートＤの電圧、ＶＳはソースＳの電圧、ＶＳｕｂはｐ型半導体基板１の電圧である。また、Ｃ（ＦＣ）はコントロールゲートＣＧとフローティングゲートＦＧ間のキャパシタ（＝キャパシタＣ１）、Ｃ（ＦＢ）はフローティングゲートＦＧとｐ型半導体基板１間のキャパシタ、Ｃ（ＦＳ）はフローティングゲートＦＧとソースＳ間のキャパシタ、Ｃ（ＦＤ）はフローティングゲートＦＧとドレインＤ間のキャパシタである。

フローティングゲートＦＧの状態が初期状態（中性状態）とすると、この系のトータルチャージはゼロということから、図６の式１でＱ＝０となり、（ＶＣＧ−ＶＦＧ）×Ｃ（ＦＣ）＋（ＶＤ−ＶＦＧ）×Ｃ（ＦＤ）＋（ＶＳ−ＶＦＧ）×Ｃ（ＦＳ）＋（ＶＳｕｂ−ＶＦＧ）×Ｃ（ＦＢ）＝０となる。

ここで、Ｃ（ＦＣ）＋Ｃ（ＦＢ）＋Ｃ（ＦＤ）＋Ｃ（ＦＳ）＝ＣＴ（トータル）とすると、ＶＦＧ＝ＶＣＧ×Ｃ（ＦＣ）／ＣＴ＋Ｖｓｕｂ×Ｃ（ＦＢ）／ＣＴ＋ＶＤ×Ｃ（ＦＤ）／ＣＴ＋ＶＳ×Ｃ（ＦＳ）／ＣＴとなる。

ここで、Ｃ（ＦＤ）＝Ｃ（ＦＳ）≒０、Ｖｓｕｂ＝ＶＳ＝０ とすると、ＶＦＧ＝ＶＣＧ×Ｃ（ＦＣ）／｛Ｃ（ＦＣ）＋Ｃ（ＦＢ）｝となる（式４）。

ここで、Ｃ（ＦＣ）／｛Ｃ（ＦＣ）＋Ｃ（ＦＢ）｝＝α（カップリング比）とすると、ＶＦＧ＝αＶＣＧ となる。通常、α≒０．６に設定する。

では、次に１個の不揮発性半導体メモリセルに複数個のフローティングゲート型トランジスタを設ける本発明の実施の形態としての不揮発性半導体メモリセルについて説明する。

［実施形態１］
本発明の第１の実施の形態としての不揮発性半導体メモリセルについて、図７〜図８を参照して説明する。図７（ａ）に、不揮発性半導体メモリセルの平面図を、図７（ｂ）には等価回路を、図７（ｃ）には図７（ａ）のＡ−Ａ’に沿った断面図、図８（ｄ）にはＢ−Ｂ’に沿った断面図、図８（ｅ）にはＣ−Ｃ’に沿った断面図、図８（ｆ）にはＤ−Ｄ’に沿った断面図を示す。なお、以下の各図において図１に示すものと同一の（あるいは対応する）構成には同一の符号を用いている。また、各図において、図１の構成と同一の（あるいは対応する）構成を複数設ける場合には、図１で用いた符号（数字）に英字１文字（ａ、ｂなど）を追加した符号（例えばｎ型拡散層６に対してｎ型拡散層６ａ、６ｂなどとする）を用いることとする。

このＥＥＰＲＯＭセルは、図７（ｂ）の等価回路に示すように、トランジスタＴ１、トランジスタＴ２、トランジスタＴ３、キャパシタＣ１、キャパシタＣ２から構成されている。トランジスタＴ１には、トランジスタＴ２及びトランジスタＴ３を並列接続したものが直列接続されている。トランジスタＴ１がメモリセルを選択するためのスイッチであり、トランジスタＴ２及びトランジスタＴ３がフローティングゲート型トランジスタである。このメモリセルにおいて、トランジスタＴ１のドレインがメモリセルのドレインＤ、トランジスタＴ２及びトランジスタＴ３のソースがメモリセルのソースＳ、トランジスタＴ１のゲートがセレクトゲートＳＧとなる。また、トランジスタＴ２、Ｔ３のフローティングゲートＦＧ１、ＦＧ２に一端がそれぞれ接続されたキャパシタＣ１、Ｃ２の他端が共通のコントロールゲートＣＧとなる。トランジスタＴ２、Ｔ３のフローティングゲートＦＧ１、ＦＧ２の各一端は図に破線で示すように外部で接続されていることとする。このキャパシタＣ１は、コントロールゲートＣＧとフローティングゲートＦＧ１との間のキャパシタであり、キャパシタＣ２は、コントロールゲートＣＧとフローティングゲートＦＧ２との間のキャパシタである。図７において、トランジスタＴ２とトランジスタＴ３が、図１のトランジスタＴ２に対応する構成である。

図７（ａ）及び（ｃ）、図８（ｄ）〜（ｆ）において、符号（１）はｐ型半導体基板、（２）はｐ型半導体基板１上に形成されたｎ型ウェル、（３）はトランジスタＴ１を構成するトランジスタ、（４ａ）及び（４ｂ）はトランジスタＴ２及びＴ３を構成するフローティングゲート型トランジスタ、（５）はトランジスタＴ１のｎ型ドレイン拡散層、（６ａ）及び（６ｂ）はトランジスタＴ１のソースでありトランジスタＴ２及びＴ３のドレインともなるｎ型拡散層、（７）はトランジスタＴ２及びＴ３のソースとなるｎ型拡散層、（８）はトランジスタＴ１のゲートとなるポリシリコン層、（９ａ）、（９ｂ）はトランジスタＴ２、Ｔ３のフローティングゲートとなるポリシリコン層でキャパシタＣ１及びＣ２の一端となる。（１０）は拡散層５とメタル配線１２を接続するコンタクト、（１１）は拡散層７とメタル配線１３を接続するコンタクト、（１２）はトランジスタＴ１のドレイン（ドレインＤ）を引き出すためのメタル配線、（１３）はフローティングゲート型トランジスタＴ２及びＴ３のソース（ソースＳ）を引き出すためのメタル配線、（１４ａ）、（１４ｂ）はそれぞれキャパシタＣ１、Ｃ２、（１５ａ）及び（１５ｂ）はｐ型拡散層であり、それぞれキャパシタＣ１、Ｃ２の他端となる。符号（１６ａ）、（１６ｂ）はｐ型拡散層１５ａ、１５ｂとメタル配線１９ａ、１９ｂを接続するコンタクト、（１７ａ）、（１７ｂ）はｎ型ウェル２上に形成されたｎ型拡散層、（１８ａ）、（１８ｂ）はｎ型拡散層１７ａ、１７ｂとメタル配線１９ａ、１９ｂとを接続するコンタクト、（１９ａ）、（１９ｂ）はそれぞれ、Ｔ２及びＴ３のコントロールゲート配線となるメタル配線、（２０）は分離用絶縁酸化膜、（２１ａ）、（２１ｂ）はメタル配線層２２をｎ型拡散層６ａ、６ｂにつなぐコンタクト、（２２）はメタル配線層である。

本実施の形態のメモリセルは、トランジスタＴ２及びＴ３のコントロールゲートＣＧを共通のｎ型ウェル２によって形成するようにしている。すなわち、コントロールゲートＣＧと複数のフローティングゲート型トランジスタＴ２、Ｔ３の各フローティングゲートＦＧ１、ＦＧ２との間に形成された複数のキャパシタＣ１，Ｃ２が、同一のｎ型ウェル２を用いて形成されたものであることを特徴としている。このようにすることによって、Ｗｅｌｌ（ウェル）を分離する境界が必要なくなり、セル面積が小さく出来る。また、ビット線となる、メモリセルのドレインＤとなるメタル配線１２を図面上の縦方向に配置し、セレクトゲートＳＧとなるポリシリコン配線８と、コントロールゲートＣＧ配線となるメタル配線１９ａ、１９ｂとを図面上の横方向に配置し、さらに、面積の大きくなるキャパシタＣ１、Ｃ２をコンパクトに配置して、また、記憶素子となるトランジスタＴ２、Ｔ３のドレイン６ａ、６ｂをメタル配線２２で繋ぎ、面積を最小限にしている。また、本実施の形態のメモリセルは、複数のフローティングゲート型トランジスタＴ２、Ｔ３と選択トランジスタとなるトランジスタＴ１とがｐ型半導体基板１上で直線状に配列されたものであって、複数のフローティングゲート型トランジスタＴ２、Ｔ３の各ドレインが直線状のメタル配線２２で接続されたものであることを一つの特徴としている。ここで、キャパシタＣ１は、ｎ型ウェル２、キャパシタＣ１（１４ａ）、ｐ型拡散層１５ａ、コンタクト１６ａ、ｎ型拡散層１７ａ、コンタクト１８ａで構成されている。また、キャパシタＣ２は、ｎ型ウェル２、キャパシタＣ２（１４ｂ）、ｐ型拡散層１５ｂ、コンタクト１６ｂ、ｎ型拡散層１７ｂ、コンタクト１８ｂで構成されている。

なお、図７（ａ）では、ｐ型拡散層１５ａ、１５ｂは分離してあるが、同電位であるので、一体化してｐ型拡散層１５としても良い。このほうが面積が小さくなる場合は有効である。但し、この例では、トランジスタＴ２とトランジスタＴ３のコントロールゲートは互いに接続されるので、図７（ｂ）の等価回路に示すように、トランジスタＴ２とトランジスタＴ３のコントロールゲートは共通にコントロールゲートＣＧとなる。

トランジスタＴ２とトランジスタＴ３のコントロールゲートを共通にＣＧとした場合の動作は、図２を参照して説明したものと同一である。

［実施形態２]
図９に図７のメモリセルをアレイに配置した例を示す。メモリセルは、行方向（横方向）にＭ１１〜Ｍ１４の４個が配置され、列方向（縦方向）にＭ１１〜Ｍ３１のように３個配置され、４×＝１２個のセルが配置されている。共通部分を対照的に配置することによって、図７のメモリセルがさらに効果的に配置され、面積縮小化が可能となっている。

この場合、メモリセルＭ１１とメモリセルＭ１２のように、横方向に並んだ１対のメモリセルが、共通のｎ型ウェル２を使用するとともに、コンタクト１８ａ及び１８ｂも共用している。また、縦方向に並んだメモリセルＭ１１〜Ｍ３１は、共通のメタル配線１２に接続され、これがビット線ＢＩＴ１となる。同様にメモリセルＭ１２〜Ｍ３２は、共通のメタル配線１２に接続され、これがビット線ＢＩＴ２となる。さらにメモリセルＭ１３〜Ｍ３３、モリセルＭ１４〜Ｍ３４は、それぞれ共通のメタル配線１２に接続され、これらがビット線ＢＩＴ３、ＢＩＴ４となる。また、横方向に並んだメモリセルＭ１１〜Ｍ１４の各コンタクト１６ａ、１８ａは共通のメタル配線１９ａに接続され、各コンタクト１６ｂ、１８ｂは共通のメタル配線１９ｂに接続され、これらのメタル配線１９ａとメタル配線１９ｂがそれぞれコントロールゲート配線ＣＧ１となる。この一対のコントロールゲート配線ＣＧ１は、図示していないメモリアレイ外部の回路で接続される。また、横方向に並んだメモリセルＭ１１〜Ｍ１４の各コンタクト１１は共通のメタル配線１３に接続され、このメタル配線１３がソース配線Ｓ１となる。同様に、横方向に並んだメモリセルＭ２１〜Ｍ２４の各コンタクト１６ａ、１８ａは共通のメタル配線１９ａに接続され、各コンタクト１６ｂ、１８ｂは共通のメタル配線１９ｂに接続され、これらのメタル配線１９ａとメタル配線１９ｂがそれぞれコントロールゲート配線ＣＧ２となる。この一対のコントロールゲート配線ＣＧ２は、図示していないメモリアレイ外部の回路で接続される。また、横方向に並んだメモリセルＭ２１〜Ｍ２４の各コンタクト１１は共通のメタル配線１３に接続され、このメタル配線１３がソース配線Ｓ２となる。また、横方向に並んだメモリセルＭ３１〜Ｍ３４の各コンタクト１６ａ、１８ａは共通のメタル配線１９ａに接続され、各コンタクト１６ｂ、１８ｂは共通のメタル配線１９ｂに接続され、これらのメタル配線１９ａとメタル配線１９ｂがそれぞれコントロールゲート配線ＣＧ３となる。この一対のコントロールゲート配線ＣＧ３は、図示していないメモリアレイ外部の回路で接続される。また、横方向に並んだメモリセルＭ３１〜Ｍ３４の各コンタクト１１は共通のメタル配線１３に接続され、このメタル配線１３がソース配線Ｓ３となる。また、３本のポリシリコン層８がそれぞれ横に並んだメモリセルで共通に使用され、上から順にセレクトゲート配線ＳＧ１、ＳＧ２及びＳＧ３となる。

［実施形態３]
図１０には、さらに別の実施形態を示す。図１０（ａ）が本実施の形態のメモリセルの平面図、図１０（ｂ）が等価回路図、図１０（ｃ）が図１０（ａ）のＡ−Ａ’に沿った断面図である。なお、図１０において、図７〜図８に示すものと同一の（あるいは対応する）構成には同一の符号を用いている。メモリセルの信頼性をさらに向上させるために、図１０（ｂ）の等価回路に示すように、トランジスタＴ１と直列に、互いに並列接続されたフローティングゲート型トランジスタＴ２、Ｔ３、Ｔ４の３個を不揮発性半導体メモリ素子として設けている。この例では、３個のトランジスタＴ２、Ｔ３、Ｔ４のコントロールゲートＣＧは共通にして、面積縮小効果を出している。

本実施の形態は、図７に示す実施形態２のメモリセルと比べ、コントロールゲート用のｎ型ウェル２を省略するとともに、ｎ型拡散層１７ａ、１７ｂとコンタクト１８ａ、１８ｂを省略し、さらにトランジスタＴ２〜Ｔ４のキャパシタＣ１〜Ｃ３の他端をなす拡散層をｎ型拡散層５５に変更して、共通にしている点が異なっている。また、トランジスタＴ２〜Ｔ４のキャパシタＣ１〜Ｃ３の他端が共通に接続されるコントロールゲートＣＧには、コンタクト１６を介してメタル配線層１９が接続されている。すなわち、本実施の形態は、コントロールゲートＣＧと複数のフローティングゲート型トランジスタＴ２〜Ｔ４の各フローティングゲートとの間に形成された複数のキャパシタＣ１〜Ｃ３が、同一のｎ型拡散層５５を用いて形成されたものであることを特徴としている。

なお、図１０において、符号（４ｃ）はトランジスタＴ４を構成するフローティングゲート型トランジスタ、（６ａ）はトランジスタＴ１のソースでありトランジスタＴ２のドレインともなるｎ型拡散層、（６ｂ）はトランジスタＴ１のソースとメタル配線層２２を介して接続されていてトランジスタＴ３、Ｔ４のドレインともなるｎ型拡散層、（７ａ）はトランジスタＴ２、Ｔ３のソースとなるｎ型拡散層、（７ｂ）はトランジスタＴ４のソースとなるｎ型拡散層、（９ｃ）はトランジスタＴ４のフローティングゲートとなるポリシリコン層でキャパシタＣ３の一端となり、（１１ａ）はｎ型拡散層７ａとメタル配線１３ａを接続するコンタクト、（１１ｂ）はｎ型拡散層７ｂとメタル配線１３ｂを接続するコンタクト、（１３ａ）はトランジスタＴ２及びＴ３のソースを引き出すためのメタル配線、（１３ｂ）はトランジスタＴ４のソースを引き出すためのメタル配線、（１９）はトランジスタＴ２〜Ｔ４のコントロールゲート配線となるメタル配線である。
また、図示しないが、キャパシタＣ１〜Ｃ３を形成するゲート部にリン（ｐ＋）等の不純物をインプラ（Ｉｍｐｌａｎｔａｔｉｏｎ）して、Ｄ−タイプ（Ｄｅｐｌｅｔｉｏｎ）化しておけば、効率の良いキャパシタとして動作する。

［実施形態４]
図１１には、図１０のメモリセルをアレイ配置した実施形態を示す。図１１に示すメモリセルは、行方向（横方向）にＭ１１〜Ｍ１４の４個が配置され、列方向（縦方向）にＭ１１〜Ｍ３１のように３個配置され、４×＝１２個のセルが配置されている。共通部分を対照的に配置することによって、図１０（ｂ）のメモリセルがさらに効果的に配置され、面積縮小化が可能となっている。この場合、トランジスタＴ１のｎ型ドレイン拡散層５とメタル配線１２を接続するコンタクト１０と、トランジスタＴ４のソースとなるｎ型拡散層７ｂとメタル配線１３ｂを接続するコンタクト１１ｂとが、上下のメモリセル（例えばメモリセルＭ２１とメモリセルＭ３１）で共通となり、また、左右のメモリセル（例えばメモリセルＭ１１とメモリセルＭ１２）の複数のキャパシタＣ１〜Ｃ３が同一のｎ型拡散層５５内に形成されていて、レイアウトがさらに縮小化できる。

この場合、横方向に並んだメモリセルＭ１１〜Ｍ１４の各コンタクト１６は共通のメタル配線（図１０のメタル配線１９）に接続され、そのメタル配線がコントロールゲート配線ＣＧ１となる。また、横方向に並んだメモリセルＭ１１〜Ｍ１４の各コンタクト１１ａ又は１１ｂはそれぞれ共通のメタル配線１３ａ又は１３ｂに接続され、このメタル配線１３ａがソース配線Ｓ１１に、このメタル配線１３ｂがソース配線Ｓ１２になる。このソース配線Ｓ１１とソース配線Ｓ１２が図１０のメモリセルのソースＳに対応するものであり、図示していないメモリアレイ外部の回路でソース配線Ｓ１１とソース配線Ｓ１２は接続される。

同様に、横方向に並んだメモリセルＭ２１〜Ｍ２４の各コンタクト１６は共通のメタル配線に接続され、このメタル配線がコントロールゲート配線ＣＧ２となる。また、横方向に並んだメモリセルＭ２１〜Ｍ２４の各コンタクト１１ａ又は１１ｂは共通のメタル配線１３ａ又は１３ｂに接続され、このメタル配線１３ａがソース配線Ｓ２１に、このメタル配線１３ｂがソース配線Ｓ２２になる。このソース配線Ｓ２１とソース配線Ｓ２２が図１０のメモリセルのソースＳに対応するものであり、図示していないメモリアレイ外部の回路でソース配線Ｓ２１とソース配線Ｓ２２は接続される。横方向に並んだメモリセルＭ３１〜Ｍ３４についても同様である。

［実施形態５]
図１２には、本発明の各実施形態のメモリセルを用いた不揮発性半導体メモリ装置の回路構成を示す。図１２における不揮発性半導体メモリセルＭ１１〜Ｍｍｎとしては、例えば図７、図１０等を参照して説明した不揮発性半導体メモリセルを用いることができる。また、その場合の各メモリセルの配置は、図９、図１１を参照して説明したアレイ配置を用いることができる。

図１２において、符号（Ｍ１１）〜（Ｍｍｎ）はｍ×ｎ個のメモリセル、（１００）はこれらのメモリセルＭ１１〜Ｍｍｎをアレイ配置したメモリセルアレイ、（２００−１）〜（２００−ｍ）はｍ個の行デコーダ、（３００）は列選択ゲート回路、（４００−１）〜（４００−ｎ）はｎ個の列デコーダ、（５００）は書き込み、消去制御回路、（６００）は読み出し時に動作するセンスアンプ、（７００）は内部電源用回路である。なお、図１２に示す回路構成では、各メモリセルＭ１１〜Ｍｍｎが、図７等を参照して説明した３個のトランジスタＴ１〜Ｔ３から構成されるメモリセルを用いることとしているが、フローティングゲート型トランジスタＴ２、Ｔ３等の並列接続数は２個に限らず、図１０に示すような３個であっても、それ以上であってもよい。

行デコーダ２００−１は、行アドレスが入力されるデコーダ部２０１、セレクトゲートＳＧ１へ出力を出すインバータ２０２及びレベルシフタ兼バッファ２０３、コントロールゲートＣＧ１へ出力を出すＮＡＮＤ（ナンド）回路２０４及びレベルシフタ兼バッファ（出力手段）２０５から構成される。セレクトゲート出力ＳＧ１はメモリアレイ１００に含まれる行方向（図面上の横方向）に配置されたｎ個のメモリセルＭ１１〜Ｍ１ｎに共通に接続され、コントロールゲート出力ＣＧ１は同じくメモリセルＭ１１〜Ｍ１ｎに共通に接続される。セレクトゲート出力ＳＧ１は各メモリセルＭ１１〜Ｍ１ｎのセレクトゲートＳＧに接続され、コントロールゲート出力ＣＧ１は各メモリセルＭ１１〜Ｍ１ｎのコントロールゲートＣＧに接続される。なお、行デコーダ２００−１のＮＡＮＤ回路２０４に入力されている書き込み信号Ｗは、メモリセルＭ１１〜Ｍ１ｎのコントロールゲートＣＧを選択するための信号であり、書き込み信号Ｗが“１”のとき、ＮＡＮＤ回路２０４が活性化される。また、消去時及び読み出し時には、書き込み信号Ｗ＝“０”とすることで、ＮＡＮＤ回路２０４が非活性化され、コントロールゲートＣＧが０Ｖに制御される。行デコーダ２００−１は、以上の構成で、メモリセルを指定する行アドレス（アドレス信号）をデコードした信号と、メモリセルの書き込み信号Ｗとに基づいて生成した制御信号ＣＧ１を、所定のコントロールゲートＣＧ（メモリセルＭ１１〜Ｍ１ｎのコントロールゲートＣＧ）に出力することになる。

行デコーダ２００−ｍも同様の構成である。行デコーダ２００−ｍのセレクトゲート出力ＳＧｍはメモリアレイ１００に含まれる行方向に配置されたｎ個のメモリセルＭｍ１〜Ｍｍｎに共通に接続され、コントロールゲート出力ＣＧｍは同じくメモリセルＭｍ１〜Ｍｍｎに共通に接続される。セレクトゲート出力ＳＧｍは各メモリセルＭｍ１〜ＭｍｎのセレクトゲートＳＧに接続され、コントロールゲート出力ＣＧｍは各メモリセルＭｍ１〜ＭｍｎのコントロールゲートＣＧに接続される。

また、行デコーダ２００−１〜２００−ｍ内のレベルシフタ兼バッファ２０３及びレベルシフタ兼バッファ２０５には、内部電源用回路７００から出力された電源ＶＰ１及びＶＰ２が供給され、各メモリセルＭ１１〜Ｍ１ｎ、…、Ｍｍ１〜ＭｍｎのセレクトゲートＳＧとコントロールゲートＣＧに印加される電圧が制御できるようになっている。

列選択ゲート回路３００は、ｎ個の列選択ゲートトランジスタＣＯＬＧ１〜ＣＯＬＧｎで構成され、それぞれゲートには列デコーダ４００−１〜４００−ｎからの出力ＣＯ１〜ＣＯｎが入力される。選択ゲートトランジスタＣＯＬＧ１〜ＣＯＬＧｎの各ドレインはデータ線Ｄａｔａに共通に接続されるとともに、各ソースはそれぞれビット線ＢＩＴ１〜ＢＩＴｎに接続されている。なお、列デコーダ４００−１は、列アドレスが入力されるデコーダ部４０１、インバータ４０２、列線選択信号ＣＯ１を出力するレベルシフタ兼バッファ４０３から構成される。他の列デコーダ４００−２〜４００−ｎも同様に構成される。また、列デコーダ４００−１〜４００−ｎ内のレベルシフタ兼バッファ４０３には、内部電源用回路７００から出力された電源ＶＰ３が供給され、列選択ゲートトランジスタＣＯＬＧ１〜ＣＯＬＧｎの各ゲートに印加される電圧が制御できるようになっている。

書き込み、消去制御回路５００は、書き込み信号Ｗあるいは消去信号Ｅを受けて書き込み電圧あるいは消去電圧をデータ線Ｄａｔａ上に出力する制御回路である。書き込み、消去制御回路５００は、また、書き込み時はＤｉｎ信号により“０”を書くか“１”を書く（実質的には“１”は書き込み禁止）か制御する。この書き込み、消去制御回路５００には、内部電源用回路７００から出力された電源ＶＰ４が供給され、各メモリセルＭ１１〜Ｍ１ｎ、…、Ｍｍ１〜ＭｍｎのドレインＤに印加される電圧が制御できるようになっている。

なお、センスアンプ６００は読み出し時にメモリセルのデータを増幅出力するセンスアンプであり、内部電源用回路７００は書き込み、消去及び読み出し時に必要な電圧を発生する電源回路である。また、トランジスタ８００は、そのドレインが各メモリセルＭ１１〜ＭｍｎのソースＳに接続され、そのソースに所定の電圧が印加されるとともに、信号ＥＢでオン・オフ制御される。このトランジスタ８００を制御することで、各メモリセルＭ１１〜ＭｍｎのソースＳをオープンにしたり、所定の電位を印加したりすることができるようになっている。また、本実施形態では、書き込み及び消去に必要な電圧（ＶＰ１〜ＶＰ４）を、内部電源用回路７００で発生させているが、これらの電圧ＶＰ１〜ＶＰ４を、外部から直接供給して、内部電源用回路７００を省略しても動作は同じである。

図１３に、図１２に示す不揮発性半導体メモリ装置の動作表を示す。図１３は、各動作モードにおいて、各メモリセルＭ１１〜ＭｍｎのセレクトゲートＳＧ、コントロールゲートＣＧ、ドレインＤ、ソースＳに印加される電圧と、書き込み信号Ｗの論理レベルを示している。ここで書き込み信号Ｗは書き込み時に“１”となり、非書き込み時（すなわち読み出し又は消去時）に“０”となる信号であり、図１２の書き込み、行デコーダ２００−１〜２００−ｍ及び消去制御回路５００に入力される信号である。上述したように行デコーダ２００−１〜２００−ｍのＮＡＮＤ回路２０４に入力されている書き込み信号Ｗは、各メモリセルＭ１１〜ＭｍｎのコントロールゲートＣＧを選択するための信号であり、書き込み時にはＮＡＮＤ回路２０４を活性化するためＷ＝“１”とされ、消去時及び読み出し時はコントロールゲートＣＧを常に０ＶとするためＷ＝“０”とされる。

図１３に示すように、書き込み時（ホットエレクトロン注入による書き込み方式）では、Ｗを“１”として、ＳＧに８Ｖ、ＣＧに３〜８Ｖ、Ｄに５Ｖ、Ｓに０Ｖを印加する。トランジスタＴ２及びＴ３のドレインおよびゲートに高電圧が印加され、上述した飽和領域にて動作を行うため、ドレイン近傍で空乏層に高電界が印加され、ホットエレクトロンが発生し、それがフローティングゲートＦＧに注入される。電子が注入されるため、トランジスタＴ２及びＴ３の閾値は見かけ上、高くなる。

書き込みベリファイ時（書き込みできたか否かを確認しながらの書き込み時）には、Ｗを“１”として、ＳＧに３Ｖ、ＣＧに２Ｖ、Ｄに１Ｖ、Ｓに０Ｖを印加する。図３を参照して説明したように、書き込みができていれば閾値が高くなっている。したがって、ＣＧが２Ｖで、書き込みが出来ていれば、ドレイン電流は流れない。この電流が検知できなければ（あるいは所定値以下ならば）、閾値は２Ｖ以上になっているということで、書込み終了。もし、閾値が２Ｖ以下で、まだ書込みが十分出来ていなければ、再度書き込みを行って、閾値が２Ｖ以上になるまで続ける。

消去の場合は、Ｗを“０”として、ＳＧに１０Ｖ、ＣＧに０Ｖ、Ｄに８Ｖ、Ｓをｏｐｅｎ（開放）あるいは２Ｖ程度にバイアスして置く。この状態では、ドレインとフローティングゲートＦＧ（ＦＧ１及びＦＧ２）間に高電界が印加され、ＦＮ電流が流れ、フローティングゲートＦＧから電子がドレインに放出され、見かけ上、閾値が下がって見える。

消去ベリファイの場合は、Ｗを“０”として、ＳＧに３Ｖ、ＣＧに０Ｖ、Ｄに１．５Ｖ、Ｓに０．５Ｖ以上の電圧を印加する。この状態で、消去を示す規定の電流が流れていれば消去終了と判断される。メモリセル電流が規定値に達していない場合は、さらに消去を追加し、再度、消去ベリファイを行う。

読み出しは、Ｗを“０”として、ＳＧに３Ｖ（あるいは３〜５Ｖ）、ＣＧに０Ｖ、Ｄに１Ｖ、Ｓに０Ｖを印加すると、書き込み状態（閾値が正）であれば、電流は流れず“０”と判断、消去状態（閾値が負）であれば、電流が流れ、“１”と判断される。

また、書き込みもＦＮ電流で行う書き込み２では、Ｗを“１”として、ＳＧに８Ｖ（あるいは５Ｖ）、ＣＧに１５Ｖ、Ｄに０Ｖ、Ｓはｏｐｅｎあるいは０Ｖを印加すれば、チャネルとフローティングゲート間に高電圧が印加され、電子注入が行われる。

以上の構成では、行デコーダ２００−１〜２００−ｍが、書き込み信号Ｗに応じて、少なくともデータ消去時と読み出し時に各レベルシフタ兼バッファ２０５の出力電圧が０Ｖとなる。

以上、本発明の各実施の形態によれば、１層ポリシリコンプロセスで、レイアウト面積の増大を抑えつつ、複数の並列接続されたフローティングゲート型トランジスタを用いてメモリセルを構成することができるので、標準ロジックのＣＭＯＳプロセスで高信頼性を確保した不揮発性半導体メモリが実現でき、ロジック混載メモリを容易に、また安価に実現できる。

なお、本発明の実施の形態は、上記のものに限定されず、例えば各メモリセルにおけるフローティングゲート型トランジスタの並列接続の個数を３以上の複数とする変更などを行うことが可能である。

Ｔ１…トランジスタ（ＭＯＳトランジスタ） Ｔ２、Ｔ３、Ｔ４…フローティングゲート型トランジスタ（フローティングゲート型ＭＯＳトランジスタ） Ｃ１、Ｃ２…キャパシタ Ｄ…メモリセルのドレイン Ｓ…メモリセルのソース ＳＧ…セレクトゲート ＣＧ、ＣＧ１、ＣＧ２…コントロールゲート ＦＧ、ＦＧ１、ＦＧ２…フローティングゲート １…ｐ型半導体基板 ２、２ａ、２ｂ…ｎ型ウェル（ｎ−ｗｅｌｌ） ３…トランジスタ ４…フローティングゲート型トランジスタ ５…ｎ型ドレイン拡散層 ６…ｎ型拡散層 ７…ｎ型拡散層 ８…ポリシリコン層 ９…ポリシリコン層 １０…コンタクト １１…コンタクト １２…メタル配線 １３…メタル配線 １４…キャパシタ １５、１５ａ、１５ｂ…ｐ型拡散層 ５５…ｎ型拡散層 １６…コンタクト １７…ｎ型拡散層 １８…コンタクト １９、１９ａ、１９ｂ…メタル配線 ２０…分離用絶縁酸化膜 Ｍ１１〜Ｍ１４、Ｍ２１〜２４、Ｍ３１〜３４、Ｍ１１〜Ｍｍｎ…メモリセル １００…メモリセルアレイ ２００−１〜２００−ｍ…行デコーダ ３００…列選択ゲート回路 ４００−１〜４００−ｎ…列デコーダ ５００…書き込み、消去制御回路 ６００…センスアンプ ７００…内部電源用回路 ２０１…デコーダ部 ２０２…インバータ ２０３…レベルシフタ兼バッファ ２０４…ＮＡＮＤ回路 ２０５…レベルシフタ兼バッファ ４０１…デコーダ部 ４０２…インバータ ４０３…レベルシフタ兼バッファ。

Claims (6)

1. 半導体基板上に形成される複数のＭＯＳトランジスタからなり、当該メモリセルを選択するためのセレクトゲートと、記憶内容を制御するためのコントロールゲートとを有する不揮発性半導体メモリセルであって、
   共通の前記コントロールゲートで制御されるとともに、互いに並列接続された複数のフローティングゲート型トランジスタと、
   前記複数のフローティングゲート型トランジスタと直列に接続され、前記セレクトゲートに接続される選択トランジスタとを有し、
   前記複数のフローティングゲート型トランジスタと前記選択トランジスタとが前記半導体基板上で直線状に配列されたものであって、前記複数のフローティングゲート型トランジスタの各ドレインが直線状のメタル配線で接続されたものであり、前記コントロールゲートと複数の前記フローティングゲート型トランジスタの各フローティングゲートとの間に形成された複数のキャパシタが、同一のｎ型ウェルを用いて形成されたものである
   ことを特徴とする不揮発性半導体メモリセル。
2. 半導体基板上に形成される複数のＭＯＳトランジスタからなり、当該メモリセルを選択するためのセレクトゲートと、記憶内容を制御するためのコントロールゲートとを有する不揮発性半導体メモリセルであって、
   共通の前記コントロールゲートで制御されるとともに、互いに並列接続された複数のフローティングゲート型トランジスタと、
   前記複数のフローティングゲート型トランジスタと直列に接続され、前記セレクトゲートに接続される選択トランジスタとを有し、
   前記複数のフローティングゲート型トランジスタと前記選択トランジスタとが前記半導体基板上で直線状に配列されたものであって、前記複数のフローティングゲート型トランジスタの各ドレインが直線状のメタル配線で接続されたものであり、前記コントロールゲートと複数の前記フローティングゲート型トランジスタの各フローティングゲートとの間に形成された複数のキャパシタが、同一のｎ型拡散層を用いて形成されたものである
   ことを特徴とする不揮発性半導体メモリセル。
3. 半導体基板上に形成される複数のＭＯＳトランジスタからなり、当該メモリセルを選択するためのセレクトゲートと、記憶内容を制御するためのコントロールゲートとを有する不揮発性半導体メモリセルを、複数個格子状に配列して有する不揮発性半導体メモリ装置であって、
   前記各不揮発性半導体メモリセルが、
   共通の前記コントロールゲートで制御されるとともに、互いに並列接続された複数のフローティングゲート型トランジスタと、
   前記複数のフローティングゲート型トランジスタと直列に接続され、前記セレクトゲートに接続される選択トランジスタとを有し、
   前記複数のフローティングゲート型トランジスタと前記選択トランジスタとが前記半導体基板上で直線状に配列されたものであって、前記複数のフローティングゲート型トランジスタの各ドレインが直線状のメタル配線で接続されたものであり、かつ、前記コントロールゲートと複数の前記フローティングゲート型トランジスタの各フローティングゲートとの間に形成された複数のキャパシタが同一のｎ型拡散層内に形成されたものであって、
   前記ｎ型拡散層が複数の不揮発性半導体メモリセルで共用されている
   ことを特徴とする不揮発性半導体メモリ装置。
4. 半導体基板上に形成される複数のＭＯＳトランジスタからなり、当該メモリセルを選択するためのセレクトゲートと、記憶内容を制御するためのコントロールゲートとを有する不揮発性半導体メモリセルを、複数個格子状に配列して有する不揮発性半導体メモリ装置であって、
   前記各不揮発性半導体メモリセルが、
   共通の前記コントロールゲートで制御されるとともに、互いに並列接続された複数のフローティングゲート型トランジスタと、
   前記複数のフローティングゲート型トランジスタと直列に接続され、前記セレクトゲートに接続される選択トランジスタとを有し、
   前記複数のフローティングゲート型トランジスタと前記選択トランジスタとが前記半導体基板上で直線状に配列されたものであって、前記複数のフローティングゲート型トランジスタの各ドレインが直線状のメタル配線で接続されたものであり、
   前記不揮発性半導体メモリセルを指定するアドレス信号をデコードした信号と、前記不揮発性半導体メモリセルの書き込み信号とに基づいて生成した制御信号を、所定の前記コントロールゲートに出力する出力手段を有するデコーダを備えており、前記コントロールゲートと複数の前記フローティングゲート型トランジスタの各フローティングゲートとの間に形成された複数のキャパシタが、同一のｎ型ウェルを用いて形成されたものである
   ことを特徴とする不揮発性半導体メモリ装置。
5. 半導体基板上に形成される複数のＭＯＳトランジスタからなり、当該メモリセルを選択するためのセレクトゲートと、記憶内容を制御するためのコントロールゲートとを有する不揮発性半導体メモリセルを、複数個格子状に配列して有する不揮発性半導体メモリ装置であって、
   前記各不揮発性半導体メモリセルが、
   共通の前記コントロールゲートで制御されるとともに、互いに並列接続された複数のフローティングゲート型トランジスタと、
   前記複数のフローティングゲート型トランジスタと直列に接続され、前記セレクトゲートに接続される選択トランジスタとを有し、
   前記複数のフローティングゲート型トランジスタと前記選択トランジスタとが前記半導体基板上で直線状に配列されたものであって、前記複数のフローティングゲート型トランジスタの各ドレインが直線状のメタル配線で接続されたものであり、
   前記不揮発性半導体メモリセルを指定するアドレス信号をデコードした信号と、前記不揮発性半導体メモリセルの書き込み信号とに基づいて生成した制御信号を、所定の前記コントロールゲートに出力する出力手段を有するデコーダを備えており、前記コントロールゲートと複数の前記フローティングゲート型トランジスタの各フローティングゲートとの間に形成された複数のキャパシタが、同一のｎ型拡散層を用いて形成されたものである
   ことを特徴とする不揮発性半導体メモリ装置。
6. 前記デコーダが、前記書き込み信号に応じて、データ消去時と読み出し時に前記出力手段の出力電圧を０Ｖとするものである
   ことを特徴とする請求項４または請求項５に記載の不揮発性半導体メモリ装置。

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