JP2010123186A - 不揮発性半導体メモリ - Google Patents

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Abstract

【課題】ワード線に高電位を転送する高耐圧型トランジスタの信頼性を向上させる。
【解決手段】本発明の例に係わる不揮発性半導体メモリは、ＮＡＮＤブロックＢＫ１内のワード線ＷＬ１〜ＷＬｎと電位転送線ＣＧ１〜ＣＧｎとの間に接続されるＮチャネルＭＯＳトランジスタ２１（ＢＫ１）と、ＮＡＮＤブロックＢＫ２内のワード線ＷＬ１〜ＷＬｎと電位転送線ＣＧ１〜ＣＧｎとの間に接続されるＮチャネルＭＯＳトランジスタ２１（ＢＫ２）とを備える。ＮＡＮＤブロックＢＫ１内のメモリセルＭＣに対するデータ消去時に、半導体基板にプラスの第１の電位（Ｖｅｒａ＋Ｖａｄｄ）を印加し、電位転送線ＣＧ１〜ＣＧｎに第１の電位（Ｖｅｒａ＋Ｖａｄｄ）よりも低いプラスの第２の電位Ｖａｄｄを印加し、ＮチャネルＭＯＳトランジスタ２１（ＢＫ１）をオンにし、ＮチャネルＭＯＳトランジスタ２１（ＢＫ２）をオフにする。
【選択図】図８

Description

本発明は、不揮発性半導体メモリの消去動作時の電位関係に関する。
電荷蓄積層内の電荷量により２値以上のデータを記憶する不揮発性半導体メモリ、例えば、ＮＡＮＤ型フラッシュメモリは、書き込み、読み出し及び消去の３つの基本動作を有する。ここで、書き込みとは、電子を電荷蓄積層に注入する動作のことであり、消去とは、電子を電荷蓄積層から放出する又は正孔を電荷蓄積層に注入する動作のことである。
このような不揮発性半導体メモリでは、メモリセルアレイは、複数のメモリブロック（例えば、ＮＡＮＤブロック）から構成され、消去は、メモリブロック単位で行われる。
データ消去時、選択されたメモリブロックでは、全てのメモリセルのチャネル部が消去電位（プラスの高電位）に設定され、全てのワード線（メモリセルのコントロールゲート電極）が接地電位に設定される。
従って、選択されたメモリブロック内の全てのメモリセルでは、電子が電荷蓄積層からチャネル部へ放出されるか、又は、正孔がチャネル部から電荷蓄積層へ注入され、データ消去が実行される。
また、非選択のメモリブロックでは、全てのメモリセルのチャネルが消去電位に設定されるが、全てのワード線がフローティングに設定されるため、全てのワード線の電位は、容量カップリングによりブースト電位（消去電位よりも少し低いプラスの高電位）にブーストされる。
従って、非選択のメモリブロック内の全てのメモリセルでは、データ消去が実行されることがない。
ところで、複数のメモリブロックに対応して、複数の転送トランジスタブロックが設けられる。また、各々の転送トランジスタブロックは、１ブロック内の複数のワード線の本数と同じ数の複数の高電位転送用ＮチャネルＭＯＳトランジスタを有する。そして、複数の高電位転送用ＮチャネルＭＯＳトランジスタの拡散層の一端は、１ブロック内の複数のワード線に接続され、拡散層の他端は、複数の転送トランジスタブロックに共通に設けられる複数の電位転送線（コントロールゲート線）に接続される。
この場合、上述の消去時において、電位転送線には接地電位を印加し、選択されたメモリブロックに対応する転送トランジスタブロック内の高電位転送用ＮチャネルＭＯＳトランジスタをオン状態にし、非選択のメモリブロックに対応する転送トランジスタブロック内の高電位転送用ＮチャネルＭＯＳトランジスタをオフ状態にする。
このため、非選択のメモリブロックに対応する転送トランジスタブロック内の高電位転送用ＮチャネルＭＯＳトランジスタでは、そのソース（電位転送線側）に接地電位が印加され、そのドレイン（ワード線側）にブースト電位が印加される。
この状態において、非選択のメモリブロックに対応する転送トランジスタブロック内の高電位転送用ＮチャネルＭＯＳトランジスタには、微小ながら、ソース／ドレイン間にパンチスルーリークが発生し、これに起因して、その高電位転送用ＮチャネルＭＯＳトランジスタのゲート絶縁膜中、又は、半導体基板とソース／ドレイン拡散層との界面準位に電子がトラップされる。
従って、消去回数が増加し、カットオフ状態の高電位転送用ＮチャネルＭＯＳトランジスタについて、そのソース／ドレイン間に電圧ストレスが印加された状態が長時間に及ぶと、これらのトラップ電子の量が多くなり、高電位転送能力の低下などの信頼性の劣化、さらには、書き込み／消去不良といった問題が発生する。
特開平２−１９６４６９号公報 特開２００７−２８１２６７号広報
本発明は、ワード線に高電位を転送するためのＮチャネルＭＯＳトランジスタの信頼性を向上させる技術について提案する。
本発明の例に係る不揮発性半導体メモリは、半導体基板と、前記半導体基板上に配置され、電荷蓄積層及び制御ゲート電極を有する第１及び第２のメモリセルと、前記第１のメモリセルの制御ゲート電極に接続される第１のワード線と、前記第２のメモリセルの制御ゲート電極に接続される第２のワード線と、前記第１及び第２のワード線に共通に接続される電位転送線と、それぞれの拡散層が前記第１のワード線と前記電位転送線とに接続された第１のＮチャネルＭＯＳトランジスタと、それぞれの拡散層が前記第２のワード線と前記電位転送線とに接続された第２のＮチャネルＭＯＳトランジスタと、前記第１のメモリセルに対するデータ消去時に、前記半導体基板にプラスの第１の電位を印加し、前記電位転送線に前記第１の電位よりも低いプラスの第２の電位を印加し、前記第１のＮチャネルＭＯＳトランジスタをオンにし、前記第２のＮチャネルＭＯＳトランジスタをオフにする制御回路とを備える。
本発明の例に係る不揮発性半導体メモリは、半導体基板と、前記半導体基板上に配置され、電荷蓄積層及び制御ゲート電極を有する第１及び第２のメモリセルと、前記第１のメモリセルの制御ゲート電極に接続される第１のワード線と、前記第２のメモリセルの制御ゲート電極に接続される第２のワード線と、前記第１及び第２のワード線に共通に接続される電位転送線と、それぞれの拡散層が前記第１のワード線と前記電位転送線とに接続された第１のＮチャネルＭＯＳトランジスタと、それぞれの拡散層が前記第２のワード線と前記電位転送線とに接続された第２のＮチャネルＭＯＳトランジスタと、前記第１のメモリセルに対するデータ消去時に、前記半導体基板にプラスの第１の電位を印加し、前記電位転送線に接地電位を印加し、前記第１のＮチャネルＭＯＳトランジスタをオンにし、前記第２のＮチャネルＭＯＳトランジスタのゲート電極にマイナスの第２の電位を印加して前記第２のＮチャネルＭＯＳトランジスタをオフにする制御回路とを備える。
本発明によれば、ワード線に高電位を転送するためのＮチャネルＭＯＳトランジスタの信頼性を向上させることができる。
以下、図面を参照しながら、本発明の例を実施するための最良の形態について詳細に説明する。
１． 概要
本発明の例では、データ消去を、電荷蓄積層からチャネル部への電子の放出、又は、チャネル部から電荷蓄積層への正孔の注入により行う不揮発性半導体メモリを対象とする。
このような不揮発性半導体メモリでは、データ消去の対象となる第１のメモリセルに接続される第１のワード線とデータ消去の対象とならない第２のメモリセルに接続される第２のワード線とは、共通に、電位転送線に接続される。
また、それぞれの拡散層が第１のワード線と電位転送線とに接続された第１のＮチャネルＭＯＳトランジスタをオンにし、それぞれの拡散層が第２のワード線と電位転送線とに接続された第２のＮチャネルＭＯＳトランジスタをオフにして、第１及び第２のメモリセルのうち第１のメモリセルのみに対してデータ消去を実行する。
本発明の例では、このような第１のメモリセルに対するデータ消去時に、半導体基板にプラスの第１の電位を印加し、電位転送線に第１の電位よりも低いプラスの第２の電位を印加して、第２のＮチャネルＭＯＳトランジスタのゲート絶縁膜中、又は、半導体基板とソース／ドレイン拡散層との界面準位への電子トラップを抑制し、信頼性の向上を図る。
また、このような第１のメモリセルに対するデータ消去時に、半導体基板にプラスの第１の電位を印加し、電位転送線に接地電位を印加し、第２のＮチャネルＭＯＳトランジスタのゲート電極にマイナスの第２の電位を印加して、第２のＮチャネルＭＯＳトランジスタのゲート絶縁膜中、又は、半導体基板とソース／ドレイン拡散層との界面準位への電子トラップを抑制し、信頼性の向上を図る。
ここで、半導体基板にはウェル領域が含まれる。例えば、本発明の例では、Ｐ型半導体基板上に形成される高電位転送用ＮチャネルＭＯＳトランジスタ、Ｐ型ウェル領域上に形成される高電位転送用ＮチャネルＭＯＳトランジスタの双方を対象とする。
また、ＭＯＳトランジスタについては、ゲート電極及びゲート絶縁膜の材料は限定されない。通常は、ゲート電極は、導電性ポリシリコン、ゲート絶縁膜は、酸化シリコンから構成されるが、これに限定されることはない。
２． 先行技術との差異について
ＭＯＳトランジスタのカットオフ時のパンチスルーリークを防止する技術として、バックゲートバイアスを与える技術が知られている（例えば、特許文献１，２を参照）。
本発明の例は、バックゲートバイアスよりも簡易にカットオフ時のパンチスルーリークを防止する技術を提案するものである。すなわち、バックゲートバイアスを加える場合では、半導体基板またはウェルを共通するトランジスタ全てにバックゲートバイアスが加わり、半導体基板またはウェルを共通するＭＯＳトランジスタの閾値が上昇してしまう。
ここで、不揮発性半導体メモリのワード線ドライバにおいては、データ消去の対象となるメモリセルに接続される高耐圧型ＭＯＳトランジスタのソースと、データ消去の対象とならないメモリセルに接続される高耐圧型ＭＯＳトランジスタのソースとが、共通の電位転送線に接続される、という回路上の特徴を有する。
本発明の例は、このような回路上の特徴を生かして、バックゲートバイアスに変えて、ＭＯＳトランジスタのカットオフ時のパンチスルーリークを防止する非常に有効な技術である。
但し、本発明の例とバックゲートバイアスとを組み合わせて使用することも当然に可能である。
３． 実施形態
(1) 全体図
図１は、ＮＡＮＤ型フラッシュメモリの全体図を示している。
メモリセルアレイ１１は、複数のブロックＢＫ１，ＢＫ２，・・・ＢＫｊから構成される。複数のブロックＢＫ１，ＢＫ２，・・・ＢＫｊの各々は、複数のセルユニットを有し、複数のセルユニットの各々は、直列接続された複数のメモリセルからなるＮＡＮＤストリングと、その両端に１つずつ接続される２つのセレクトゲートトランジスタとから構成される。
データラッチ回路１２は、読み出し／書き込み時にデータを一時的にラッチする機能を有し、例えば、フリップフロップ回路から構成される。Ｉ／Ｏ（input/output）バッファ１３は、データのインターフェイス回路として、アドレスバッファ１４は、アドレス信号インターフェイス回路として機能する。
アドレス信号には、ブロックアドレス信号、ロウアドレス信号及びカラムアドレス信号が含まれる。
ロウデコーダ１５は、ブロックアドレス信号に基づいて、複数のブロックＢＫ１，ＢＫ２，・・・ＢＫｊのうちの１つを選択し、ロウアドレス信号に基づいて、選択ブロック内の複数のワード線のうち１つを選択する。ワード線ドライバ１７は、選択ブロック内の複数のワード線を駆動する。
カラムデコーダ１６は、カラムアドレス信号に基づいて、複数のビット線のうちの１つを選択する。
基板電位制御回路１８は、半導体基板の電位を制御する。具体的には、Ｐ型半導体基板内に、Ｎ型ウェル領域とＰ型ウェル領域からなるダブルウェル領域が形成され、メモリセルがＰ型ウェル領域内に形成される場合、Ｐ型ウェル領域の電位を動作モードに応じて制御する。
例えば、読み出し／書き込み時には、Ｐ型ウェル領域を０Ｖに設定し、消去時には、Ｐ型ウェル領域を１５Ｖ以上４０Ｖ以下の電位に設定する。
電位発生回路１９は、ワード線ドライバ１７を制御する電位、及び、メモリセルアレイ１１内の複数のワード線に転送する転送電位を発生する。
転送電位セレクタ２４は、動作モード、選択されたワード線の位置などの情報に基づいて、メモリセルアレイ１１内の複数のワード線の各々に供給する転送電位の値を選択し、これら転送電位を、ワード線ドライバ１７を介して複数のワード線に供給する。
例えば、データ書き込み時には、選択ブロック内の選択ワード線に書き込み電位が供給され、選択ブロック内の非選択ワード線に書き込み電位よりも低い電位が供給される。また、データ読み出し時には、選択ブロック内の選択ワード線に、セル内のデータに応じてオン／オフが決まる読み出し電位が供給され、選択ブロック内の非選択ワード線に、セル内のデータにかかわらず常にオンになる電位が供給される。また、データ消去時には、選択ブロック内の全てのワード線に例えば接地電位（０Ｖ）が供給される。
制御回路２０は、データラッチ回路１２、Ｉ／Ｏバッファ１３、アドレスバッファ１４、ロウデコーダ１５、ワード線ドライバ１７、基板電位制御回路１８、電位発生回路１９、転送電位セレクタ２４などの周辺回路の動作を制御する。
(2) メモリセルアレイとワード線ドライバ
図２は、ＮＡＮＤ型フラッシュメモリのメモリセルアレイとワード線ドライバとを示している。
メモリセルアレイ１１は、カラム方向に配置される複数のＮＡＮＤブロックＢＫ１，ＢＫ２，・・・から構成される。
ＮＡＮＤブロックＢＫ１，ＢＫ２，・・・の各々は、ロウ方向に配置される複数のセルユニットを有する。複数のセルユニット各々は、直列接続された複数のメモリセルＭＣからなるＮＡＮＤストリングと、その両端に１つずつ接続される２つのセレクトゲートトランジスタＳＴとから構成される。
セルユニットは、例えば、図３に示すようなレイアウトを有する。セルユニットのカラム方向の断面構造は、例えば、図４に示すような構造となる。
セルユニットの一端は、ビット線ＢＬ１，ＢＬ２，・・・ＢＬ（ｍ−１），ＢＬｍに接続され、他端は、ソース線ＳＬに共通接続される。
メモリセルアレイ１１上には、複数のワード線ＷＬ１，ＷＬ２，・・・ＷＬ（ｎ−１），ＷＬｎと複数のセレクトゲート線ＳＧＳ，ＳＧＤが配置される。
例えば、ＮＡＮＤブロックＢＫ１内には、ｎ（ｎは複数）本のワード線ＷＬ１，ＷＬ２，・・・ＷＬ（ｎ−１），ＷＬｎと２本のセレクトゲート線ＳＧＳ，ＳＧＤとが配置される。
ＮＡＮＤブロックＢＫ１内の複数のワード線ＷＬ１，ＷＬ２，・・・ＷＬ（ｎ−１），ＷＬｎ及び複数のセレクトゲート線ＳＧＳ，ＳＧＤは、ロウ方向に延び、ワード線ドライバ１７（ＤＲＶ１）内の転送トランジスタユニット２１（ＢＫ１）に接続される。また、ワード線ＷＬ１，ＷＬ２，・・・ＷＬ（ｎ−１），ＷＬｎはロウ方向に隣接するそれぞれのメモリセルＭＣの制御ゲート電極を共通接続する。また、セレクトゲート線ＳＧＳ，ＳＧＤはロウ方向に隣接するそれぞれのセレクトゲートトランジスタＳＴのゲート電極を共通接続する。
転送トランジスタユニット２１（ＢＫ１）は、複数のＮチャネルＭＯＳトランジスタＴｒ１１乃至Ｔｒｎ１を有しており、このＮチャネルＭＯＳトランジスタの拡散層の一端が電位転送線（コントロールゲート線）ＣＧ１，ＣＧ２，・・・ＣＧ（ｎ−１），ＣＧｎ，ＳＧＳＶ，ＳＧＤＶに接続される。また、他方の拡散層は、ワード線ＷＬ１，ＷＬ２，・・・ＷＬ（ｎ−１），ＷＬｎ、セレクトゲート線ＳＧＳ，ＳＧＤと接続されている。また、それぞれのＮチャネルＭＯＳトランジスタのゲート電極は転送トランジスタユニット２１毎に共通接続されている。
電位転送線ＣＧ１，ＣＧ２，・・・ＣＧ（ｎ−１），ＣＧｎ，ＳＧＳＶ，ＳＧＤＶは、それぞれ、ロウ方向に交差するカラム方向に延び、転送電位セレクタ２４に接続される。
転送トランジスタユニット２１（ＢＫ１）を構成するＮチャネルＭＯＳトランジスタは、電源電位よりも高い電位を転送できるように、高耐圧（high voltage）型ＮチャネルＭＯＳトランジスタから構成される。ただし、セレクトゲート線ＳＧＳ，ＳＧＤに接続されているＮチャネルＭＯＳトランジスタには高い電圧が加わらないため低耐圧ＭＯＳトランジスタから構成される場合もある。
ワード線ドライバ１７（ＤＲＶ１）内のブースタ２２−１は、ロウデコーダ１５から出力されるデコード信号を受ける。
例えば、ワード線ドライバ１７（ＤＲＶ１）内に形成されるブースタ２２−１は、転送トランジスタユニット２１（ＢＫ１）内に配置されたＮチャネルＭＯＳトランジスタのゲート電極に接続され、ＮＡＮＤブロックＢＫ１が選択されているとき、転送トランジスタユニット２１（ＢＫ１）内に配置されたＮチャネルＭＯＳトランジスタをオンにする電位を発生し、ＮＡＮＤブロックＢＫ１が選択されていないとき、転送トランジスタユニット２１（ＢＫ１）内に配置されたＮチャネルＭＯＳトランジスタをオフにする電位を発生する。
同様に、ＮＡＮＤブロックＢＫ２内には、ｎ（ｎは複数）本のワード線ＷＬ１，ＷＬ２，・・・ＷＬ（ｎ−１），ＷＬｎと２本のセレクトゲート線ＳＧＳ，ＳＧＤとが配置される。
ＮＡＮＤブロックＢＫ２内の複数のワード線ＷＬ１，ＷＬ２，・・・ＷＬ（ｎ−１），ＷＬｎ及び複数のセレクトゲート線ＳＧＳ，ＳＧＤは、ロウ方向に延び、ワード線ドライバ１７（ＤＲＶ２）内の転送トランジスタユニット２１（ＢＫ２）に接続される。また、ワード線ＷＬ１，ＷＬ２，・・・ＷＬ（ｎ−１），ＷＬｎはロウ方向に隣接するそれぞれのメモリセルＭＣの制御ゲート電極を共通接続する。また、セレクトゲート線ＳＧＳ，ＳＧＤはロウ方向に隣接するそれぞれのセレクトゲートトランジスタＳＴのゲート電極を共通接続する。
転送トランジスタユニット２１（ＢＫ２）は、複数のＮチャネルＭＯＳトランジスタＴｒ１１乃至Ｔｒｎ１を有しており、このＮチャネルＭＯＳトランジスタの拡散層の一端が電位転送線（コントロールゲート線）ＣＧ１，ＣＧ２，・・・ＣＧ（ｎ−１），ＣＧｎ，ＳＧＳＶ，ＳＧＤＶに接続される。また、他方の拡散層は、ワード線ＷＬ１，ＷＬ２，・・・ＷＬ（ｎ−１），ＷＬｎ、セレクトゲート線ＳＧＳ，ＳＧＤと接続されている。また、それぞれのＮチャネルＭＯＳトランジスタのゲート電極は転送トランジスタユニット２１毎に共通接続されている。
転送トランジスタユニット２１（ＢＫ２）を構成するＮチャネルＭＯＳトランジスタは、電源電位よりも高い電位を転送できるように、高耐圧（high voltage）型ＮチャネルＭＯＳトランジスタから構成される。ただし、セレクトゲート線ＳＧＳ，ＳＧＤに接続されているＮチャネルＭＯＳトランジスタには高い電圧が加わらないため低耐圧ＭＯＳトランジスタから構成される場合もある。
ワード線ドライバ１７（ＤＲＶ２）内のブースタ２２−２は、ロウデコーダ１５から出力されるデコード信号を受ける。
例えば、ワード線ドライバ１７（ＤＲＶ２）内に形成されるブースタ２２−２は、転送トランジスタユニット２１（ＢＫ２）内に配置されたＮチャネルＭＯＳトランジスタのゲート電極に接続され、ＮＡＮＤブロックＢＫ２が選択されているとき、転送トランジスタユニット２１（ＢＫ２）内に配置されたＮチャネルＭＯＳトランジスタをオンにする電位を発生し、ＮＡＮＤブロックＢＫ２が選択されていないとき、転送トランジスタユニット２１（ＢＫ２）内に配置されたＮチャネルＭＯＳトランジスタをオフにする電位を発生する。
図５は、ワード線ドライバ内の転送トランジスタユニットを構成するＮチャネルＭＯＳトランジスタのレイアウトを示している。
ＮＡＮＤブロックＢＫ１，ＢＫ２，・・・内のＮＡＮＤストリング２３は、直列接続された複数のメモリセルから構成される。図５において、ＮＡＮＤストリング２３は、６個のメモリセルから構成される場合の例を示している。この場合、１つのブロック内には、６本のワード線ＷＬ１，ＷＬ２，・・・ＷＬ６が配置される。
ワード線ＷＬ１，ＷＬ２，・・・ＷＬ６は、半導体基板上の配線層に形成される。
メモリセルアレイ１１の一端側は、ブロックＢＫ１，ＢＫ２，・・・に対応して転送トランジスタユニット２１（ＢＫ１），（ＢＫ２），・・・が配置される。
また、転送トランジスタユニット２１（ＢＫ１）内の６個のＮチャネルＭＯＳトランジスタＴｒ１１乃至Ｔｒ６１は、ロウ方向に並んで配置され、そのドレインがＮＡＮＤブロックＢＫ１内の６本のワード線ＷＬ１，ＷＬ２，・・・ＷＬ６にそれぞれ接続される。また、チャネルＭＯＳトランジスタＴｒ１１乃至Ｔｒ６１のゲート電極は図５中では分断されているが上層配線（図示せず）等で共通接続されている。
同様に、転送トランジスタユニット２１（ＢＫ２）内の６個のＮチャネルＭＯＳトランジスタＴｒ１２乃至Ｔｒ６２は、ロウ方向に並んで配置され、そのドレインがＮＡＮＤブロックＢＫ２内の６本のワード線ＷＬ１，ＷＬ２，・・・ＷＬ６にそれぞれ接続される。また、ＮチャネルＭＯＳトランジスタＴｒ１２乃至Ｔｒ６２のゲート電極は図５中では分断されているが上層配線（図示せず）等で共通接続されている。
転送トランジスタユニット２１（ＢＫ１），（ＢＫ２），・・・上には、６本の電位転送線ＣＧ１，ＣＧ２，・・・ＣＧ６が配置される。
また、転送トランジスタユニット２１（ＢＫ１）内の６個のＮチャネルＭＯＳトランジスタＴｒ１１乃至Ｔｒ６１のソースは、導電線２５を介して、６本の電位転送線ＣＧ１，ＣＧ２，・・・ＣＧ６にそれぞれ接続される。同様に、転送トランジスタユニット２１（ＢＫ２）内の６個のＮチャネルＭＯＳトランジスタＴｒ１２乃至Ｔｒ６２のソースは、導電線２５を介して、６本の電位転送線ＣＧ１，ＣＧ２，・・・ＣＧ６にそれぞれ接続される。
ここで、カラム方向に隣接するＮチャネルＭＯＳトランジスタＴｒ１１、Ｔｒ１２のソースは同じ電位転送線ＣＧ１に接続されている。以下同様にＮチャネルＭＯＳトランジスタＴｒ２１、Ｔｒ２２のソースは同じ電位転送線ＣＧ２に接続され、ＮチャネルＭＯＳトランジスタＴｒ３１、Ｔｒ３２のソースは同じ電位転送線ＣＧ３に接続され、ＮチャネルＭＯＳトランジスタＴｒ４１、Ｔｒ４２のソースは同じ電位転送線ＣＧ４に接続され、ＮチャネルＭＯＳトランジスタＴｒ５１、Ｔｒ５２のソースは同じ電位転送線ＣＧ５に接続され、ＮチャネルＭＯＳトランジスタＴｒ６１、Ｔｒ６２のソースは同じ電位転送線ＣＧ６に接続されている。
また、ＮチャネルＭＯＳトランジスタＴｒ１１乃至Ｔｒｎ２のゲート電極は半導体基板上にゲート絶縁膜を介して形成されている。また、半導体基板を半導体基板中に形成されたＰウェルに置き換えても良い。この場合、１つの連続したＰウェル上にＮチャネルＭＯＳトランジスタＴｒ１１乃至Ｔｒｎ２がゲート絶縁膜を介して形成されることになる。
図６は、メモリセルアレイのカラム方向の断面図を示している。
Ｐ型シリコン基板２５ａ内には、Ｐ型シリコン基板２５ａ中に形成されたＰ型ウェル領域２５ｃと、このＰ型ウェル領域２５ｃを覆うように形成されたＮ型ウェル領域２５ｂから構成されるダブルウェル領域が形成される。
セルユニットＣＵの一端、つまり、セレクトゲートトランジスタのドレイン拡散層は、ビット線ＢＬに接続される。ビット線ＢＬは、高耐圧型ＮチャネルＭＯＳトランジスタを介して、センスアンプＳ／Ａに接続される。
セルユニットＣＵの他端、つまり、セレクトゲートトランジスタのソース拡散層は、ソース線ＳＬに接続される。
Ｎ型ウェル領域２５ｂは、Ｎ＋型コンタクト層３０Ａを経由して、電位設定線ＰＬに接続され、Ｐ型ウェル領域２５ｃは、Ｐ＋型コンタクト層３０Ｂを経由して、電位設定線ＰＬに接続される。電位設定線ＰＬは、例えば、基板電位制御回路に接続される。
(3) データ消去時の電位関係について
本発明の主要部は、概要で説明したように、データ消去時の電位関係にある。以下では、図１乃至図６で説明したＮＡＮＤ型フラッシュメモリにおけるデータ消去時の電位関係について、図２の回路図を用いて詳細に説明する。
以下の説明で使用する図面は、全て、図２に対応しており、これら図面内で使用される符号の意味は、図２のそれと同じである。
また、前提条件として、複数のＮＡＮＤブロックＢＫ１，ＢＫ２，・・・のうち、ＮＡＮＤブロックＢＫ１内のメモリセルＭＣに対してデータ消去を実行し、ＢＫ２，・・・のメモリセルＭＣはデータ消去を実行しないものとする。
Ａ． 第１例
まず、図７に示すように、ブースタ２２−１，２２−２，・・・からブースト電位Ｖｂｏｏｓｔを出力し、転送トランジスタユニット２１（ＢＫ１），２１（ＢＫ２），・・・内のＮチャネルＭＯＳトランジスタをオンするようにＮチャネルＭＯＳトランジスタＴｒ１１乃至Ｔｒｎ２のゲート電極に例えば電源電圧（Ｖｄｄ）を印加する。
ここで、転送トランジスタユニット２１（ＢＫ１），２１（ＢＫ２）内のＮチャネルＭＯＳトランジスタＴｒ１１乃至Ｔｒｎ２のウェル電位またはＰ型シリコン基板２５ａの電位は接地電位（０Ｖ）である。ここで、ブースと電位Ｖｂｏｏｓｔは後述するプラス電位Ｖａｄｄをソースからドレインに転送できる電圧であることが好ましい。
また、転送電位セレクタ２４は、電位転送線ＣＧ１，ＣＧ２，・・・ＣＧ（ｎ−１），ＣＧｎに接地電位（０Ｖ）を出力するため、この接地電位は、転送トランジスタユニット２１（ＢＫ１），２１（ＢＫ２），・・・を経由して、ＮＡＮＤブロックＢＫ１，ＢＫ２，・・・内の複数本のワード線ＷＬ１，ＷＬ２，ＷＬ（ｎ−１），ＷＬｎに転送される。
この後、データ消去の対象となるＮＡＮＤブロックＢＫ１以外の残りの全てのＮＡＮＤブロックＢＫ２，・・・に対応するブースタ２２−２，・・・の出力電位をブースト電位Ｖｂｏｏｓｔから接地電位（０Ｖ）にし、転送トランジスタユニット２１（ＢＫ２），・・・内のＮチャネルＭＯＳトランジスタＴｒ１２乃至Ｔｒｎ２をオフするようにＮチャネルＭＯＳトランジスタＴｒ１２乃至Ｔｒｎ２のゲート電極に例えば０Ｖを印加する。
この時点で、データ消去の対象となるＮＡＮＤブロックＢＫ１内の複数本のワード線ＷＬ１，ＷＬ２，ＷＬ（ｎ−１），ＷＬｎは、接地電位に固定され、データ消去の対象とならない残りの全てのＮＡＮＤブロックＢＫ２，・・・内の複数本のワード線ＷＬ１，ＷＬ２，ＷＬ（ｎ−１），ＷＬｎは、接地電位で、フローティング状態になる。
一方、電位転送線ＣＧ１，ＣＧ２，・・・ＣＧ（ｎ−１），ＣＧｎは転送トランジスタユニット２１（ＢＫ１），２１（ＢＫ２）内のＮチャネルＭＯＳトランジスタＴｒ１１乃至Ｔｒｎ２のソースと接続されているためＮチャネルＭＯＳトランジスタＴｒ１１乃至Ｔｒｎ２のソース・ドレインともに０Ｖになっている。
また、この時点で、ＮＡＮＤブロックＢＫ１，ＢＫ２，・・・が形成されるＰ型ウェル領域２５ｃの電位は、接地電位である。即ち、ウェルコンタクト（Ｐ＋型コンタクト層）３０Ｂには、接地電位（０Ｖ）が印加される。
次に、図８に示すように、転送電位セレクタ２４は、電位転送線ＣＧ１，ＣＧ２，・・・ＣＧ（ｎ−１），ＣＧｎにプラス電位（例えば、０．５Ｖ）Ｖａｄｄを出力する。このプラス電位Ｖａｄｄは、転送トランジスタユニット２１（ＢＫ１）を経由して、データ消去の対象となるＮＡＮＤブロックＢＫ１内の複数本のワード線ＷＬ１，ＷＬ２，ＷＬ（ｎ−１），ＷＬｎに転送される。すなわち、ＮチャネルＭＯＳトランジスタＴｒ１１乃至Ｔｒｎ１のソース及びドレイン電位ともにＶａｄｄとなる。
一方、電位転送線ＣＧ１，ＣＧ２，・・・ＣＧ（ｎ−１），ＣＧｎは転送トランジスタユニット２１（ＢＫ２）のソースにも接続されているためＮチャネルＭＯＳトランジスタＴｒ１２乃至Ｔｒｎ２のソース電位はプラス電位Ｖａｄｄになる。また、ＮチャネルＭＯＳトランジスタＴｒ１２乃至Ｔｒｎ２はオフされているので、ＮチャネルＭＯＳトランジスタＴｒ１２乃至Ｔｒｎ２のドレイン電位は０Ｖを保つ。
次に、ＮＡＮＤブロックＢＫ１，ＢＫ２，・・・が形成されるＰ型ウェル領域の電位を、ウェルコンタクト（Ｐ＋型コンタクト層）３０Ｂを介して、接地電位からプラスの高電位（Ｖｅｒａ＋Ｖａｄｄ）に上昇させる。
ここで、Ｖｅｒａは、データ消去に必要な電位であり、１５Ｖ以上４０Ｖ以下の電位（例えば、２４Ｖ程度）である。また、Ｖａｄｄは、電位転送線ＣＧ１，ＣＧ２，・・・ＣＧ（ｎ−１），ＣＧｎに与えるプラス電位Ｖａｄｄと同じである。また、Ｖｅｒａは型ウェル領域２５ｃの電位（Ｖｅｒａ＋Ｖａｄｄ）とＮチャネルＭＯＳトランジスタＴｒ１１乃至Ｔｒｎ２のソース電位（Ｖａｄｄ）を引き算することにより知ることができる。
この時、ＮＡＮＤブロックＢＫ１内のメモリセルＭＣでは、複数本のワード線ＷＬ１，ＷＬ２，ＷＬ（ｎ−１），ＷＬｎがＶａｄｄであり、チャネル部（Ｐ型ウェル領域２５ｃ）が（Ｖｅｒａ＋Ｖａｄｄ）であるため、電子が電荷蓄積層からチャネル部へ放出されるか、又は、正孔がチャネル部から電荷蓄積層へ注入され、データ消去が実行される。
これに対し、ＮＡＮＤブロックＢＫ２，・・・内のメモリセルＭＣでは、Ｐ型ウェル領域が接地電位からプラスの高電位（Ｖｅｒａ＋Ｖａｄｄ）に上昇すると、容量カップリングにより、フローティング状態の複数本のワード線ＷＬ１，ＷＬ２，ＷＬ（ｎ−１），ＷＬｎが接地電位から（Ｖｅｒａ＋Ｖａｄｄ）程度にまで上昇する。
従って、ＮＡＮＤブロックＢＫ２，・・・内のメモリセルＭＣに対しては、データ消去が実行されない。
このようなデータ消去時、ワード線ドライバ１７（ＤＲＶ２），・・・内の転送トランジスタユニット２１（ＢＫ２），・・・内のカットオフ状態のＮチャネルＭＯＳトランジスタのソースには、プラス電位Ｖａｄｄが印加され、ドレインには、（Ｖｅｒａ＋Ｖａｄｄ）程度の高電位が印加される。
この時のＮチャネルＭＯＳトランジスタＴｒ１２乃至Ｔｒｎ２の電位関係を図９に、ＮチャネルＭＯＳトランジスタＴｒ１１乃至Ｔｒｎ１の電位関係を図１０に示す。
図９に示すように、ゲートＧの電位Ｖｇは、０Ｖ、ウェルの電位Ｖｗｅｌｌは０Ｖ、ソースＳの電位Ｖｓは、Ｖａｄｄ、ドレインＤの電位Ｖｄは、（Ｖｅｒａ＋Ｖａｄｄ）程度である。
この電位関係が従来と異なる点は、ゲートＧの電位Ｖｇ（＝０Ｖ）に対して、ソースＳの電位Ｖｓ（＝Ｖａｄｄ）が大きくなっていることにある。このため、ウェルにバックゲートバイアスが−０．５Ｖ加わっている状態と等価な状態である。ドレインＤからソースＳへのリーク電流（電子の流れは逆）Ｉｌｅａｋが少なくなり、電子がゲート絶縁膜中又は界面準位にトラップされることもない。
これにより、転送トランジスタユニット内のＮチャネルＭＯＳトランジスタの信頼性の向上を図ることができる。
図１０に示すように、ゲートＧの電位Ｖｇは、電源電圧（Ｖｄｄ）、ウェルの電位Ｖｗｅｌｌは、０Ｖ、ソースＳの電位Ｖｓは、Ｖａｄｄ、ドレインＤの電位Ｖｄは、Ｖａｄｄ程度である。
ＮチャネルＭＯＳトランジスタＴｒ１１乃至Ｔｒｎ１はオンしているためドレインにＶａｄｄが転送される。その結果、ＮＡＮＤブロックＢＫ１内のメモリセルＭＣでは電荷蓄積層とＰ型ウェル領域との間の電界が大きくなる。即ち、チャネル部（Ｐ型ウェル領域）を（Ｖｅｒａ＋Ｖａｄｄ）に設定することにより、メモリセルＭＣの制御ゲート電極とチャネル部との間に印加される電圧は、Ｖｅｒａであり、従来と変わらない。このため、データ消去を問題なく実行することができる。
比較例として、従来のカットオフ状態のＮチャネルＭＯＳトランジスタの電位関係を図１１に示す。
ゲートＧの電位Ｖｇは、０Ｖ、ウェルの電位Ｖｗｅｌｌは０Ｖ、ソースＳの電位Ｖｓは、０Ｖ、ドレインＤの電位Ｖｄは、Ｖｅｒａ程度である。
この場合、図１２に示すように、ソースＳの電位Ｖｓ（＝０Ｖ）は、ゲートＧの電位Ｖｇ（＝０Ｖ）と同じであり、ソースとドレインとの間には、（Ｖｅｒａ−０Ｖ）の電圧が印加されるため、ソースＳからドレインＤにリーク電流Ｉｌｅａｋが大きく、電子がホットエレクトロンとなってゲート絶縁膜中又は界面準位にトラップされる。
このように、電位転送線ＣＧ１，ＣＧ２，・・・ＣＧ（ｎ−１），ＣＧｎにプラス電位Ｖａｄｄを与えることで、ワード線ドライバ１７（ＤＲＶ２），・・・内の転送トランジスタユニット２１（ＢＫ２），・・・内のカットオフ状態のＮチャネルＭＯＳトランジスタに発生するリーク電流を防止する。
さらに、ＮチャネルＭＯＳトランジスタのウェルに電位を与えないため、他のＮチャネルトランジスタの閾値変動を考慮しなくて良い。例えば、この他のＮチャネルトランジスタの閾値が上昇すると、ビット線ＢＬの選択ができず書き込み・読み出し不良を引き起こす可能性がある。特に高速動作が要求され、閾値を低くする必要のあるＮチャネルトランジスタを同じウェルまたはＰ型シリコン基板２５ａ上に形成する場合には有効である。
Ｂ． 第２例
まず、図７に示すように、ブースタ２２−１，２２−２，・・・からブースト電位Ｖｂｏｏｓｔを出力し、転送トランジスタユニット２１（ＢＫ１），２１（ＢＫ２），・・・内のＮチャネルＭＯＳトランジスタをオンするようにＮチャネルＭＯＳトランジスタＴｒ１１乃至Ｔｒｎ２のゲート電極に例えば電源電圧（Ｖｄｄ）を印加にする。
ここで、転送トランジスタユニット２１（ＢＫ１），２１（ＢＫ２）内のＮチャネルＭＯＳトランジスタＴｒ１１乃至Ｔｒｎ２のウェル電位またはＰ型シリコン基板２５ａの電位は接地電位（０Ｖ）である。ここで、ブースと電位Ｖｂｏｏｓｔは後述するプラス電位Ｖａｄｄをソースからドレインに転送できる電圧であることが好ましい。
また、転送電位セレクタ２４は、電位転送線ＣＧ１，ＣＧ２，・・・ＣＧ（ｎ−１），ＣＧｎに接地電位（０Ｖ）を出力するため、この接地電位は、転送トランジスタユニット２１（ＢＫ１），２１（ＢＫ２），・・・を経由して、ＮＡＮＤブロックＢＫ１，ＢＫ２，・・・内の複数本のワード線ＷＬ１，ＷＬ２，ＷＬ（ｎ−１），ＷＬｎに転送される。
この後、データ消去の対象となるＮＡＮＤブロックＢＫ１以外の残りの全てのＮＡＮＤブロックＢＫ２，・・・に対応するブースタ２２−２，・・・の出力電位をブースト電位Ｖｂｏｏｓｔから接地電位（０Ｖ）にし、転送トランジスタユニット２１（ＢＫ２），・・・内のＮチャネルＭＯＳトランジスタＴｒ１２乃至Ｔｒｎ２をオフするようにＮチャネルＭＯＳトランジスタＴｒ１２乃至Ｔｒｎ２のゲート電極に例えば０Ｖを印加する。
この時点で、データ消去の対象となるＮＡＮＤブロックＢＫ１内の複数本のワード線ＷＬ１，ＷＬ２，ＷＬ（ｎ−１），ＷＬｎは、接地電位に固定され、データ消去の対象とならない残りの全てのＮＡＮＤブロックＢＫ２，・・・内の複数本のワード線ＷＬ１，ＷＬ２，ＷＬ（ｎ−１），ＷＬｎは、接地電位で、フローティング状態になる。
一方、電位転送線ＣＧ１，ＣＧ２，・・・ＣＧ（ｎ−１），ＣＧｎは転送トランジスタユニット２１（ＢＫ１），２１（ＢＫ２）内のＮチャネルＭＯＳトランジスタＴｒ１１乃至Ｔｒｎ２のソースと接続されているためＮチャネルＭＯＳトランジスタＴｒ１１乃至Ｔｒｎ２のソース・ドレインは０Ｖになっている。
また、この時点で、ＮＡＮＤブロックＢＫ１，ＢＫ２，・・・が形成されるＰ型ウェル領域２５ｃの電位は、接地電位である。即ち、ウェルコンタクト（Ｐ＋型コンタクト層）３０Ｂには、接地電位（０Ｖ）が印加される。
次に、図１３に示すように、データ消去の対象とならないＮＡＮＤブロックＢＫ２，・・・に対応するワード線ドライバ１７（ＤＲＶ２），・・・内のブースタ２２−２，・・・は、マイナス電位（例えば、−１Ｖ）−Ｖｎｅを出力する。このマイナス電位−Ｖｎｅは、転送トランジスタユニット２１（ＢＫ２），・・・内のＮチャネルＭＯＳトランジスタのゲートに印加される。
この後、ＮＡＮＤブロックＢＫ１，ＢＫ２，・・・が形成されるＰ型ウェル領域の電位を、ウェルコンタクト（Ｐ＋型コンタクト層）３０Ｂを介して、接地電位からプラスの高電位Ｖｅｒａに上昇させる。
ここで、Ｖｅｒａは、データ消去に必要な電位であり、１５Ｖ以上４０Ｖ以下の電位（例えば、２４Ｖ程度）である。
この時、ＮＡＮＤブロックＢＫ１内のメモリセルＭＣでは、複数本のワード線ＷＬ１，ＷＬ２，ＷＬ（ｎ−１），ＷＬｎが接地電位であり、チャネル部（Ｐ型ウェル領域２５ｃ）がＶｅｒａであるため、電子が電荷蓄積層からチャネル部へ放出されるか、又は、正孔がチャネル部から電荷蓄積層へ注入され、データ消去が実行される。
これに対し、ＮＡＮＤブロックＢＫ２，・・・内のメモリセルＭＣでは、Ｐ型ウェル領域が接地電位からプラスの高電位Ｖｅｒａに上昇すると、容量カップリングにより、フローティング状態の複数本のワード線ＷＬ１，ＷＬ２，ＷＬ（ｎ−１），ＷＬｎが接地電位からＶｅｒａ程度にまで上昇する。
従って、ＮＡＮＤブロックＢＫ２，・・・内のメモリセルＭＣに対しては、データ消去が実行されない。
このようなデータ消去時、ワード線ドライバ１７（ＤＲＶ２），・・・内の転送トランジスタユニット２１（ＢＫ２），・・・内のカットオフ状態のＮチャネルＭＯＳトランジスタのソースには、接地電位（０Ｖ）が印加され、ドレインには、Ｖｅｒａ程度の高電位が印加される。
この時のＮチャネルＭＯＳトランジスタＴｒ１２乃至Ｔｒｎ２の電位関係を図１４に、ＮチャネルＭＯＳトランジスタＴｒ１１乃至Ｔｒｎ１の電位関係を図１５に示す。
図１４に示すように、ゲートＧの電位Ｖｇは、−Ｖｎｅ、ウェルの電位Ｖｗｅｌｌは０Ｖ、ソースＳの電位Ｖｓは、０Ｖ、ドレインＤの電位Ｖｄは、Ｖｅｒａ程度である。
この電位関係が従来と異なる点は、ソースＳの電位Ｖｓ（＝０Ｖ）に対して、ゲートＧの電位Ｖｇ（＝−Ｖｎｅ）が小さくなっていることにある。
Vg=-Vne状態でCutt-off特性がVg=0Vより良い為、ドレインＤからソースＳへのリーク電流（電子の流れは逆）Ｉｌｅａｋが少なくなり、電子がゲート絶縁膜中又は界面準位にトラップされることもない。
これにより、転送トランジスタユニット内のＮチャネルＭＯＳトランジスタの信頼性の向上を図ることができる。
図１５に示すように、ゲートＧの電位Ｖｇは、電源電圧（Ｖｄｄ）、ウェルの電位Ｖｗｅｌｌは、０Ｖ、ソースＳの電位Ｖｓは、０Ｖ、ドレインＤの電位Ｖｄは、０Ｖである。
ＮチャネルＭＯＳトランジスタＴｒ１１乃至Ｔｒｎ１はオンしているためドレインに０Ｖが転送される。その結果、ＮＡＮＤブロックＢＫ１内のメモリセルＭＣでは電荷蓄積層とＰ型ウェル領域との間の電界が大きくなる。即ち、チャネル部（Ｐ型ウェル領域）をＶｅｒａに設定することにより、メモリセルＭＣの制御ゲート電極とチャネル部との間に印加される電圧は、Ｖｅｒａであり、従来と変わらない。このため、データ消去を問題なく実行することができる。
このように、ワード線ドライバ１７（ＤＲＶ２），・・・内の転送トランジスタユニット２１（ＢＫ２），・・・内のカットオフ状態のＮチャネルＭＯＳトランジスタのゲートにマイナス電位−Ｖｎｅを与えることで、そのＮチャネルＭＯＳトランジスタに発生するリーク電流を防止することができる。
また、第１例と同様にＮチャネルＭＯＳトランジスタのウェルに電位を与えないため、他のＮチャネルトランジスタの閾値変動を考慮しなくて良い。
また、Ｖｅｒａ＋Ｖａｄｄという高い電圧を用いなくても良いのでデバイス設計が容易になる。
Ｃ． 第３例
第３例は、第１例と第２例の組み合わせに関する。
まず、図７に示すように、ブースタ２２−１，２２−２，・・・からブースト電位Ｖｂｏｏｓｔを出力し、転送トランジスタユニット２１（ＢＫ１），２１（ＢＫ２），・・・内のＮチャネルＭＯＳトランジスタをオンするようにＮチャネルＭＯＳトランジスタＴｒ１１乃至Ｔｒｎ２のゲート電極に例えば電源電圧（Ｖｄｄ）を印加にする。
ここで、転送トランジスタユニット２１（ＢＫ１），２１（ＢＫ２）内のＮチャネルＭＯＳトランジスタＴｒ１１乃至Ｔｒｎ２のウェル電位またはＰ型シリコン基板２５ａの電位は接地電位（０Ｖ）である。ここで、ブースと電位Ｖｂｏｏｓｔは後述するプラス電位Ｖａｄｄをソースからドレインに転送できる電圧であることが好ましい。
また、転送電位セレクタ２４は、電位転送線ＣＧ１，ＣＧ２，・・・ＣＧ（ｎ−１），ＣＧｎに接地電位（０Ｖ）を出力するため、この接地電位は、転送トランジスタユニット２１（ＢＫ１），２１（ＢＫ２），・・・を経由して、ＮＡＮＤブロックＢＫ１，ＢＫ２，・・・内の複数本のワード線ＷＬ１，ＷＬ２，ＷＬ（ｎ−１），ＷＬｎに転送される。
この後、データ消去の対象となるＮＡＮＤブロックＢＫ１以外の残りの全てのＮＡＮＤブロックＢＫ２，・・・に対応するブースタ２２−２，・・・の出力電位をブースト電位Ｖｂｏｏｓｔから接地電位（０Ｖ）にし、転送トランジスタユニット２１（ＢＫ２），・・・内のＮチャネルＭＯＳトランジスタＴｒ１２乃至Ｔｒｎ２をオフするようにＮチャネルＭＯＳトランジスタＴｒ１２乃至Ｔｒｎ２のゲート電極に例えば０Ｖを印加する。
この時点で、データ消去の対象となるＮＡＮＤブロックＢＫ１内の複数本のワード線ＷＬ１，ＷＬ２，ＷＬ（ｎ−１），ＷＬｎは、接地電位に固定され、データ消去の対象とならない残りの全てのＮＡＮＤブロックＢＫ２，・・・内の複数本のワード線ＷＬ１，ＷＬ２，ＷＬ（ｎ−１），ＷＬｎは、接地電位で、フローティング状態になる。
一方、電位転送線ＣＧ１，ＣＧ２，・・・ＣＧ（ｎ−１），ＣＧｎは転送トランジスタユニット２１（ＢＫ１），２１（ＢＫ２）内のＮチャネルＭＯＳトランジスタＴｒ１１乃至Ｔｒｎ２のソースと接続されているためＮチャネルＭＯＳトランジスタＴｒ１１乃至Ｔｒｎ２のソース・ドレインは０Ｖになっている。
また、この時点で、ＮＡＮＤブロックＢＫ１，ＢＫ２，・・・が形成されるＰ型ウェル領域２５ｃの電位は、接地電位である。即ち、ウェルコンタクト（Ｐ＋型コンタクト層）３０Ｂには、接地電位（０Ｖ）が印加される。
次に、図１６に示すように、転送電位セレクタ２４は、電位転送線ＣＧ１，ＣＧ２，・・・ＣＧ（ｎ−１），ＣＧｎにプラス電位（例えば、０．５Ｖ）Ｖａｄｄを出力する。このプラス電位Ｖａｄｄは、転送トランジスタユニット２１（ＢＫ１）を経由して、データ消去の対象となるＮＡＮＤブロックＢＫ１内の複数本のワード線ＷＬ１，ＷＬ２，ＷＬ（ｎ−１），ＷＬｎに転送される。すなわち、ＮチャネルＭＯＳトランジスタＴｒ１１乃至Ｔｒｎ１のソース及びドレイン電位ともにＶａｄｄとなる。
一方、電位転送線ＣＧ１，ＣＧ２，・・・ＣＧ（ｎ−１），ＣＧｎは転送トランジスタユニット２１（ＢＫ２）のソースにも接続されているためＮチャネルＭＯＳトランジスタＴｒ１２乃至Ｔｒｎ２のソース電位はプラス電位Ｖａｄｄになる。また、ＮチャネルＭＯＳトランジスタＴｒ１２乃至Ｔｒｎ２はオフされているので、ＮチャネルＭＯＳトランジスタＴｒ１２乃至Ｔｒｎ２のドレイン電位は０Ｖを保つ。
また、データ消去の対象とならないＮＡＮＤブロックＢＫ２，・・・に対応するワード線ドライバ１７（ＤＲＶ２），・・・内のブースタ２２−２，・・・は、マイナス電位（例えば、−１Ｖ）−Ｖｎｅを出力するため、このマイナス電位−Ｖｎｅは、転送トランジスタユニット２１（ＢＫ２），・・・内のＮチャネルＭＯＳトランジスタのゲートに印加される。
この後、ＮＡＮＤブロックＢＫ１，ＢＫ２，・・・が形成されるＰ型ウェル領域の電位を、ウェルコンタクト（Ｐ＋型コンタクト層）３０Ｂを介して、接地電位からプラスの高電位（Ｖｅｒａ＋Ｖａｄｄ）に上昇させる。
ここで、Ｖｅｒａは、データ消去に必要な電位であり、１５Ｖ以上４０Ｖ以下の電位（例えば、２４Ｖ程度）である。また、Ｖａｄｄは、電位転送線ＣＧ１，ＣＧ２，・・・ＣＧ（ｎ−１），ＣＧｎに与えるプラス電位Ｖａｄｄと同じである。また、Ｖｅｒａは型ウェル領域２５ｃの電位（Ｖｅｒａ＋Ｖａｄｄ）とＮチャネルＭＯＳトランジスタＴｒ１１乃至Ｔｒｎ２のソース電位（Ｖａｄｄ）を引き算することにより知ることができる。
この時、ＮＡＮＤブロックＢＫ１内のメモリセルＭＣでは、複数本のワード線ＷＬ１，ＷＬ２，ＷＬ（ｎ−１），ＷＬｎがＶａｄｄであり、チャネル部（Ｐ型ウェル領域２５ｃ）が（Ｖｅｒａ＋Ｖａｄｄ）であるため、電子が電荷蓄積層からチャネル部へ放出されるか、又は、正孔がチャネル部から電荷蓄積層へ注入され、データ消去が実行される。
これに対し、ＮＡＮＤブロックＢＫ２，・・・内のメモリセルＭＣでは、Ｐ型ウェル領域が接地電位からプラスの高電位（Ｖｅｒａ＋Ｖａｄｄ）に上昇すると、容量カップリングにより、フローティング状態の複数本のワード線ＷＬ１，ＷＬ２，ＷＬ（ｎ−１），ＷＬｎが接地電位から（Ｖｅｒａ＋Ｖａｄｄ）程度にまで上昇する。
従って、ＮＡＮＤブロックＢＫ２，・・・内のメモリセルＭＣに対しては、データ消去が実行されない。
このようなデータ消去時、ワード線ドライバ１７（ＤＲＶ２），・・・内の転送トランジスタユニット２１（ＢＫ２），・・・内のカットオフ状態のＮチャネルＭＯＳトランジスタのソースには、プラス電位Ｖａｄｄが印加され、ドレインには、（Ｖｅｒａ＋Ｖａｄｄ）程度の高電位が印加され、ゲートには、マイナス電位−Ｖｎｅが印加される。
この時のＮチャネルＭＯＳトランジスタＴｒ１２乃至Ｔｒｎ２の電位関係を図１７に、ＮチャネルＭＯＳトランジスタＴｒ１１乃至Ｔｒｎ１の電位関係を図１８に示す。
図１７に示すように、ゲートＧの電位Ｖｇは、−Ｖｎｅ、ウェルの電位Ｖｗｅｌｌは、０Ｖ、ソースＳの電位Ｖｓは、Ｖａｄｄ、ドレインＤの電位Ｖｄは、（Ｖｅｒａ＋Ｖａｄｄ）程度である。
この電位関係によれば、上述の第１及び第２例と同様に、ソースＳの電位Ｖｓ（＝Ｖａｄｄ）は、ゲートＧの電位Ｖｇ（＝−Ｖｎｅ）よりも大きくなっている。このため、ドレインＤからソースＳへのリーク電流（電子の流れは逆）Ｉｌｅａｋが少なくなり、電子がゲート絶縁膜中又は界面準位にトラップされることもない。
これにより、第１例、第２例よりもさらに転送トランジスタユニット内のＮチャネルＭＯＳトランジスタの信頼性の向上を図ることができる。また、第１例及び第２例と同様にＮチャネルＭＯＳトランジスタのウェルに電位を与えないため、他のＮチャネルトランジスタの閾値変動を考慮しなくて良い。
図１８に示すように、ゲートＧの電位Ｖｇは、電源電圧（Ｖｄｄ）、ウェルの電位Ｖｗｅｌｌは０Ｖ、ソースＳの電位Ｖｓは、Ｖａｄｄ、ドレインＤの電位Ｖｄは、Ｖａｄｄ程度である。
ＮチャネルＭＯＳトランジスタＴｒ１１乃至Ｔｒｎ１はオンしているためドレインにＶａｄｄが転送される。その結果、ＮＡＮＤブロックＢＫ１内のメモリセルＭＣでは電荷蓄積層とＰ型ウェル領域間の電界が大きくなる。即ち、チャネル部（Ｐ型ウェル領域）を（Ｖｅｒａ＋Ｖａｄｄ）に設定することにより、メモリセルＭＣの制御ゲート電極とチャネル部との間に印加される電圧は、Ｖｅｒａであり、従来と変わらない。このため、データ消去を問題なく実行することができる。
このように、電位転送線ＣＧ１，ＣＧ２，・・・ＣＧ（ｎ−１），ＣＧｎにプラス電位Ｖａｄｄを与え、かつ、カットオフ状態のＮチャネルＭＯＳトランジスタのゲートにマイナス電位−Ｖｎｅを与えることで、そのカットオフ状態のＮチャネルＭＯＳトランジスタに発生するリーク電流を防止する。
(4) 効果
図１９は、転送トランジスタユニット内のＮチャネルＭＯＳトランジスタの信頼性に関する指標を示している。
横軸のストレス時間は、カットオフ状態のＮチャネルＭＯＳトランジスタのソースとドレイン間に電圧Ｖｅｒａが印加される時間を表すもので、概ね消去回数に比例する。
縦軸のΔＩｏｎ／Ｉｏｎ（ｉｎｉ）は、ＮチャネルＭＯＳトランジスタの転送能力を表すもので、Ｉｏｎ（ｉｎｉ）は、初期状態のオン電流、ΔＩｏｎは、初期状態に対するオン電流の変化量（Ｉｏｎ（ｉｎｉ）−Ｉｏｎ）である。Ｉｏｎは、ストレス時間の増大により次第に小さくなる。
実施例は、図９の電位関係に相当し、比較例は、図１１の電位関係に相当する。
実施例によれば、比較例に比べて、ストレス時間が増大しても、オン電流の変化率ΔＩｏｎ／Ｉｏｎを小さく抑えることができる。なお、図１４及び図１７の電位関係でも同様の効果がある。
その結果、例えば、オン電流の変化率ΔＩｏｎ／Ｉｏｎが１０％を超えたときがＮチャネルＭＯＳトランジスタの寿命であると仮定すると、実施例に係わるＮチャネルＭＯＳトランジスタの寿命は、比較例に係わるＮチャネルＭＯＳトランジスタの寿命の約２０倍を確保することができる。
このように、本発明の例によれば、ワード線に高電位を転送するためのＮチャネルＭＯＳトランジスタの信頼性を向上させることができる。
(5) その他
データ消去時の電位関係の説明における第１例及び第３例において、プラス電位Ｖａｄｄの値は、０Ｖ＜Ｖａｄｄ≦１Ｖの範囲内の値とするのが好ましい。
Ｖａｄｄの値が大きいほど、転送トランジスタユニット内のＮチャネルトランジスタの信頼性の確保には効果的であると考えられるが、Ｖａｄｄを大きくすると、データ消去時にチャネル部に与える（Ｖｅｒａ＋Ｖａｄｄ）の値も大きくなるからである。
従って、Ｖｅｒａを１５Ｖ以上４０Ｖ以下の値と考えると、拡散層−ウェルの耐圧の関係からＶａｄｄの上限は、１Ｖとするのが現実的と考えられる。
また、データ消去時の電位関係の説明における第２例において、マイナス電位−Ｖｎｅの値は、−１Ｖ≦−Ｖｎｅ＜０Ｖの範囲内の値とするのが好ましい。
−Ｖｎｅの値が小さいほど、転送トランジスタユニット内のＮチャネルトランジスタの信頼性の確保には効果的であると考えられるが、−Ｖｎｅを小さくすると、−Ｖｎｅを生成する時間が長くなるなどの問題が発生するためである。
従って、−Ｖｎｅの下限は、−１Ｖとするのが現実的と考えられる。
また、データ消去時の電位関係の説明における第１例において、電位転送線を０ＶからＶａｄｄに変化させるタイミングとチャネル部に（Ｖｅｒａ＋Ｖａｄｄ）を与えるタイミングとの関係については、図２０に示すようになる。
同図において、Ｖｂｏｏｓｔ１は、データ消去の対象となるＮＡＮＤブロックに対応する転送トランジスタユニット内のブースタの出力電位を表し、Ｖｂｏｏｓｔ２は、データ消去の対象とならないＮＡＮＤブロックに対応する転送トランジスタユニット内のブースタの出力電位とする。
ＣＧ１〜ＣＣｎは、転送電位線の電位であり、Ｖ（ＣＰＷＥＬＬ）は、メモリセルが形成されるＰ型ウェル領域の電位である。
データ消去の対象とならないＮＡＮＤブロックに対応する転送トランジスタユニット内のブースタの出力電位Ｖｂｏｏｓｔ２を、Ｖｂｏｏｓｔから０Ｖにした後、転送電位線ＣＧ１〜ＣＧ２を０ＶからＶａｄｄにし、Ｐ型ウェル領域の電位Ｖ（ＣＰＷＥＬＬ）を、０Ｖから（Ｖｅｒａ＋Ｖａｄｄ）にする。
Ｐ型ウェル領域の電位Ｖ（ＣＰＷＥＬＬ）を（Ｖｅｒａ＋Ｖａｄｄ）にするタイミングは、電位転送線をＶａｄｄにするタイミングよりも前（Ａ点）であってもよいし、電位転送線をＶａｄｄにするタイミングと同時（Ｂ点）であってもよいし、電位転送線をＶａｄｄにするタイミングよりも後（Ｃ点）であってもよい。
但し、本発明による効果を最大限に発揮するためには、Ｐ型ウェル領域の電位Ｖ（ＣＰＷＥＬＬ）を（Ｖｅｒａ＋Ｖａｄｄ）にするタイミングは、電位転送線をＶａｄｄにするタイミングと同時又はそれよりも後（Ｂ点以降）であるのが好ましい。Ｖａｄｄ＜Ｖｅｒａを考慮すると、ＮチャネルＭＯＳトランジスタＴｒのソース・ドレイン間の電位差が大きい時間を減らすことができるからである。
また、データ消去時の電位関係の説明における第２例において、データ消去の対象とならないＮＡＮＤブロックに対応するブースタの出力電位をマイナス電位−Ｖｎｅにするタイミングは、図２１に示すようになる。
同図において、Ｖｂｏｏｓｔ１は、データ消去の対象となるＮＡＮＤブロックに対応する転送トランジスタユニット内のブースタの出力電位を表し、Ｖｂｏｏｓｔ２は、データ消去の対象とならないＮＡＮＤブロックに対応する転送トランジスタユニット内のブースタの出力電位とする。
ＣＧ１〜ＣＣｎは、転送電位線の電位であり、Ｖ（ＣＰＷＥＬＬ）は、メモリセルが形成されるＰ型ウェル領域の電位である。
データ消去の対象とならないＮＡＮＤブロックに対応する転送トランジスタユニット内のブースタの出力電位Ｖｂｏｏｓｔ２を、Ｖｂｏｏｓｔから０Ｖにし、さらに、Ａ点において、０Ｖから−Ｖｎｅにする。この後、例えば、Ｂ点において、Ｐ型ウェル領域の電位Ｖ（ＣＰＷＥＬＬ）を、０ＶからＶｅｒａにする。
また、図２０と同様の理由により、Ｐ型ウェル領域の電位Ｖ（ＣＰＷＥＬＬ）を（Ｖｅｒａ＋Ｖａｄｄ）にするタイミングは、電位転送線をＶａｄｄにするタイミングと同時又はそれよりも後（Ｂ点以降）であるのが好ましい。
さらに、データ消去時の電位関係の説明における第３例において、データ消去の対象とならないＮＡＮＤブロックに対応するブースタの出力電位をマイナス電位−Ｖｎｅにするタイミングは、図２２に示すようになる。
同図において、Ｖｂｏｏｓｔ１は、データ消去の対象となるＮＡＮＤブロックに対応する転送トランジスタユニット内のブースタの出力電位を表し、Ｖｂｏｏｓｔ２は、データ消去の対象とならないＮＡＮＤブロックに対応する転送トランジスタユニット内のブースタの出力電位とする。
ＣＧ１〜ＣＣｎは、転送電位線の電位であり、Ｖ（ＣＰＷＥＬＬ）は、メモリセルが形成されるＰ型ウェル領域の電位である。
データ消去の対象とならないＮＡＮＤブロックに対応する転送トランジスタユニット内のブースタの出力電位Ｖｂｏｏｓｔ２を、Ｖｂｏｏｓｔから０Ｖにし、さらに、Ａ点において、０Ｖから−Ｖｎｅにする。この後、例えば、Ｂ点において、転送電位線ＣＧ１〜ＣＧ２を０ＶからＶａｄｄにし、Ｐ型ウェル領域の電位Ｖ（ＣＰＷＥＬＬ）を、０Ｖから（Ｖｅｒａ＋Ｖａｄｄ）にする。
但し、第１例（図２０）と同様にＰ型ウェル領域の電位Ｖ（ＣＰＷＥＬＬ）を（Ｖｅｒａ＋Ｖａｄｄ）にするタイミングは、転送電位線ＣＧ１〜ＣＧ２をＶａｄｄにするタイミングよりも前又は後であってもよい。また、第１例と同様な理由により電位転送線をＶａｄｄにするタイミングと同時又はそれよりも後であるのが好ましい。
４． 適用例
本発明の例は、ＮＡＮＤ型フラッシュメモリに適用することができる。
ＮＡＮＤ型フラッシュメモリのメモリセル構造には特に限定されない。例えば、フィン型メモリセル、三次元型メモリセル（ＢｉＣＳ構造）などのメモリセルに本発明の例を適用することができる。
また、高耐圧型ＮチャネルＭＯＳトランジスタの特性は、材料に起因する固定電荷の影響を受け易い。例えば、素子分離材料にカーボン（Ｃ）を含む絶縁膜を使用する場合、カーボン元素は、正の固定電荷となってオフリークを増大させる原因となる。
本発明の例は、オフリークを抑制する技術に関するものであるから、このような状況の下で本発明を適用するのは非常に有効である。
また、最近では、電荷蓄積層を窒化シリコンなどの絶縁膜から構成するいわゆるＭＯＮＯＳ型メモリセルや、電荷蓄積層と制御ゲート電極との間に高誘電率を持ついわゆるhigh-k材料を配置する構造などが提案されている。
このような新しい構造及び材料を有するＮＡＮＤ型フラッシュメモリに本発明を適用して、高耐圧型ＮチャネルＭＯＳトランジスタの特性を改善することは非常に有効である。
さらに、ＭＯＮＯＳ型メモリセルでは、データ消去時に電荷蓄積層からトラップ電子を引き抜くことが難しいため、データ消去は、主に、正孔をチャネル部から電荷蓄積層に注入して、電荷蓄積層内のトラップ電子を正孔により中和することにより行われる。
しかし、この場合、データ消去に必要な時間が増えるという問題が発生する。即ち、ＭＯＮＯＳ型メモリセルのデータ消去時間は、浮遊ゲート型メモリセルのそれよりも長くなるという特質がある。
本発明の例によれば、データ消去時間が増加しても、高耐圧型ＮチャネルＭＯＳトランジスタの信頼性を劣化させることがないため、本発明の例をＭＯＮＯＳ型メモリセルに適用することは、非常に有効である。
５． むすび
本発明によれば、ワード線に高電位を転送するためのＮチャネルＭＯＳトランジスタの信頼性を向上させることができる。
本発明の例は、上述の実施形態に限定されるものではなく、その要旨を逸脱しない範囲で、各構成要素を変形して具体化できる。また、上述の実施形態に開示されている複数の構成要素の適宜な組み合せにより種々の発明を構成できる。例えば、上述の実施形態に開示される全構成要素から幾つかの構成要素を削除してもよいし、異なる実施形態の構成要素を適宜組み合わせてもよい。
ＮＡＮＤ型フラッシュメモリを示す全体図。 メモリセルアレイとワード線ドライバを示す図。 セルユニットを示す平面図。 セルユニットを示す断面図。 転送トランジスタユニットのレイアウトを示す図。 メモリセルアレイのカラム方向における断面図 第１例におけるデータ消去時の電位関係を示す図。 図７に続くデータ消去時の電位関係を示す図。 第１例におけるカットオフ状態の高耐圧型トランジスタの電位関係を示す図。 第１例におけるオン状態の高耐圧型トランジスタの電位関係を示す図。 従来のカットオフ状態の高耐圧型トランジスタの電位関係を示す図。 パンチスルーリークの状況を示す図。 第２例におけるデータ消去時の電位関係を示す図。 第２例におけるカットオフ状態の高耐圧型トランジスタの電位関係を示す図。 第２例におけるオン状態の高耐圧型トランジスタの電位関係を示す図。 第３例におけるデータ消去時の電位関係を示す図。 第３例におけるカットオフ状態の高耐圧型トランジスタの電位関係を示す図。 第３例におけるオン状態の高耐圧型トランジスタの電位関係を示す図。 ストレス時間とオン電流の変化率との関係を示す図。 第１例における動作波形を示す波形図。 第２例における動作波形を示す波形図。 第３例における動作波形を示す波形図。
符号の説明
１１： メモリセルアレイ、 １２： データラッチ回路、 １３： Ｉ／Ｏバッファ、 １４： アドレスバッファ、 １５： ロウデコーダ、 １６：カラムデコーダ、 １７： ワード線ドライバ、 １８： 基板電位制御回路、 １９： 電位発生回路、 ２０： 制御回路、 ２１（ＢＫ１），２１（ＢＫ２），・・・： 転送トランジスタユニット、 ２２−１，２２−２，・・・： ブースタ、 ２３： ＮＡＮＤストリング、 ２４： 転送電位セレクタ、 ２５： 導電線。

Claims (5)

  1. 半導体基板と、前記半導体基板上に配置され、電荷蓄積層及び制御ゲート電極を有する第１及び第２のメモリセルと、
    前記第１のメモリセルの制御ゲート電極に接続される第１のワード線と、
    前記第２のメモリセルの制御ゲート電極に接続される第２のワード線と、
    前記第１及び第２のワード線に共通に接続される電位転送線と、
    それぞれの拡散層が前記第１のワード線と前記電位転送線とに接続された第１のＮチャネルＭＯＳトランジスタと、
    それぞれの拡散層が前記第２のワード線と前記電位転送線とに接続された第２のＮチャネルＭＯＳトランジスタと、
    前記第１のメモリセルに対するデータ消去時に、前記半導体基板にプラスの第１の電位を印加し、前記電位転送線に前記第１の電位よりも低いプラスの第２の電位を印加し、前記第１のＮチャネルＭＯＳトランジスタをオンにし、前記第２のＮチャネルＭＯＳトランジスタをオフにする制御回路とを具備することを特徴とする不揮発性半導体メモリ。
  2. 前記第２の電位は、１Ｖ以下であることを特徴とする請求項１に記載の不揮発性半導体メモリ。
  3. 前記制御回路は、前記電位転送線を接地電位にした状態で前記第１及び第２のＮチャネルＭＯＳトランジスタをオンにした後、前記第２のＮチャネルＭＯＳトランジスタをオフにし、さらに、この後、前記電位転送線を前記第２の電位にすることを特徴とする請求項１又は２に記載の不揮発性半導体メモリ。
  4. 半導体基板と、前記半導体基板上に配置され、電荷蓄積層及び制御ゲート電極を有する第１及び第２のメモリセルと、
    前記第１のメモリセルの制御ゲート電極に接続される第１のワード線と、
    前記第２のメモリセルの制御ゲート電極に接続される第２のワード線と、
    前記第１及び第２のワード線に共通に接続される電位転送線と、
    それぞれの拡散層が前記第１のワード線と前記電位転送線とに接続された第１のＮチャネルＭＯＳトランジスタと、
    それぞれの拡散層が前記第２のワード線と前記電位転送線とに接続された第２のＮチャネルＭＯＳトランジスタと、
    前記第１のメモリセルに対するデータ消去時に、前記第１のウェルにプラスの第１の電位を印加し、前記電位転送線に接地電位を印加し、前記第１のＮチャネルＭＯＳトランジスタをオンにし、前記第２のＮチャネルＭＯＳトランジスタのゲート電極にマイナスの第２の電位を印加して前記第２のＮチャネルＭＯＳトランジスタをオフにする制御回路とを具備することを特徴とする不揮発性半導体メモリ。
  5. 前記第２の電位は、−１Ｖ以上であることを特徴とする請求項４に記載の不揮発性半導体メモリ。
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