JP2006252744A - 半導体メモリ装置およびその動作制御方法 - Google Patents

半導体メモリ装置およびその動作制御方法 Download PDF

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Abstract

【課題】消去動作の際にグローバルワードラインにポジティブのバイアス電圧を供給することにより、パスゲートの漏れ電流による選択されていないメモリセルブロックのシャローイレーズ現象を防止することが可能なフラッシュメモリ装置を提供する。
【解決手段】ローカルワードラインとビットラインを共有する複数のメモリセルをそれぞれ含むメモリセルブロックと、ローアドレス信号をデコードし、そのデコードされた信号を出力するＸデコーダと、デコードされた信号に応答してメモリセルブロックの一部を選択し、その選択されたメモリセルブロックのローカルワードラインを対応するグローバルワードラインにそれぞれ連結するブロック選択部と、読み出し命令、プログラム命令および消去命令のいずれか一つに応答してワードラインバイアス電圧を発生し、デコードされた信号に応答してグローバルワードラインにワードラインバイアス電圧をそれぞれ供給する高電圧発生器とを含む。
【選択図】図３

Description

本発明は、特にフラッシュメモリのごとき半導体メモリ装置およびその動作制御方法に関するものである。
一般に、フラッシュメモリ装置は、少量情報の高速保存に主に用いられるＮＯＲ型と、大量情報の保存に主に用いられるＮＡＮＤ型とに区分され、読み出し動作、プログラム動作および消去動作を行う。特に、ＮＡＮＤ型フラッシュメモリ装置のプログラム動作および消去動作は、メモリセルのＰウェルとフローティングゲートと間の絶縁膜に発生するＦＮトンネリング(Fowler-Nordheim tunneling)によって実行される。すなわち、ＦＮトンネリングによってメモリセルのフローティングゲートに電子が注入されることにより、フラッシュメモリ装置のプログラム動作が行われる。プログラム動作では、メモリセルブロックに含まれる複数のメモリセルのうち選択されたセルのみがプログラムされる。また、フラッシュメモリ装置の消去動作は、ＦＮトンネリングによってメモリセルのフローティングゲートに存在する電子がＰウェルに放出されることにより実行される。消去動作では、メモリセルブロックに含まれる全体メモリセルに保存されたデータが同時に消去される。すなわち、消去動作はメモリセルブロック単位で実行される。
図９は、従来のフラッシュメモリ装置の消去動作を説明するためのメモリセルとパスゲートの回路図である。消去動作の際、グローバルワードラインＧＷＬには０Ｖのバイアス電圧Ｖｂが印加され、メモリセルＣＡ１〜ＣＡｎ、ＣＢ１〜ＣＢｎ（ｎは整数）のＰウェルには２０Ｖのバルク電圧ＶＢＫ１が印加される。メモリセルＣＡ１〜ＣＡｎ、ＣＢ１〜ＣＢｎのソースとドレインはフローティング状態になる。また、選択された（すなわち、消去される）メモリセルブロックＡのローカルワードラインＷＬ１とグローバルワードラインＧＷＬとの間に連結されたＮＭＯＳトランジスタＮＭ１のゲートには電圧Ｖｃｃレベルのブロック選択信号ＢＫＳＥＬ１が入力される。また、ＮＭＯＳトランジスタＮＭ１の基板（図示せず）には０Ｖのバルク電圧ＶＢＫ２が印加される。ＮＭＯＳトランジスタＮＭ１は、ブロック選択信号ＢＫＳＥＬ１に応答してターンオンされ、ローカルワードラインＷＬ１をグローバルワードラインＧＷＬに連結する。結局、ローカルワードラインＷＬ１の電圧が０Ｖとなり、ローカルワードラインＷＬ１に連結されたメモリセルＣＡ１〜ＣＡｎのコントロールゲート（図示せず）とメモリセルＣＡ１〜ＣＡｎのＰウェルとの間にはそれぞれ２０Ｖの電圧差が発生する。したがって、メモリセルＣＡ１〜ＣＡｎのフローティングゲートの電子がＰウェルに放出され、メモリセルブロックＡの消去動作が行われる。
一方、選択されていない（すなわち、消去されない）メモリセルブロックＢのローカルワードラインＷＬ２とグローバルワードラインＧＷＬとの間に連結されたＮＭＯＳトランジスタＮＭ２のゲートには０Ｖのブロック選択信号ＢＫＳＥＬ２が入力される。また、ＮＭＯＳトランジスタＮＭ２の基板には０Ｖのバルク電圧ＶＢＫ２が印加される。ＮＭＯＳトランジスタＮＭ２は、ブロック選択信号ＢＫＳＥＬ２に応答してターンオフされ、ローカルワードラインＷＬ２をグローバルワードラインＧＷＬから分離させる。その結果、ローカルワードラインＷＬ２がフローティング状態になる。その後、容量性カップリング現象により、ローカルワードラインＷＬ２にはメモリセルＣＢ１〜ＣＢｎのＰウェルに印加された２０Ｖのバルク電圧ＶＢＫ１が誘起され、ローカルワードラインＷＬ２の電圧レベルが１９Ｖ程度までブーストされる。
したがって、ローカルワードラインＷＬ２とメモリセルＣＢ１〜ＣＢｎのＰウェルとの間には、１Ｖ程度の微細な電圧差が発生し、メモリセルＣＢ１〜ＣＢｎのフローティングゲートから電子が放出されない。結局、メモリセルブロックＡの消去動作が行われる間、メモリセルブロックＢの消去動作は実行されない。ところが、ＮＭＯＳトランジスタＮＭ２がオフされても、ＮＭＯＳトランジスタＮＭ２に漏れ電流が発生することもある。したがって、バルク電圧ＶＢＫ１に近い電圧レベルにブーストされたローカルワードラインＷＬ２の電圧レベルが段々減少できる。その結果、メモリセルＣＢ１〜ＣＢｎのコントロールゲートとＰウェル間の電圧差が増加し、消去されてはならないメモリセルＣＢ１〜ＣＢｎのフローティングゲートから少量の電子が放出される現象、すなわち、シャロー・イレーズ(shallow erase)が発生するという問題点がある。
このシャロー・イレーズのような消去ディスターバンスは、フラッシュメモリ装置に含まれるメモリセルブロックの数が増加するときにさらに深刻になる。例えば、メモリセルブロックが一つずつ消去動作を行う度に、消去されてはならないメモリセルブロックのメモリセルにはシャロー・イレーズ現象が反復的に発生する。結局、該当メモリセルのしきい値電圧が段々減少し、読み出し動作の際にフェイル(fail)が発生するという問題点がある。
そこで、本発明の主たる目的は、消去動作の際にグローバルワードラインにポジティブのバイアス電圧を供給することにより、パスゲートの漏れ電流による選択されていないメモリセルブロックのシャロー・イレーズ現象を防止することが可能なフラッシュメモリのごとき半導体メモリ装置を提供することにある。
また、本発明の他の目的は、消去動作の際にグローバルワードラインにポジティブのバイアス電圧を供給することにより、パスゲートの漏れ電流による選択されていないメモリセルブロックのシャロー・イレーズ現象を防止することが可能なフラッシュメモリのごとき半導体メモリ装置の消去動作制御方法を提供することにある。
上記目的を達成するために、本発明に係るフラッシュメモリ装置は、ローカルワードラインとビットラインを共有する複数のメモリセルをそれぞれ含むメモリセルブロックと、ローアドレス信号をデコードし、そのデコードされた信号を出力するＸデコーダと、デコードされた信号に応答してメモリセルブロックの一部を選択し、その選択されたメモリセルブロックのローカルワードラインを対応するグローバルワードラインにそれぞれ連結するブロック選択部と、読み出し命令、プログラム命令および消去命令のいずれか一つに応答してワードラインバイアス電圧を発生し、デコードされた信号に応答してグローバルワードラインにワードラインバイアス電圧をそれぞれ供給する高電圧発生器とを含むことを特徴とする。好ましくは、高電圧発生器が消去命令に応答して発生するワードラインバイアス電圧はポジティブ値をそれぞれ有する。
また、本発明に係るフラッシュメモリ装置の消去動作制御方法は、消去命令とローアドレス信号に応答して、ポジティブ値をそれぞれ持つワードラインバイアス電圧をグローバルワードラインにそれぞれ供給する工程と、メモリセルブロック全体のメモリセルにバルク電圧を供給する工程と、グローバルドレイン選択ラインとグローバルソース選択ラインに接地電圧を供給してメモリセルのドレインとソースをフロートさせる工程と、ローアドレス信号に応答してメモリセルブロックのいずれか一つを選択し、その選択されたメモリセルブロックのローカルワードラインをグローバルワードラインに連結する工程とを含む。
本発明によれば、消去動作の際にグローバルワードラインにポジティブのバイアス電圧を供給することにより、パスゲートの漏れ電流による選択されていないメモリセルブロックのシャロー・イレーズ現象を防止することができる。
以下、本発明の半導体メモリ装置とその動作制御方法について、それらの好適な実施形態であるフラッシュメモリ装置とその消去動作制御方法について図を参照して詳細に説明する。
図１に示すように、本実施形態のフラッシュメモリ装置の機能ブロック図において、フラッシュメモリ装置１００は、メモリセルアレイ１１０、入力バッファ１２０、制御論理回路１３０、高電圧発生器１４０、Ｘデコーダ１５０、ブロック選択部１６０、ページバッファ１７０、Ｙデコーダ１８０およびデータ入出力バッファ１９０を含む。
メモリセルアレイ１１０は、それぞれ複数のメモリセル（図示せず）を含むメモリセルブロックＭＢ１〜ＭＢＫ（Ｋは整数）を含む。
入力バッファ１２０は、コマンド信号ＣＭＤまたはアドレス信号ＡＤＤを受信して制御論理回路１３０に出力する。
制御論理回路１３０は、外部制御信号／ＷＥ、／ＲＥ、ＡＬＥ、ＣＬＥに応答してコマンド信号ＣＭＤまたはアドレス信号ＡＤＤを受信する。また、その制御論理回路１３０の場合、コマンド信号ＣＭＤに応答して読み出し命令ＲＥＡＤ、プログラム命令ＰＧＭおよび消去命令ＥＲＳのいずれか１つを発生し、さらにはアドレス信号ＡＤＤに基づいてローアドレス信号ＲＡＤＤとカラムアドレス信号ＣＡＤＤを発生する。
高電圧発生器１４０は、バルク電圧発生器４０、第１バイアス電圧発生器５０および第２バイアス電圧発生器６０を含んで構成されている。
以下は、高電圧発生器１４０の上記各発生器について示す。まず、バルク電圧発生器４０の場合、読み出し命令ＲＥＡＤ、プログラム命令ＰＧＭおよび消去命令ＥＲＳのいずれか１つに応答してバルク電圧ＶＣＢを発生し、バルク電圧ＶＣＢをメモリセルのＰウェルに供給する。詳しくは、読み出し命令ＲＥＡＤまたはプログラム命令ＰＧＭに応答して、バルク電圧発生器４０がバルク電圧ＶＣＢを低電圧（例えば、０Ｖ）レベルで発生する。また、消去命令ＥＲＳに応答してバルク電圧発生器４０がバルク電圧ＶＣＢを高電圧（例えば、２０Ｖ）レベルで発生する。
また、第１バイアス電圧発生器５０は、読み出し命令ＲＥＡＤ、プログラム命令ＰＧＭおよび消去命令ＥＲＳのいずれか１つに応答してドレインバイアス電圧ＶＧＤとソースバイアス電圧ＶＧＳを発生し、ドレインバイアス電圧ＶＧＤをグローバルドレイン選択ラインＧＤＳＬに供給し、ソースバイアス電圧ＶＧＳをグローバルソース選択ラインＧＳＳＬに供給する。詳しくは、読み出し命令ＲＥＡＤに応答して第１バイアス電圧発生器５０がドレインバイアス電圧ＶＧＤとソースバイアス電圧ＶＧＳを高電圧（例えば、４．５Ｖ）レベルで発生する。また、プログラム命令ＰＧＭに応答して第１バイアス電圧発生器５０がドレインバイアス電圧ＶＧＤを内部電圧（ＶＣＣ、図示せず）レベルで発生し、ソースバイアス電圧ＶＧＳを低電圧レベルで発生する。また、消去命令ＥＲＳに応答して第１バイアス電圧発生器５０がドレインバイアス電圧ＶＧＤとソースバイアス電圧ＶＧＳを低電圧レベルで発生する。
また、第２バイアス電圧発生器６０は、読み出し命令ＲＥＡＤ、プログラム命令ＰＧＭおよび消去命令ＥＲＳのいずれか一つとデコーディング信号ＤＥＣに応答してワードラインバイアス電圧ＶＷＦ１〜ＶＷＦＪ（Ｊは整数）またはワードラインバイアス電圧ＶＷＳ１〜ＶＷＳＪ（Ｊは整数）またはワードラインバイアス電圧ＶＷＴ１〜ＶＷＴＪ（Ｊは整数）を発生し、グローバルワードラインＧＷＬ１〜ＧＷＬＪ（Ｊは整数）に供給する。詳しくは、読み出し命令ＲＥＡＤに応答して第２バイアス電圧発生器６０がワードラインバイアスＶＷＦ１〜ＶＷＦＪを発生する。また、プログラム命令ＰＧＭに応答して第２バイアス電圧発生器６０がワードラインバイアス電圧ＶＷＳ１〜ＶＷＳＪを発生する。また、消去命令ＥＲＳに応答して第２バイアス電圧発生器６０がワードラインバイアス電圧ＶＷＴ１−ＶＷＴＪを発生する。
ここで、再びフラッシュメモリ装置１００の上記Ｘデコーダ１５０について、ローアドレス信号ＲＡＤＤをデコードしてデコーディング信号ＤＥＣを出力する。また、ブロック選択部１６０については、デコーディング信号ＤＥＣに応答してメモリセルブロックＭＢ１〜ＭＢＫのいずれか１つまたは一部を選択する。その選択されたメモリセルブロック（またはメモリセルブロック）のローカルワードラインＷＬ１１〜ＷＬ１Ｊ（図２参照）を、グローバルワードラインＧＷＬ１〜ＧＷＬＪにそれぞれ連結させる。さらに、そのブロック選択部１６０は選択されたメモリセルブロックのドレイン選択ラインＤＳＬ１〜ＤＳＬＫのいずれか１つ（図２参照）をグローバルドレイン選択ラインＧＤＳＬに連結する。そしてさらに、ブロック選択部１６０は、選択されたメモリセルブロックのソース選択ラインＳＳＬ１〜ＳＳＬＫのいずれか一つ（図２参照）をグローバルソース選択ラインＧＳＳＬに連結する。
なお、上記のページバッファ１７０と、Ｙデコーダ１８０と、そしてデータ入出力バッファ１９０の構成および具体的な動作については、当該分野で通常の知識を有する者であれば理解できるので、これに対する詳細な説明は省略する。
一方、図２は、図１で示されたメモリセルアレイ１１０、ブロック選択部１６０、第２バイアス電圧発生器１４０およびＸデコーダ１５０を示す詳細図である。メモリセルアレイ１１０のメモリセルブロックＭＢ１は、メモリセルＭ１１１〜Ｍ１ＪＴ（Ｊ、Ｔは整数）、ドレイン選択トランジスタＤＳＴ１およびソース選択トランジスタＳＳＴ１を含む。メモリセルＭ１１１〜Ｍ１ＪＴは、ビットラインＢＬ１〜ＢＬＴ（Ｔは整数）、ローカルワードラインＷＬ１１〜ＷＬ１Ｊ（Ｊは整数）および共通ソースラインＣＳＬ１を共有する。すなわち、メモリセルＭ１１１〜Ｍ１１Ｔはドレイン選択トランジスタＤＳＴ１を介してビットラインＢＬ１〜ＢＬＴにそれぞれ連結される。メモリセルＭ１Ｊ１〜Ｍ１ＪＴはソース選択トランジスタＳＳＴ１を介して共通ソースラインＣＳＬ１に連結される。また、メモリセルＭ１１１〜Ｍ１ＪＴのゲートはローカルワードラインＷＬ１１〜ＷＬ１Ｊに連結される。一方、ドレイン選択トランジスタＤＳＴ１のゲートはローカルドレイン選択ラインＤＳＬ１に連結され、ソース選択トランジスタＳＳＴ１のゲートはローカルソース選択ラインＳＳＬ１に連結される。
メモリセルアレイ１１０のメモリセルブロックＭＢ２〜ＭＢＫの構成については、メモリセルブロックＭＢ１の構成と同様なので、その詳細な説明は省略する。
また、ブロック選択部１６０は、ブロックスイッチ１６１とパスゲート回路ＰＧ１〜ＰＧＫ（Ｋは整数）を含む。ブロックスイッチ部１６１は、上記Ｘデコーダ１５０から受信されるデコーディング信号ＤＥＣに応答してブロック選択信号ＢＳＥＬ１〜ＢＳＥＬＫ（Ｋは整数）を出力する。パスゲート回路ＰＧ１〜ＰＧＫは、メモリセルブロックＭＢ１〜ＭＢＫにそれぞれ一つずつ対応するように配置され、ブロック選択信号ＢＳＥＬ１〜ＢＳＥＬＫにそれぞれ応答してイネーブルまたはディスエーブルされる。
パスゲート回路ＰＧ１〜ＰＧＫのそれぞれは複数のパスゲートを含む。例えば、パスゲート回路ＰＧ１は、パスゲートＧＤ１、Ｇ１１〜Ｇ１Ｊ、ＧＳ１を含む。パスゲート回路ＰＧ２〜ＰＧＫの構成および具体的な動作はパスゲート回路ＰＧ１と同様なので、パスゲートＰＧの動作を中心として説明する。好ましくは、パスゲートＧＤ１、Ｇ１１〜Ｇ１Ｊ、ＧＳ１は、ＮＭＯＳトランジスタで実現できる。以下、パスゲートＧＤ１、Ｇ１１〜Ｇ１Ｊ、ＧＳ１のゲートをＮＭＯＳトランジスタと仮定する。ＮＭＯＳトランジスタＧＤ１、Ｇ１１〜Ｇ１Ｊ、ＧＳ１のゲートには、ブロック選択信号ＢＳＥＬ１が入力される。ＮＭＯＳトランジスタＧＤ１のソースは、グローバルドレイン選択ラインＧＤＳＬに連結され、そのドレインはローカルドレイン選択ラインＤＳＬ１に連結される。ＮＭＯＳトランジスタＧ１１〜Ｇ１ＪのソースはグローバルワードラインＧＷＬ１〜ＧＷＬＪにそれぞれ連結され、そのドレインはローカルワードラインＷＬ１１〜ＷＬ１Ｊにそれぞれ連結される。ＮＭＯＳトランジスタＧＳ１のソースはグローバルソース選択ラインＧＳＳＬに連結され、そのドレインはローカルソース選択ラインＳＳＬ１に連結される。ＮＭＯＳトランジスタＧＤ１、Ｇ１１〜Ｇ１Ｊ、ＧＳ１は、ブロック選択信号ＢＳＥＬ１に応答して同時にターンオンまたはターンオフされる。
詳しくは、ブロック選択信号ＢＳＥＬ１がイネーブルされるとき、ＮＭＯＳトランジスタＧＤ１、Ｇ１１〜Ｇ１Ｊ、ＧＳ１がターンオンされ、ブロック選択信号ＢＳＥＬ１がディスエーブルされるとき、ＮＭＯＳトランジスタＧＤ１、Ｇ１１〜Ｇ１Ｋ、ＧＳ１がターンオフされる。ＮＭＯＳトランジスタＧＤ１、Ｇ１１〜Ｇ１Ｊ、ＧＳ１がターンオンされるとき、グローバルドレイン選択ラインＧＤＳＬがローカルドレイン選択ラインＤＳＬ１に、グローバルソース選択ラインＧＳＳＬがローカルソース選択ラインＳＳＬ１に、グローバルワードラインＧＷＬ１〜ＧＷＬＪがローカルワードラインＷＬ１１〜ＷＬ１Ｊにそれぞれ連結される。
第２バイアス電圧発生器６０は、第１〜第３ポンプ回路６１、６２、６３とバイアス電圧選択部６４を含む。第１ポンプ回路６１は、読み出し命令ＲＥＡＤに応答して読み出し電圧ＶＲＤ１、ＶＲＤ２を発生する。好ましくは、読み出し電圧ＶＲＤ１は高電圧（例えば、４．５Ｖ）レベルを有し、読み出し電圧ＶＲＤ２は低電圧（例えば、０Ｖ）レベルを有する。メモリセルアレイ１１０の読み出し動作の際に読み出し電圧ＶＲＤ１は、選択されていないメモリセル（すなわち、読み出されないメモリセル）のゲートが連結されるローカルワードラインに供給され、読み出し電圧ＶＲＤ２は、選択されたメモリセル（すなわち、読み出されるメモリセル）のゲートが連結されるローカルワードラインに供給される。
第２ポンプ回路６２は、プログラム命令ＰＧＭに応答してプログラム電圧ＶＰＧ、ＶＰＳを発生する。好ましくは、プログラム電圧ＶＰＧ、ＶＰＳはそれぞれ高電圧レベル（例えば、ＶＰＧ＝１８Ｖ、ＶＰＳ＝１０Ｖ）を持つ。メモリセルアレイ１１０のプログラム動作の際、プログラム電圧ＶＰＧは、プログラムされるメモリセルのゲートが連結されるローカルワードラインに供給され、プログラム（またはパス）電圧ＶＰＳはプログラムされないメモリセルのゲートが連結されるローカルワードラインに供給される。
また、第３ポンプ回路６３は、消去命令ＶＥＲＳに応答して消去電圧ＶＥＲＳを発生する。好ましくは、消去電圧ＶＥＲＳはポジティブ値を有し、下記の数式１で表現できる。
[数１]
ＶＣＢ−ＶＥＲＳＥ１５Ｖ
（式中、ＶＣＢは消去動作時のメモリセルのＰウェルに供給されるバルク電圧を示し、ＶＥＲＳは消去電圧を示す。）
上記バイアス電圧選択部６４は、Ｘデコーダ１５０から受信されるデコーディング信号ＤＥＣに応答して読み出し電圧ＶＲＤ１、ＶＲＤ２を選択してワードラインバイアス電圧ＶＷＦ１、ＶＷＦＪとしてグローバルワードラインＧＷＬ１〜ＧＷＬＪにそれぞれ出力し、あるいはプログラム電圧ＶＰＧ、ＶＰＳを選択してワードラインバイアス電圧ＶＷＳ１〜ＶＷＳＪ（Ｊは整数）としてグローバルワードラインＧＷＬ１〜ＧＷＬＪにそれぞれ出力し、あるいは消去電圧ＶＥＲＳを選択してワードラインバイアス電圧ＶＷＴ１〜ＶＷＴＪとしてグローバルワードラインＧＷＬ１〜ＧＷＬＪにそれぞれ出力する。
第１〜第３ポンプ回路６１、６２、６３の具体的な構成および動作説明については、当該技術分野で通常の知識を有する者であれば理解できるので省略する。
図３は、図２で示されたメモリセル、パスゲートおよびバイアス電圧選択部を詳細に示す図である。バイアス電圧選択部６４は、選択信号発生器６５と選択回路Ｓ１〜ＳＪ（Ｊは整数）を含む。選択信号発生器６５は、デコーディング信号ＤＥＣに基づいて選択信号ＳＬ１〜ＳＬＪを発生する。選択回路Ｓ１〜ＳＪは、グローバルワードラインＧＷＬ１〜ＧＷＬＪにそれぞれ連結されるスイッチＳＷ１１〜ＳＷ１５、．．．、ＳＷＪ１〜ＳＷＪ５をそれぞれ含む。選択回路Ｓ１〜ＳＪは、読み出し電圧ＶＲＤ１、ＶＲＤ２、プログラム電圧ＶＰＧ、ＶＰＳ、および消去電圧ＶＥＲＳをそれぞれ受信し、選択信号ＳＬ１〜ＳＬＪに応答してワードラインバイアス電圧ＶＷＦ１〜ＶＷＦＪまたはＶＷＳ１〜ＶＷＳＪまたはＶＷＴ１〜ＶＷＴＪをグローバルワードラインＧＷＬ１〜ＧＷＬＪにそれぞれ出力する。
詳しくは、例えば選択回路Ｓ１のスイッチＳＷ１１〜ＳＷ１５は、読み出し電圧ＶＲＤ１、ＶＲＤ２、プログラム電圧ＶＰＧ、ＶＰＳおよび消去電圧ＶＥＲＳとグローバルワードラインＧＷＬ１との間にそれぞれ連結される。スイッチＳＷ１１〜ＳＷ１５は選択信号ＳＬ１のビットＢ１〜Ｂ５の論理値に応じてそれぞれオンまたはオフされる。ここで、スイッチＳＷ１１〜ＳＷ１５がＮＭＯＳトランジスタで実現された場合、ビットＢ１〜Ｂ５の論理値が１のとき、スイッチＳＷ１１〜ＳＷ１５がオンされる。また、ビットＢ１〜Ｂ５の論理値が０のとき、スイッチＳＷ１１〜ＳＷ１５がオフされる。
例えば、スイッチＳＷ１１、ＳＷ１２のいずれか一つがオンされるとき、読み出し電圧ＶＲＤ１、ＶＲＤ２のいずれか一つがワードラインバイアス電圧ＶＷＦ１としてグローバルワードラインＧＷＬ１に入力される。また、スイッチＳＷ１３、ＳＷ１４のいずれか一つがオンされるとき、プログラム電圧ＶＰＧ、ＶＰＳのいずれか一つがワードラインバイアス電圧ＶＷＳ１としてグローバルワードラインＧＷＬ１に入力される。また、スイッチＳＷ１５がオンされるとき、前傾消去電圧ＶＥＲＳがワードラインバイアス電圧ＶＷＴ１としてグローバルワードラインＧＷＬ１に入力される。この際、選択信号発生器６５が、ビットＢ１〜Ｂ５のいずれか一つの論理値として１を発生し、残りのビットの論理値として０を発生するので、スイッチＳＷ１１〜ＳＷ１５のいずれか一つがオンされ、残りはオフされる。その結果、読み出し電圧ＶＲＤ１、ＶＤ２、プログラム電圧ＶＰＧ、ＶＰＳおよび消去電圧ＶＥＲＳのいずれか一つがグローバルワードラインＧＷＬ１に印加される。選択回路Ｓ２〜ＳＪの構成および具体的な動作は、上述した選択回路Ｓ１と同様である。
図３には、選択回路Ｓ１〜ＳＪが５つのスイッチをそれぞれ含むものと示されているが、選択回路Ｓ１〜ＳＪがワードラインバイアス電圧ＶＷＦ１〜ＶＷＦＪまたはＶＷＳ１〜ＶＷＳＪまたはＶＷＴ１〜ＶＷＴＪをそれぞれ出力する限り、選択回路Ｓ１〜ＳＪの構成は様々に変更できる。
また、図３は図面の簡略化のために、グローバルワードラインＧＷＬ１、ＧＷＬＪに連結されるＮＭＯＳトランジスタＧ１１、ＧＫ１、Ｇ１Ｊ、ＧＫＪ、ローカルワードラインＷＬ１１、ＷＬ１Ｊ、ＷＬＫ１、ＷＬＫＪ、およびメモリセルＭ１１１、Ｍ１１Ｔ、Ｍ１Ｊ１、Ｍ１ＪＴ、ＭＫ１１、ＭＫ１Ｔ、ＭＫＪ１、ＭＫＪＴのみが示されている。ローカルワードラインＷＬ１１にはメモリセルＭ１１１〜Ｍ１１Ｔのゲートが連結され、ローカルワードラインＷＬ１ＪにはメモリセルＭ１Ｊ１〜Ｍ１ＪＴのゲートが連結される。また、ローカルワードラインＷＬＫ１にはメモリセルＭＫ１１〜ＭＫ１Ｔのゲートが連結され、ローカルワードラインＷＬＫＪにはメモリセルＭＫＪ１〜ＭＫＪＴのゲートが連結される。ＮＭＯＳトランジスタＧ１１のソースとドレインは、グローバルワードラインＧＷＬ１とローカルワードラインＷＬ１１にそれぞれ連結され、ＮＭＯＳトランジスタＧＫ１のソースとドレインは、グローバルワードラインＧＷＬ１とローカルワードラインＷＬＫ１にそれぞれ連結される。また、ＮＭＯＳトランジスタＧ１Ｊのソースとドレインは、グローバルワードラインＧＷＬＪとローカルワードラインＷＬ１Ｊにそれぞれ連結され、ＮＭＯＳトランジスタＧＫＪのソースとドレインはグローバルワードラインＧＷＬＪとローカルワードラインＷＬＫＪにそれぞれ連結される。
つぎに、図１〜図３を参照してフラッシュメモリ装置１００の消去動作を詳しく説明する。まず、制御論理回路１３０が外部制御信号／ＷＥ、／ＲＥ、ＡＬＥ、ＣＬＥとコマンド信号ＣＭＤに応答して消去命令ＥＲＳを発生し、アドレス信号ＡＤＤに基づいてローアドレス信号ＲＡＤＤを発生する。消去命令ＥＲＳに応答して高電圧発生器１４０のバルク電圧発生器４０がバルク電圧ＶＣＢを高電圧（例えば、２０Ｖ）レベルで発生し、メモリセルブロックＭＢ１〜ＭＢＫのメモリセルに供給する。また、高電圧発生器１４０の第１バイアス電圧発生器５０が消去命令ＥＲＳに応答してドレインバイアス電圧ＶＧＤとソースバイアス電圧ＶＧＳを低電圧（例えば、０Ｖ）レベルで発生する。したがって、ドレインバイアス電圧ＶＧＤがグローバルドレイン選択ラインＧＤＳＬに供給され、ソースバイアス電圧ＶＧＳがグローバルソース選択ラインＧＳＳＬに供給される。
一方、Ｘデコーダ１５０は、ローアドレス信号ＲＡＤＤをデコードし、デコーディング信号ＤＥＣを出力する。高電圧発生器１４０の第２バイアス電圧発生器６０は、消去命令ＥＲＳとデコーディング信号ＤＥＣに応答して、ワードラインバイアス電圧ＶＷＴ１〜ＶＷＴＪを発生し、グローバルワードラインＧＷＬ１〜ＧＷＬＪにそれぞれ供給する。さらに詳しくは、第２バイアス電圧発生器６０の第３ポンプ回路６３が消去命令ＥＲＳに応答してポジティブ値の消去電圧ＶＥＲＳを発生する。例えば、消去電圧ＶＥＲＳは、消去動作の際にメモリセルのＰウェルに供給されるバルク電圧ＶＣＢより小さく、ポジティブ値を有する。好ましくは、消去動作の際にメモリセルのＰウェルに供給されるバルク電圧ＶＣＢと消去電圧ＶＥＲＳ間の差が１５Ｖと同一またはより大きくなるように設定できる。第２バイアス電圧発生器６０のバイアス電圧選択部６４は、デコーディング信号ＤＥＣに応答して消去電圧ＶＥＲＳを選択し、ワードラインバイアス電圧ＶＷＴ１〜ＶＷＴＪとして出力する。
詳しくは、バイアス電圧選択部６４の選択信号発生器６５がデコーディング信号ＤＥＣに応答して選択信号ＳＬ１〜ＳＬＪのビットＢ１〜Ｂ５の値を全て「００００１」と出力する。選択信号ＳＬ１〜ＳＬＪにそれぞれ応答してバイアス電圧選択部６４の選択回路Ｓ１〜ＳＪのスイッチＳＷ１５〜ＳＷＪ５がターンオンされ、スイッチＳＷ１１〜ＳＷＪ１、ＳＷ１２〜ＳＷＪ１、ＳＷ１３〜ＳＷＪ３、ＳＷ１４〜ＳＷＪ４は全てターンオフされる。したがって、消去電圧ＶＥＲＳがスイッチＳＷ１５〜ＳＷＪ５を介してワードラインバイアス電圧ＶＷＴ１〜ＶＷＴＪとしてグローバルワードラインＧＷＬ１〜ＧＷＬＪにそれぞれ入力される。
また、ブロック選択部１６０は、デコーディング信号ＤＥＣに応答してメモリセルブロックＭＢ１〜ＭＢＫのいずれか一つを選択し、その選択されたメモリセルブロックのローカルワードラインをグローバルワードラインＧＷＬ１〜ＧＷＬＪにそれぞれ連結する。例えば、メモリセルブロックＭＢ１が選択される場合、ブロック選択部１６０のブロックスイッチ部１６１は、デコーディング信号ＤＥＣに応答してブロック選択信号ＢＳＥＬ１をイネーブルさせ、ブロック選択信号ＢＳＥＬ２〜ＢＳＥＬＫを全てディスエーブルさせる。その結果、ブロック選択部１６０のパスゲート回路ＰＧ１のみがイネーブルされ、パスゲート回路ＰＧ２〜ＰＧＫは全てディスエーブルされる。
詳しくは、パスゲート回路ＰＧ１のパスゲートＧＤ１、Ｇ１１〜Ｇ１Ｊ、ＧＳ１が同時にターンオンされ、パスゲート回路ＰＧ２〜ＰＧＫのパスゲートＧＤ２〜ＧＤＫ、Ｇ２１〜２Ｊ、．．．、ＧＫ１〜ＧＫＪ、ＧＳ２〜ＧＳＫが全てターンオフされる。したがって、メモリセルブロックＭＢ１のドレイン選択ラインＤＳＬ１がグローバルドレイン選択ラインＧＤＳＬに連結され、ソース選択ラインＳＳＬ１がグローバルソース選択ラインＧＳＳＬに連結される。その結果、ドレイン選択ラインＤＳＬ１とソース選択ラインＳＳＬ１には低電圧レベルのドレインバイアス電圧ＶＧＤとソースバイアス電圧ＶＧＳがそれぞれ入力され、ドレイン選択トランジスタＤＳＴ１とソース選択トランジスタＳＳＴ１がターンオフされる。したがって、メモリセルブロックＭＢ１のメモリセルＭ１１１〜Ｍ１ＪＴのドレインとソースがフローティング状態になる。
また、メモリセルブロックＭＢ１のローカルワードラインＷＬ１１〜ＷＬ１ＪがグローバルワードラインＧＷＬ１〜ＧＷＬＪにそれぞれ連結される。その結果、グローバルワードラインＧＷＬ１〜ＧＷＬＪのワードラインバイアス電圧ＶＷＴ１〜ＶＷＴＪがローカルワードラインＷＬ１１〜ＷＬ１Ｊに伝達される。したがって、メモリセルブロックＭＢ１のメモリセルＭ１１１〜Ｍ１ＪＴのゲートとバルクとの間に（例えば、１５Ｖ以上の）電圧差が発生し、電圧差により、メモリセルＭ１１１〜Ｍ１ＪＴのフローティングゲートから電子が放出され、メモリセルＭ１１１〜Ｍ１ＪＴの消去動作が行われる。
一方、メモリセルブロックＭＢ２〜ＭＢＫのドレイン選択ラインＤＳＬ２〜ＤＳＬＪがグローバルドレイン選択ラインＧＤＳＬから分離され、ソース選択ラインＳＳＬ２〜ＳＳＬＪもグローバルソース選択ラインＧＳＳＬから分離される。また、メモリセルブロックＭＢ２〜ＭＢＫのローカルワードラインＷＬ２１〜ＷＬ２Ｊ、．．．、ＷＬＫ１〜ＷＬＫＪは全てグローバルワードラインＧＷＬ１〜ＧＷＬＪから分離される。したがって、ローカルワードランＷＬ２１〜ＷＬ２Ｊ、．．．、ＷＬＫ１〜ＷＬＫＪは、メモリセルブロックＭＢ２〜ＭＢＫのメモリセルに印加される高電圧（例えば、２０Ｖ）レベルのバルク電圧ＶＣＢによってブーストされる。その結果、ローカルワードラインＷＬ２１〜ＷＬ２Ｊ、．．．、ＷＬＫ１〜ＷＬＫＪにバルク電圧ＶＣＢに近いブースティング電圧ＶＢＳＴが発生する。
ここで、メモリセルブロックＭＢ２〜ＭＢＫのローカルワードラインＷＬ２１〜ＷＬ２Ｊ、．．．、ＷＬＫ１〜ＷＬＫＪとグローバルワードラインＧＷＬ１〜ＧＷＬＪとの間に連結されたＮＭＯＳトランジスタＧ２１〜Ｇ２Ｊ、．．．、ＧＫ１〜ＧＫＪの動作を図４（ａ），（ｂ）を参照してより詳しく説明する。同図にはＮＭＯＳトランジスタＧＫ１の断面図とそのエネルギー電位が示されている。ＮＭＯＳトランジスタＧ２１〜Ｇ２Ｊ、．．．、ＧＫ２〜ＧＫＪの動作は、ＮＭＯＳトランジスタＧＫ１と同様なので、その詳細な動作説明は省略する。
図４（ａ）には、メモリセルブロックＭＢＫのローカルワードラインＷＬＫ１に連結されたパスゲートとしてのＮＭＯＳトランジスタＧＫ１の断面図が示されている。ＮＭＯＳトランジスタＧＫ１のソース７２にポジティブ値のワードラインバイアス電圧ＶＷＴ１が入力され、そのゲート７４にはロー（例えば、０Ｖ）レベルのブロック選択信号ＢＳＥＬＫが入力される。また、ＮＭＯＳトランジスタＧＫ１のドレイン７３には、ブースティング電圧ＶＢＳＴが入力される。ブロック選択信号ＢＳＥＬＫがローレベルなので、ＮＭＯＳトランジスタＧＫ１はターンオフされる。また、ワードラインバイアス電圧ＶＷＴ１がポジティブ値を有するので、図４（ｂ）に示すように、ソース７２領域のエネルギー電位がＥｖ２のように減少する。したがって、ソース７２から基板７１へ流入する電子量が減少し、ドレイン７３に連結されたローカルワードラインＷＬＫ１に流入する電子量が減少する。結果として、ＮＭＯＳトランジスタＧＫに発生する漏れ電流が減少してローカルワードラインＷＬＫ１がブースティング電圧ＶＢＳＴレベルに維持されるので、ローカルワードラインＷＬＫ１に連結されたメモリセルのデータが消去されない。
一方、上述したことと対照的に、ソース７２に０Ｖのワードラインバイアス電圧ＶＷＴ１が入力される場合、図４（ｂ）に示すように、ソース７２領域のエネルギー電位がＥｖ１に増加する。したがって、ソース７２から基板７１に流入する電子量が増加し、ＮＭＯＳトランジスタＧＫ１の漏れ電流量が増加する。したがって、ＮＭＯＳトランジスタＧＫ１の漏れ電流を減らすためには、ソース７２領域のエネルギー電位が減少する必要がある。
つぎに、図５は、本発明に係る第２の実施形態のフラッシュメモリ装置を示す機能ブロック図である。
フラッシュメモリ装置２００は、メモリセルアレイ２１０、入力バッファ２２０、制御論理回路２３０、高電圧発生気２４０、Ｘデコーダ２５０、ブロック選択部２６０、ページバッファ２７０、Ｙデコーダ２８０およびデータ入出力バッファ２９０を含む。
フラッシュメモリ装置２００の構成および具体的な動作は、高電圧発生器２４０を除いては、図１を参照して上述したフラッシュメモリ装置１００と同様である。したがって、説明の重複を回避するために、図５では、高電圧発生器２４０の動作を中心として説明する。
高電圧発生器２４０は、第１バルク電圧発生器２４１、第１バイアス電圧発生器２４２、第２バイアス電圧発生器２４３および第２バルク電圧発生器２４４を含む。第１バルク電圧発生器２４１、第１バイアス電圧発生器２４２および第２バイアス電圧発生器２４３の動作は、上述した高電圧発生器１４０のバルク電圧発生器４０、第１バイアス電圧発生器５０および第２バイアス電圧発生器６０と同一なので、その詳細な説明は省略する。第２バルク電圧発生器２４４は、消去命令ＥＲＳに応答して消去用バルク電圧ＶＳＢＥと基準バルク電圧ＶＳＢＲのいずれか一つをブロック選択部２６０に共有する。さらに詳しくは、消去命令ＥＲＳがディスエーブルされるとき、すなわち読み出し命令ＲＥＡＤまたはプログラム命令ＰＧＭがイネーブルされるとき（または発生するとき）、第２バルク電圧発生器２４４が基準バルク電圧ＶＳＢＲをブロック選択部２６０に供給する。また、消去命令ＥＲＳがイネーブルされるとき、第２バルク電圧発生器２４４が消去用バルク電圧ＶＳＢＥをブロック選択部２６０に供給する。
図６は、図５で示されたメモリセルアレイ、ブロック選択部、第２バイアス電圧発生器、第２バルク電圧発生器およびＸデコーダを詳細に示す図である。メモリセルアレイ２１０、ブロック選択部２６０、第２バイアス電圧発生器２４３およびＸデコーダ２５０の構成および具体的な動作は、図２を参照して上述したメモリセルアレイ１１０、ブロック選択部１６０、第２バイアス電圧発生器６０およびＸデコーダ１５０と同様なので、その詳細な説明は省略する。第２バルク電圧発生器２４４は、第４ポンプ回路３２１とバルク電圧選択部３２２を含む。第４ポンプ回路３２１は、消去命令ＥＲＳに応答して消去用バルク電圧ＶＳＢＥを発生する。好ましくは、消去用バルク電圧ＶＳＢＥはネガティブ値を有し、下記の数式で表現できる。
[数２]
ＶＣＢ−ＶＳＢＥＤパスゲートの接合ブレークダウン電圧
（ここで、ＶＣＢは消去動作時のメモリセルのＰウェルに供給されるバルク電圧を示し、ＶＳＢＥは消去用バルク電圧を示す。）
第４ポンプ回路３２１の具体的な構成および動作説明は、当該技術分野で通常の知識を有する者であれば理解できるので省略する。
バルク電圧選択部３２２は、選択制御信号ＳＣＴＬに応答して消去用バルク電圧ＶＳＢＥと基準バルク電圧ＶＳＢＲのいずれか一つを選択し、ブロック選択部２６０のパスゲート回路ＰＧ１〜ＰＧＫ全体に供給する。さらに詳しくは、選択制御信号ＳＣＴＬがイネーブルされるとき、バルク電圧選択部３２２が消去用バルク電圧ＶＳＢＥを選択し、パスゲート回路ＰＧ１〜ＰＧＫのパスゲートＧＤ１〜ＧＤＫ、Ｇ１１〜Ｇ１Ｊ、．．．、ＧＫ１〜ＧＫＪ、ＧＳ１〜ＧＳＫに供給する。ここで、選択制御信号ＳＣＴＬは、消去命令ＥＲＳがイネーブルされるとき、設定された時間にイネーブルされ、基準バルク電圧ＶＳＢＲは、フラッシュメモリ装置２００のバルクに入力される電圧であって、接地電圧レベルを有する。
図７は、図６で示されたメモリセル、パスゲート、バイアス電圧選択部およびバルク電圧選択部を詳細に示す図であって、バルク電圧選択部３２２を除いた部分は図３のものと同一である。図７を参照すると、バルク電圧選択部３２２は、インバータ３２３とスイッチＳＷＢ１、ＳＷＢ２を含む。インバータ３２３は、選択制御信号ＳＣＴＬを反転させ、反転した選択制御信号ＳＣＴＬＢを出力する。スイッチＳＷＢ１は、選択制御信号ＳＣＴＬに応答してオンまたはオフされ、オンされるときには消去用バルク電圧ＶＳＢＥをパスゲートＧ１１〜Ｇ１Ｊ、．．．、ＧＫ１〜ＧＫＪに出力する。また、スイッチＳＷＢ２は、反転した選択制御信号ＳＣＴＬＢに応答してオンまたはオフされ、オンされるときには基準バルク電圧ＶＳＢＲをパスゲートＧ１１〜Ｇ１Ｊ、．．．、ＧＫ１〜ＧＫＪに出力する。ここで、パスゲートＧ１１〜Ｇ１Ｊ、．．．、ＧＫ１〜ＧＫＪは、図８（ａ）に示すように、トリプルウェル構造を有する。
つぎに、フラッシュメモリ装置２００の消去動作を説明する。例えば、フラッシュメモリ装置２００でメモリセルブロックＭＢ１が消去動作を行い、メモリセルブロックＭＢ２〜ＭＢＫが消去動作を行わない場合を説明する。この場合、フラッシュメモリ装置２００の消去動作は、上述したフラッシュメモリ装置１００の消去動作と一つの差異点を除いては同一である。差異点は、フラッシュメモリ装置２００の消去動作の際、高電圧発生器２４０の第２バルク電圧発生器２４４が消去命令ＥＲＳに応答して小許容バルク電圧ＶＳＢＥをブロック選択部２６０のパスゲート（すなわち、ＮＭＯＳトランジスタ）ＧＤ１〜ＧＤＫ、Ｇ１１〜Ｇ２Ｊ、．．．、ＧＫ１〜ＧＫＪ、ＧＳ１〜ＧＳＫにさらに供給することである。
ここで、メモリセルブロックＭＢ２〜ＭＢＫのローカルワードラインＷＬ２１〜ＷＬ２Ｊ、．．．、ＷＬＫ１〜ＷＬＫＪとグローバルワードラインＧＷＬ１〜ＧＷＬＪとの間に連結されたＮＭＯＳトランジスタＧ２１〜Ｇ２Ｊ、．．．、ＧＫ１〜ＧＫＪの動作を図８（ａ），（ｂ）を参照して詳細に説明する。この図には、ＮＭＯＳトランジスタＧＫ１の断面図とそのエネルギー電位がそれぞれ示されている。ＮＭＯＳトランジスタＧ２１〜Ｇ２Ｊ、．．．、ＧＫ２〜ＧＫＪの動作は、ＮＭＯＳトランジスタＧＫ１と同様なので、その詳細な動作説明は省略する。
図８（ａ）において、メモリセルブロックＭＢＫのローカルワードラインＷＬＫ１に連結されたＮＭＯＳトランジスタＧＫ１の断面図が示されている。ＮＭＯＳトランジスタＧＫ１は、基板３３１、Ｎウェル３３２、Ｐウェル３３３、ソース３３４、ドレイン３３５およびゲート３３６を含む。ソース３３４にはポジティブ値を有するワードラインバイアス電圧ＶＷＴ１が入力され、ゲート３３６にはロー（例えば、０Ｖ）レベルのブロック選択信号ＢＳＥＬＫが入力される。また、ドレイン３３５にはブースティング電圧ＶＢＳＴが入力される。ブロック選択信号ＢＳＥＬＫがローレベルなので、ＮＭＯＳトランジスタＧＫ１はターンオフされる。
また、ワードラインバイアス電圧ＶＷＴ１がポジティブ値を持つので、図８（ｂ）に実線で示されたＥｖ２のようにソース３３４領域のエネルギー電位が減少する。また、Ｐウェル３３３にはネガティブ値を有する消去用バルク電圧ＶＳＢＥが入力されるので、Ｐウェル３３３のエネルギー電位が実線で示されたＥｖ２のように増加する。したがって、ソース３３４からＰウェル３３３に流入する電子量が減少し、ドレイン３３５に連結されたローカルワードラインＷＬＫ１に流入する電子量が減少する。結果として、フラッシュメモリ装置１００の消去動作の際にＮＭＯＳトランジスタＧＫ１に発生する漏れ電流より、フラッシュメモリ装置２００の消去動作の際にＮＭＯＳトランジスタＧＫ１の漏れ電流がさらに減少できる。
一方、ソース３３４に０Ｖのワードラインバイアス電圧ＶＷＴ１が入力され、Ｐウェル３３３に０Ｖの基準バルク電圧ＶＳＢＲが入力される場合、図８（ｂ）に点線で示されたＥｖ１のように、ソース３３４領域のエネルギー電位が増加し、Ｐウェル３３３のエネルギー電位が減少する。したがって、ソース３３４からＰウェル３３３に流入する電子量が増加し、ＮＭＯＳトランジスタＧＫ１の漏れ電流量が増加する。
なお、本発明は上記各実施形態に限定されるものではなく、それら各実施形態は本発明を説明するためのものであり、また当該技術分野で通常の知識を有する者であれば、本発明は本発明の技術的思想の範囲内で様々な実施が可能であることを理解できるであろう。
本発明のフラッシュメモリ装置に係る第１の実施形態を示す機能ブロック図。 第１の実施形態におけるメモリセルアレイ、ブロック選択部、第２バイアス電圧発生器およびＸデコーダを詳細に示す回路図。 メモリセル、パスゲートおよびバイアス電圧選択部を詳細に示す回路図。 同図（ａ），（ｂ）は、パスゲートを示す断面図、ワードラインのバイアス電圧変化によるパスゲートのエネルギー電位の変化を示す図。 本発明による第２の実施形態を示す機能ブロック図。 第２の実施形態におけるメモリセルアレイ、ブロック選択部、第２バイアス電圧発生器、第２バルク電圧発生器およびＸデコーダを詳細に示す回路図。 第２の実施形態におけるメモリセル、パスゲート、バイアス電圧選択部およびバルク電圧選択部を詳細に示す回路図。 同図（ａ），（ｂ）はパスゲートを示す断面図、ワードラインのバイアス電圧およびバルク電圧の変化によるパスゲートのエネルギー電位を示す図。 従来のフラッシュメモリ装置の消去動作を説明するためのメモリセルとパスゲートの回路図。
符号の説明
１００、２００ フラッシュメモリ装置
１１０、２１０ メモリセルアレイ
１２０、２２０ 入力バッファ
１３０、２３０ 制御論理回路
１４０、２４０ 高電圧発生器
１５０、２５０ Ｘデコーダ
１６０、２６０ ブロック選択部
１７０、２７０ ページバッファ
１８０、２８０ Ｙデコーダ
１９０、２９０ データ入出力バッファ
４０ バルク電圧発生器
５０、２４２ 第１バイアス電圧発生器
６０、２４３ 第２バイアス電圧発生器
２４１ 第１バルク電圧発生器
２４４ 第２バルク電圧発生器

Claims (23)

  1. ローカルワードラインとビットラインを共有する複数のメモリセルをそれぞれ含むメモリセルブロックと、
    ローアドレス信号をデコードし、そのデコードされた信号を出力するＸデコーダと、
    前記デコードされた信号に応答して前記メモリセルブロックの一部を選択し、その選択されたメモリセルブロックのローカルワードラインを対応するグローバルワードラインにそれぞれ連結するブロック選択部と、
    読み出し命令、プログラム命令および消去命令のいずれか一つに応答してワードラインバイアス電圧を発生し、前記デコードされた信号に応答して前記グローバルワードラインに前記ワードラインバイアス電圧をそれぞれ供給する高電圧発生器とを含み、
    前記高電圧発生器が前記消去命令に応答して発生する前記ワードラインバイアス電圧は、ポジティブ値をそれぞれ持つことを特徴とする、フラッシュメモリ装置。
  2. 前記高電圧発生器は、読み出し命令、プログラム命令および消去命令のいずれか一つに応答してメモリセルのバルク電圧、ドレインバイアス電圧およびソースバイアス電圧をさらに発生することを特徴とする、請求項１に記載のフラッシュメモリ装置。
  3. 前記高電圧発生器が前記消去命令に応答して発生する前記ワードラインバイアス電圧は、前記高電圧発生器が前記消去命令に応答して発生する前記メモリセルのバルク電圧より小さく、前記２つの電圧間の差は１５Ｖと同一またはより大きいことを特徴とする、請求項２に記載のフラッシュメモリ装置。
  4. 前記ブロック選択部は、
    前記デコードされた信号に応答してブロック選択信号を発生するブロックスイッチ部と、
    前記メモリセルブロックにそれぞれ対応するように配置され、前記ブロック選択信号にそれぞれ応答してイネーブルまたはディスエーブルされるパスゲート回路とを含み、
    前記パスゲート回路それぞれは、イネーブルされるとき、前記グローバルワードラインを対応するメモリセルブロックのローカルワードラインにそれぞれ連結することを特徴とする、請求項２に記載のフラッシュメモリ装置。
  5. 前記パスゲート回路それぞれは、前記グローバルワードラインと対応するメモリセルブロックのローカルワードラインとの間にそれぞれ連結され、前記ブロック選択信号のいずれか一つに応答して同時にオンまたはオフされるパスゲートを含むことを特徴とする、請求項４に記載のフラッシュメモリ装置。
  6. 前記パスゲートそれぞれは、単一のウェル構造を持つＭＯＳトランジスタであることを特徴とする、請求項５に記載のフラッシュメモリ装置。
  7. 前記パスゲートそれぞれは、トリプルウェル構造を持つＭＯＳトランジスタであることを特徴とする、請求項５に記載のフラッシュメモリ装置。
  8. 前記高電圧発生器は、前記消去命令に応答して前記パスゲート回路全体の前記パスゲートそれぞれの前記トリプルウェルの一部に消去用バルク電圧をさらに供給することを特徴とする、請求項７に記載のフラッシュメモリ装置。
  9. 前記消去用バルク電圧は、ネガティブ値を有することを特徴とする、請求項８に記載のフラッシュメモリ装置。
  10. 前記消去用バルク電圧は前記高電圧発生器が前記消去命令に応答して発生する前記メモリセルのバルク電圧より小さく、前記２つの電圧間の差は前記パスゲートそれぞれの接合ブレークダウン電圧と同一またはより小さいことを特徴とする、請求項９に記載のフラッシュメモリ装置。
  11. 前記高電圧発生器は、
    前記読み出し命令、前記プログラム命令および前記消去命令のいずれか一つと前記デコードされた信号に応答してドレインバイアス電圧とソースバイアス電圧を発生する第１バイアス電圧発生器と、
    前記読み出し命令、前記プログラム命令および前記消去命令のいずれか一つと前記デコードされた信号に応答して読み出し電圧またはプログラム電圧または消去電圧を前記ワードラインバイアス電圧として発生し、前記ワードラインバイアス電圧を前記グローバルワードラインにそれぞれ供給する第２バイアス電圧発生器と、
    前記読み出し命令、前記プログラム命令および前記消去命令のいずれか一つに応答してメモリセルのバルク電圧を発生するバルク電圧発生器とを含み、
    前記消去電圧はポジティブ値を有し、前記バルク電圧発生器が前記消去命令に応答して発生する前記メモリセルのバルク電圧より小さく、前記２つの電圧間の差は１５Ｖと同一またはより大きいことを特徴とする、請求項１に記載のフラッシュメモリ装置。
  12. 前記第２バイアス電圧発生器は、
    前記読み出し命令に応答して前記読み出し電圧を発生する第１ポンプ回路と、
    前記プログラム命令に応答して前記プログラム電圧を発生する第２ポンプ回路と、
    前記消去命令に応答して前記消去電圧を発生する第３ポンプ回路と、
    前記デコードされた信号に応答して前記読み出し電圧または前記プログラム電圧または前記消去電圧を選択し、その選択された電圧を前記ワードラインバイアス電圧として前記グローバルワードラインにそれぞれ出力するバイアス電圧選択部とを含むことを特徴とする、請求項１１に記載のフラッシュメモリ装置。
  13. 前記バイアス電圧選択部は、
    前記デコードされた信号に基づいて選択信号を発生する選択信号発生器と、
    前記グローバルワードラインにそれぞれ連結され、前記選択信号に応答して前記読み出し電圧、前記プログラム電圧および前記消去電圧のいずれか一つを対応するグローバルワードラインにそれぞれ出力する選択回路とを含むことを特徴とする、請求項１２に記載のフラッシュメモリ装置。
  14. 前記高電圧発生器は、
    前記読み出し命令、前記プログラム命令および前記消去命令のいずれか一つと前記デコードされた信号に応答してドレインバイアス電圧とソースバイアス電圧を発生する第１バイアス電圧発生器と、
    前記読み出し命令、前記プログラム命令および前記消去命令のいずれか一つと前記デコードされた信号に応答して読み出し電圧またはプログラム電圧または消去電圧を前記ワードラインバイアス電圧として発生し、前記ワードラインバイアス電圧を前記グローバルワードラインにそれぞれ供給する第２バイアス電圧発生器と、
    前記読み出し命令、前記プログラム命令および前記消去命令のいずれか一つに応答してメモリセルのバルク電圧を発生するバルク電圧発生器とを含み、
    前記消去電圧はポジティブ値を有し、前記バルク電圧発生器が前記消去命令に応答して発生する前記メモリセルのバルク電圧より小さく、前記２つの電圧間の差は１５Ｖと同一またはより大きいことを特徴とする、請求項７に記載のフラッシュメモリ装置。
  15. 前記高電圧発生器は、前記消去命令に応答して、ネガティブ値を有し、前記バルク電圧発生器が前記消去命令に応答して発生する前記メモリセルのバルク電圧との差が前記パスゲートそれぞれの接合ブレークダウン電圧と同一またはより小さい消去用バルク電圧を発生し、前記パスゲート回路全体の前記パスゲートそれぞれの前記トリプルウェルの一部に供給する追加のバルク電圧発生器をさらに含むことを特徴とする、請求項１４に記載のフラッシュメモリ装置。
  16. 前記追加のバルク電圧発生器は、
    前記消去命令に応答して前記消去用バルク電圧を発生するポンプ回路と、
    基準バルク電圧を受信し、選択制御信号に応答して前記基準バルク電圧と前記消去用バルク電圧のいずれか一つを選択し、その選択された電圧を前記パスゲート回路全体の前記パスゲートそれぞれの前記トリプルウェルの一部に出力するバルク電圧選択部とを含むことを特徴とする、請求項１５に記載のフラッシュメモリ装置。
  17. 前記消去命令がイネーブルされるとき、前記選択制御信号がイネーブルされ、
    前記選択制御信号がイネーブルされるとき、前記バルク電圧選択部が前記消去用バルク電圧を選択し、前記選択制御信号がディスエーブルされるとき、前記バルク電圧選択部が前記基準バルク電圧を選択することを特徴とする、請求項１６に記載のフラッシュメモリ装置。
  18. フラッシュメモリ装置の消去動作制御方法において、
    消去命令とローアドレス信号に応答して、ポジティブ値をそれぞれ持つワードラインバイアス電圧をグローバルワードラインにそれぞれ供給する段階と、
    メモリセルブロック全体のメモリセルにバルク電圧を供給する段階と、
    グローバルドレイン選択ラインとグローバルソース選択ラインに接地電圧を供給して前記メモリセルのドレインとソースをフロートさせる段階と、
    前記ローアドレス信号に応答してメモリセルブロックのいずれか一つを選択し、その選択されたメモリセルブロックのローカルワードラインを前記グローバルワードラインに連結する段階とを含むことを特徴とする、フラッシュメモリ装置の消去動作制御方法。
  19. 前記ワードラインバイアス電圧の供給段階は、
    前記ローアドレス信号をデコードし、そのデコードされた信号を出力する段階と、
    前記消去命令に応答してポジティブ値の消去電圧を発生する段階と、
    前記デコードされた信号に応答して前記消去電圧を前記ワードラインバイアス電圧として前記グローバルワードラインにそれぞれ出力する段階とを含むことを特徴とする、請求項１８に記載のフラッシュメモリ装置の消去動作制御方法。
  20. 前記消去電圧は前記メモリセルに供給されるバルク電圧より小さく、前記バルク電圧と前記消去電圧間の差は１５と同一またはより大きいことを特徴とする、請求項１９に記載のフラッシュメモリ装置の消去動作制御方法。
  21. 前記メモリセルブロック選択およびワードライン連結段階は、
    前記ローアドレス信号をデコードし、そのデコードされた信号を出力する段階と、
    前記デコードされた信号に応答してブロック選択信号を出力する段階と、
    前記ブロック選択信号に応答して前記グローバルワードラインと前記メモリセルブロックとの間にそれぞれ配置されるパスゲート回路のいずれか一つをイネーブルさせ、前記グローバルワードラインと前記メモリセルブロックのいずれか一つのローカルワードラインとを連結させる段階とを含むことを特徴とする、請求項１８に記載のフラッシュメモリ装置の消去動作制御方法。
  22. 前記パスゲート回路それぞれに含まれるパスゲートである、トリプルウェル構造を持つＭＯＳトランジスタのトリプルウェルの一部に消去用バルク電圧を供給する段階をさらに含むことを特徴とする、請求項２１に記載のフラッシュメモリ装置の消去動作制御方法。
  23. 前記消去用バルク電圧は、ネガティブ値を有し、前記メモリセルに供給されるバルク電圧との差が前記パスゲートそれぞれの接合ブレークダウン電圧と同一またはより小さいことを特徴とする、請求項２２に記載のフラッシュメモリ装置の消去動作制御方法。
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