JP2003338189A - Ｎａｎｄ型フラッシュメモリのワードラインデコーダ - Google Patents
Ｎａｎｄ型フラッシュメモリのワードラインデコーダInfo
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Abstract
(57)【要約】
【課題】 フラッシュメモリセルのワードラインに負の
電圧を印加することが可能なＮＡＮＤ型フラッシュメモ
リのワードラインデコーダを提供すること。 【解決手段】 所定のメモリセルを選択して動作を行え
るようにワードライン選択信号をデコードするＮＡＮＤ
型フラッシュメモリのワードラインデコーダにおいて、
所定のメモリセルのアドレスを入力とし、所定のメモリ
セルが選択或いは非選択されることを示す信号を出力す
るローデコーダと、ローデコーダから、所定のメモリセ
ルが選択されたという信号を受けると、正の電圧を出力
し、所定のメモリセルが非選択されたという信号を受け
ると、負の電圧を出力する制御部と、制御部から出力さ
れる正の電圧がゲートに印加されると、ソースに入力さ
れる負の電圧をドレインに出力し、制御部から出力され
る負の電圧がゲートに印加されると、ソースに入力され
る負の電圧がドレインに出力されないように遮断するＮ
ＭＯＳトランジスタからなる駆動部とを備え、ＮＭＯＳ
トランジスタのＰウェルにはソースに入力される負の電
圧が印加される。
電圧を印加することが可能なＮＡＮＤ型フラッシュメモ
リのワードラインデコーダを提供すること。 【解決手段】 所定のメモリセルを選択して動作を行え
るようにワードライン選択信号をデコードするＮＡＮＤ
型フラッシュメモリのワードラインデコーダにおいて、
所定のメモリセルのアドレスを入力とし、所定のメモリ
セルが選択或いは非選択されることを示す信号を出力す
るローデコーダと、ローデコーダから、所定のメモリセ
ルが選択されたという信号を受けると、正の電圧を出力
し、所定のメモリセルが非選択されたという信号を受け
ると、負の電圧を出力する制御部と、制御部から出力さ
れる正の電圧がゲートに印加されると、ソースに入力さ
れる負の電圧をドレインに出力し、制御部から出力され
る負の電圧がゲートに印加されると、ソースに入力され
る負の電圧がドレインに出力されないように遮断するＮ
ＭＯＳトランジスタからなる駆動部とを備え、ＮＭＯＳ
トランジスタのＰウェルにはソースに入力される負の電
圧が印加される。
Description
【０００１】
【発明の属する技術分野】本発明は、ＮＡＮＤ型フラッ
シュメモリに関し、特にワードラインに負の電圧を印加
するスイッチ構造及びトランジスタを有するワードライ
ンデコーダに関する。
シュメモリに関し、特にワードラインに負の電圧を印加
するスイッチ構造及びトランジスタを有するワードライ
ンデコーダに関する。
【０００２】
【従来の技術】不揮発性半導体メモリ装置の一つである
ＮＡＮＤ型フラッシュメモリは、ＤＲＡＭに準ずる集積
度とメモリ容量を有する利点によって、その用途及び活
用性が段々増加している。ＮＡＮＤ型フラッシュメモリ
は、基本的に、多数のメモリセルが直列に連結されたメ
モリストリング(string)をビットラインとソースライン
との間で直列に連結した構造を有し、このようなメモリ
ストリングが多数配列されてメモリセルアレイを構成す
る。メモリストリングにわたって１本のワードラインに
連結されたメモリセルはページ(page)単位またはバイト
(byte)単位を形成する。このようなフラッシュメモリの
所定のセルを選択して読出または書込動作を行うために
は、ワードライン及びビットライン選択信号によって該
当セルを選択するが、このようにワードラインを選択す
るためのデコーダをワードラインデコードという。
ＮＡＮＤ型フラッシュメモリは、ＤＲＡＭに準ずる集積
度とメモリ容量を有する利点によって、その用途及び活
用性が段々増加している。ＮＡＮＤ型フラッシュメモリ
は、基本的に、多数のメモリセルが直列に連結されたメ
モリストリング(string)をビットラインとソースライン
との間で直列に連結した構造を有し、このようなメモリ
ストリングが多数配列されてメモリセルアレイを構成す
る。メモリストリングにわたって１本のワードラインに
連結されたメモリセルはページ(page)単位またはバイト
(byte)単位を形成する。このようなフラッシュメモリの
所定のセルを選択して読出または書込動作を行うために
は、ワードライン及びビットライン選択信号によって該
当セルを選択するが、このようにワードラインを選択す
るためのデコーダをワードラインデコードという。
【０００３】以下、従来の技術を図１及び図２に基づい
て説明する。図１は従来の技術に係るワードラインデコ
ーダ及びメモリセルの構成図であって、ローデコーダ及
びチャージポンプ(Row Decoder & Charge Pump)１０、
ブロック駆動部１２及びメモリセルアレイ１４からな
る。
て説明する。図１は従来の技術に係るワードラインデコ
ーダ及びメモリセルの構成図であって、ローデコーダ及
びチャージポンプ(Row Decoder & Charge Pump)１０、
ブロック駆動部１２及びメモリセルアレイ１４からな
る。
【０００４】図１を参照すると、メモリセルアレイ１４
領域は複数のセルブロックからなり、一つのセルブロッ
クは複数のストリングから構成される。ここで、各スト
リングは１本のビットラインＢ／Ｌと共通ソースライン
との間に介在される。一つのセルブロックは１本のスト
リング選択ラインＳＳＬ、複数本のワードラインＷ／Ｌ
及び１本の接地選択ラインＧＳＬを備える。また、ブロ
ック駆動部１２は１本のストリング制御ラインＳＳ、複
数本のワード制御ラインＳ、1本の接地制御ラインＧ
Ｓ、及びブロックを駆動させる複数のトランジスタから
なる。このような複数のトランジスタは、ローデコーダ
及びチャージポンプ１０の制御を受けて一つのセルブロ
ックのみを制御するが、ストリング制御ラインＳＳに連
結された１つのストリング駆動トランジスタ、ワード制
御ラインＳに連結された複数のワード駆動トランジスタ
及び接地制御ラインＧＳに連結された一つの接地駆動ト
ランジスタからなる。
領域は複数のセルブロックからなり、一つのセルブロッ
クは複数のストリングから構成される。ここで、各スト
リングは１本のビットラインＢ／Ｌと共通ソースライン
との間に介在される。一つのセルブロックは１本のスト
リング選択ラインＳＳＬ、複数本のワードラインＷ／Ｌ
及び１本の接地選択ラインＧＳＬを備える。また、ブロ
ック駆動部１２は１本のストリング制御ラインＳＳ、複
数本のワード制御ラインＳ、1本の接地制御ラインＧ
Ｓ、及びブロックを駆動させる複数のトランジスタから
なる。このような複数のトランジスタは、ローデコーダ
及びチャージポンプ１０の制御を受けて一つのセルブロ
ックのみを制御するが、ストリング制御ラインＳＳに連
結された１つのストリング駆動トランジスタ、ワード制
御ラインＳに連結された複数のワード駆動トランジスタ
及び接地制御ラインＧＳに連結された一つの接地駆動ト
ランジスタからなる。
【０００５】次に、図１に示したＮＡＮＤ型フラッシュ
メモリを駆動させる方法を説明する。例えば、セルアレ
イ１４領域の所望のセルトランジスタを選択的にプログ
ラムしようとする場合、セルアレイ１４領域が形成され
た半導体基板、すなわちセルトランジスタのバルク(bul
k)領域及び共通ソースラインに０Ｖを印加する。また、
選択されたセルトランジスタに接続されたビットライン
及び接地制御ラインにも０Ｖを印加する。この際、選択
されていないビットラインには全てプログラム防止電圧
(program inhibition voltage)を印加する。これと共
に、選択されたセルトランジスタに接続されたワード制
御ラインにはプログラム電圧を印加する。前記ブロック
駆動部１２のトランジスタにはワードラインに印加され
たプログラム電圧より高い電圧を印加して、ブロック駆
動トランジスタを十分ターンオンさせる。すなわち、前
記ストリング駆動トランジスタ、ワード駆動トランジス
タ及び接地駆動トランジスタは全てターンオンされる。
この際、選択されたセルトランジスタのプログラムはＦ
Ｎトンネル電流によってなされ、選択されていないセル
トランジスタのプログラム防止はセルフブースティング
(self-boosting)現象によってなされる。
メモリを駆動させる方法を説明する。例えば、セルアレ
イ１４領域の所望のセルトランジスタを選択的にプログ
ラムしようとする場合、セルアレイ１４領域が形成され
た半導体基板、すなわちセルトランジスタのバルク(bul
k)領域及び共通ソースラインに０Ｖを印加する。また、
選択されたセルトランジスタに接続されたビットライン
及び接地制御ラインにも０Ｖを印加する。この際、選択
されていないビットラインには全てプログラム防止電圧
(program inhibition voltage)を印加する。これと共
に、選択されたセルトランジスタに接続されたワード制
御ラインにはプログラム電圧を印加する。前記ブロック
駆動部１２のトランジスタにはワードラインに印加され
たプログラム電圧より高い電圧を印加して、ブロック駆
動トランジスタを十分ターンオンさせる。すなわち、前
記ストリング駆動トランジスタ、ワード駆動トランジス
タ及び接地駆動トランジスタは全てターンオンされる。
この際、選択されたセルトランジスタのプログラムはＦ
Ｎトンネル電流によってなされ、選択されていないセル
トランジスタのプログラム防止はセルフブースティング
(self-boosting)現象によってなされる。
【０００６】次に、図２を参照して図１をより詳細に説
明する。図２は図１のワードラインデコーダの構成を詳
細に説明するための図であって、ローデコーダ２０、高
電圧制御回路２２及び駆動トランジスタ２４からなる。
明する。図２は図１のワードラインデコーダの構成を詳
細に説明するための図であって、ローデコーダ２０、高
電圧制御回路２２及び駆動トランジスタ２４からなる。
【０００７】ローデコーダ２０は、第１ナンドゲートＮ
ＡＮＤ１と第１ノアゲートＮＯＲ１からなるが、第１ナ
ンドゲートＮＡＮＤ１の出力は第１ノアゲートＮＯＲ１
に入力され、第１ノアゲートＮＯＲ１の出力信号は高電
圧制御回路２２に入力される。ローデコーダ２０の第１
ナンドゲートＮＡＮＤ１にはブロックを選択するための
アドレスＡＤｘが入力され、第１ノアゲートＮＯＲ１に
は、第１ナンドゲートの出力信号と共に、所定のプレイ
ン(plain)を選択する信号Select_LeftRightが入力され
る。従って、所定のセルが選択されると、ローデコーダ
２０の出力は「Ｈ」になり、所定のセルが選択されない
と、出力は「Ｌ」になる。
ＡＮＤ１と第１ノアゲートＮＯＲ１からなるが、第１ナ
ンドゲートＮＡＮＤ１の出力は第１ノアゲートＮＯＲ１
に入力され、第１ノアゲートＮＯＲ１の出力信号は高電
圧制御回路２２に入力される。ローデコーダ２０の第１
ナンドゲートＮＡＮＤ１にはブロックを選択するための
アドレスＡＤｘが入力され、第１ノアゲートＮＯＲ１に
は、第１ナンドゲートの出力信号と共に、所定のプレイ
ン(plain)を選択する信号Select_LeftRightが入力され
る。従って、所定のセルが選択されると、ローデコーダ
２０の出力は「Ｈ」になり、所定のセルが選択されない
と、出力は「Ｌ」になる。
【０００８】高電圧制御回路２２は第２ナンドゲートＮ
ＡＮＤ２、トランジスタＭ１、Ｍ２、Ｍ３、Ｍ５、イン
バータＩＶＮ１及びキャパシタＣ１、Ｃ２からなる。第
２ナンドゲートＮＡＮＤ２の入力側にはローデコーダ２
０の出力信号とクロック信号ＣＬＫが入力される。トラ
ンジスタＭ１のゲートには電源電圧Ｖccが印加され、ト
ランジスタＭ３及びＭ５の一側には電源電圧より高い或
いは同一の電圧であるＶppが印加される。
ＡＮＤ２、トランジスタＭ１、Ｍ２、Ｍ３、Ｍ５、イン
バータＩＶＮ１及びキャパシタＣ１、Ｃ２からなる。第
２ナンドゲートＮＡＮＤ２の入力側にはローデコーダ２
０の出力信号とクロック信号ＣＬＫが入力される。トラ
ンジスタＭ１のゲートには電源電圧Ｖccが印加され、ト
ランジスタＭ３及びＭ５の一側には電源電圧より高い或
いは同一の電圧であるＶppが印加される。
【０００９】駆動トランジスタ２４はストリング制御ラ
インＳＳに連結された一つのストリング駆動トランジス
タ、ワード制御ラインＳに連結された複数のセルトラン
ジスタ及び接地制御ラインＧＳに連結された一つの接地
駆動トランジスタからなる。駆動トランジスタはＮＭＯ
Ｓから構成することができる。
インＳＳに連結された一つのストリング駆動トランジス
タ、ワード制御ラインＳに連結された複数のセルトラン
ジスタ及び接地制御ラインＧＳに連結された一つの接地
駆動トランジスタからなる。駆動トランジスタはＮＭＯ
Ｓから構成することができる。
【００１０】ここで、ローデコーダ２０の出力が「Ｈ」
であれば、高電圧制御回路２２はクロック信号ＣＬＫを
共に入力として（Ｖpp＋Ｖtn）を出力する。この際、Ｖ
tnは駆動トランジスタ２４のしきい値電圧である。従っ
て、駆動トランジスタ２４はターンオンされ、正の電圧
がストリング制御ラインＳＳ、ワード制御ラインＳ及び
接地制御ラインＧＳに印加されると、この電圧がストリ
ング選択ラインＳＳＬ、ワードラインＷＬ及び接地選択
ラインＧＳＬに伝達される。キャパシタＣ１、Ｃ２は印
加されたＶppを（Ｖpp＋Ｖtn）に作るためにブーストす
る役割を果たす。もしローデコーダの出力が「Ｌ」であ
れば、第２ナンドゲートＮＡＮＤ２の出力はクロック信
号ＣＬＫとは関係なくなり、キャパシタＣ１、Ｃ２はブ
ーストの役割をしない。従って、高電圧制御回路２２の
出力はローデコーダ２０から入力された「Ｌ」がＭ１を
介してそのまま出力されることにより、駆動トランジス
タ２４はターンオフされ、ストリング制御ラインＳＳ、
ワード制御ラインＳ及び接地制御ラインＧＳに印加され
た正の電圧はストリング選択ラインＳＳＬ、ワードライ
ンＷＬ及び接地選択ラインＧＳＬに伝達されなくなる。
であれば、高電圧制御回路２２はクロック信号ＣＬＫを
共に入力として（Ｖpp＋Ｖtn）を出力する。この際、Ｖ
tnは駆動トランジスタ２４のしきい値電圧である。従っ
て、駆動トランジスタ２４はターンオンされ、正の電圧
がストリング制御ラインＳＳ、ワード制御ラインＳ及び
接地制御ラインＧＳに印加されると、この電圧がストリ
ング選択ラインＳＳＬ、ワードラインＷＬ及び接地選択
ラインＧＳＬに伝達される。キャパシタＣ１、Ｃ２は印
加されたＶppを（Ｖpp＋Ｖtn）に作るためにブーストす
る役割を果たす。もしローデコーダの出力が「Ｌ」であ
れば、第２ナンドゲートＮＡＮＤ２の出力はクロック信
号ＣＬＫとは関係なくなり、キャパシタＣ１、Ｃ２はブ
ーストの役割をしない。従って、高電圧制御回路２２の
出力はローデコーダ２０から入力された「Ｌ」がＭ１を
介してそのまま出力されることにより、駆動トランジス
タ２４はターンオフされ、ストリング制御ラインＳＳ、
ワード制御ラインＳ及び接地制御ラインＧＳに印加され
た正の電圧はストリング選択ラインＳＳＬ、ワードライ
ンＷＬ及び接地選択ラインＧＳＬに伝達されなくなる。
【００１１】このような従来の技術に係るワードライン
デコーダは、メモリセルアレイに正の電圧のみを印加す
ることができる。なぜなら、駆動トランジスタ２４のス
トリング制御ラインＳＳ、ワード制御ラインＳ及び接地
制御ラインＧＳには正の電圧のみを印加することがで
き、負の電圧は印加できないからである。
デコーダは、メモリセルアレイに正の電圧のみを印加す
ることができる。なぜなら、駆動トランジスタ２４のス
トリング制御ラインＳＳ、ワード制御ラインＳ及び接地
制御ラインＧＳには正の電圧のみを印加することがで
き、負の電圧は印加できないからである。
【００１２】駆動トランジスタ２４に負の電圧が印加で
きない理由を図３に基づいて説明すると、次の通りであ
る。図３は図２の駆動トランジスタ２４に負の電圧が印
加されることを説明するための素子の断面図である。駆
動トランジスタがＮＭＯＳから構成される際、Ｐウェル
は接地される。もしソースＳに負の電圧−１０Ｖが印加
されると、ＰＮ接合の順方向条件によってＮＭＯＳトラ
ンジスタが誤動作を行うことになる。
きない理由を図３に基づいて説明すると、次の通りであ
る。図３は図２の駆動トランジスタ２４に負の電圧が印
加されることを説明するための素子の断面図である。駆
動トランジスタがＮＭＯＳから構成される際、Ｐウェル
は接地される。もしソースＳに負の電圧−１０Ｖが印加
されると、ＰＮ接合の順方向条件によってＮＭＯＳトラ
ンジスタが誤動作を行うことになる。
【００１３】従って、従来のＮＡＮＤ型フラッシュメモ
リでは、正の電圧のみを用いて選択されたメモリセルの
プログラム、消去及び読出を行うことができ、特にプロ
グラム時より消去時にさらに高い電圧を使用したため、
選択されていないブロックにはウェルバイアスによるス
トレスを与えることになり、メモリセルデータの歪みが
生ずるという問題があった。
リでは、正の電圧のみを用いて選択されたメモリセルの
プログラム、消去及び読出を行うことができ、特にプロ
グラム時より消去時にさらに高い電圧を使用したため、
選択されていないブロックにはウェルバイアスによるス
トレスを与えることになり、メモリセルデータの歪みが
生ずるという問題があった。
【００１４】
【発明が解決しようとする課題】本発明の目的は、フラ
ッシュメモリセルのワードラインに負の電圧を印加する
ことが可能なＮＡＮＤ型フラッシュメモリのワードライ
ンデコーダを提供することにある。
ッシュメモリセルのワードラインに負の電圧を印加する
ことが可能なＮＡＮＤ型フラッシュメモリのワードライ
ンデコーダを提供することにある。
【００１５】
【課題を解決するための手段】上記目的を達成するため
に、本発明に係るＮＡＮＤ型フラッシュメモリのワード
ラインデコーダは、所定のメモリセルを選択して動作を
行えるようにワードライン選択信号をデコードするＮＡ
ＮＤ型フラッシュメモリのワードラインデコーダにおい
て、所定のメモリセルのアドレスを入力とし、所定のメ
モリセルが選択或いは非選択されることを示す信号を出
力するローデコーダと、ローデコーダから、所定のメモ
リセルが選択されたという信号を受けると、正の電圧を
出力し、所定のメモリセルが非選択されたという信号を
受けると、負の電圧を出力する制御部と、制御部から出
力される正の電圧がゲートに印加されると、ソースに入
力される負の電圧をドレインに出力し、制御部から出力
される負の電圧がゲートに印加されると、ソースに入力
される負の電圧がドレインに出力されないように遮断す
るＮＭＯＳトランジスタからなる駆動部とを備え、ＮＭ
ＯＳトランジスタのＰウェルにはソースに入力される負
の電圧が印加されることが好ましい。
に、本発明に係るＮＡＮＤ型フラッシュメモリのワード
ラインデコーダは、所定のメモリセルを選択して動作を
行えるようにワードライン選択信号をデコードするＮＡ
ＮＤ型フラッシュメモリのワードラインデコーダにおい
て、所定のメモリセルのアドレスを入力とし、所定のメ
モリセルが選択或いは非選択されることを示す信号を出
力するローデコーダと、ローデコーダから、所定のメモ
リセルが選択されたという信号を受けると、正の電圧を
出力し、所定のメモリセルが非選択されたという信号を
受けると、負の電圧を出力する制御部と、制御部から出
力される正の電圧がゲートに印加されると、ソースに入
力される負の電圧をドレインに出力し、制御部から出力
される負の電圧がゲートに印加されると、ソースに入力
される負の電圧がドレインに出力されないように遮断す
るＮＭＯＳトランジスタからなる駆動部とを備え、ＮＭ
ＯＳトランジスタのＰウェルにはソースに入力される負
の電圧が印加されることが好ましい。
【００１６】また、制御部は、第１入力端子と第１ノー
ドとの間に連結され、入力信号を反転させるインバータ
と、第１ノードと第２ノードとの間に連結され、ゲート
が電源電圧に連結される第１ＮＭＯＳトランジスタと、
第１ノードと第３ノードとの間に連結され、ゲートが接
地に連結される第１ＰＭＯＳトランジスタと、第２ノー
ドと第２入力端子との間に連結され、ゲートが出力端子
に連結される第２ＰＭＯＳトランジスタと、第３ノード
と第３入力端子との間に連結され、ゲートが出力端子に
連結される第２ＮＭＯＳトランジスタと、第２入力端子
と出力端子との間に連結され、ゲートが第２ノードに連
結される第３ＰＭＯＳトランジスタと、第３入力端子と
出力端子との間に連結され、ゲートが第３ノードに連結
される第３ＮＭＯＳトランジスタとを備えることが好ま
しい。
ドとの間に連結され、入力信号を反転させるインバータ
と、第１ノードと第２ノードとの間に連結され、ゲート
が電源電圧に連結される第１ＮＭＯＳトランジスタと、
第１ノードと第３ノードとの間に連結され、ゲートが接
地に連結される第１ＰＭＯＳトランジスタと、第２ノー
ドと第２入力端子との間に連結され、ゲートが出力端子
に連結される第２ＰＭＯＳトランジスタと、第３ノード
と第３入力端子との間に連結され、ゲートが出力端子に
連結される第２ＮＭＯＳトランジスタと、第２入力端子
と出力端子との間に連結され、ゲートが第２ノードに連
結される第３ＰＭＯＳトランジスタと、第３入力端子と
出力端子との間に連結され、ゲートが第３ノードに連結
される第３ＮＭＯＳトランジスタとを備えることが好ま
しい。
【００１７】
【発明の実施の形態】以下、本発明に係る好適な実施例
を添付図に基づいて詳細に説明する。ところが、これら
の実施例は当技術分野で通常の知識を有する者に本発明
を十分理解させるために提供されるもので、様々な変形
実施が可能である。本発明はこれらの実施例に限定され
るものではない。
を添付図に基づいて詳細に説明する。ところが、これら
の実施例は当技術分野で通常の知識を有する者に本発明
を十分理解させるために提供されるもので、様々な変形
実施が可能である。本発明はこれらの実施例に限定され
るものではない。
【００１８】図４は本発明に係るＮＡＮＤ型フラッシュ
メモリのワードラインデコーダの好適な一実施例を説明
するためのブロック図であって、ローデコーダ４０、制
御部４２及び駆動部４４からなる。
メモリのワードラインデコーダの好適な一実施例を説明
するためのブロック図であって、ローデコーダ４０、制
御部４２及び駆動部４４からなる。
【００１９】ＮＡＮＤ型フラッシュメモリのワードライ
ンデコーダは、メモリセルアレイの特定のメモリセルに
対する書込または読出などの特定の動作を行うために選
択されたメモリセルに対するワードライン選択信号をデ
コードする役割を果たす。
ンデコーダは、メモリセルアレイの特定のメモリセルに
対する書込または読出などの特定の動作を行うために選
択されたメモリセルに対するワードライン選択信号をデ
コードする役割を果たす。
【００２０】ローデコーダ４０は、所定のメモリセルの
アドレスを入力とし、前記所定のメモリセルが選択また
は非選択されることを示す信号を出力するが、所定のメ
モリセルが選択されると、ローデコーダ４０は出力信号
として「Ｈ」を出力し、選択されていない残りのメモリ
セルに対しては「Ｌ」を出力することができる。ここ
で、所定のメモリセルとはフラッシュメモリの動作を処
理する装置で予め定められたメモリセルをいう。例え
ば、第１ストリングの第２セルトランジスタをプログラ
ムさせようとする場合には、第２ワードラインが選択さ
れなければならないので、第２ワードラインに該当する
アドレスが入力されると、ローデコーダ４０では出力信
号として「Ｈ」を出力し、残りのワードラインに対して
は「Ｌ」を出力する。このようなローデコーダ４０の出
力信号は制御部４２に入力され、制御部４２の出力信号
は駆動部４４に入力される。そして、駆動部４４は各メ
モリセルのトランジスタに接続され、駆動部４４の信号
に基づいて各メモリセルのトランジスタが動作を行う。
アドレスを入力とし、前記所定のメモリセルが選択また
は非選択されることを示す信号を出力するが、所定のメ
モリセルが選択されると、ローデコーダ４０は出力信号
として「Ｈ」を出力し、選択されていない残りのメモリ
セルに対しては「Ｌ」を出力することができる。ここ
で、所定のメモリセルとはフラッシュメモリの動作を処
理する装置で予め定められたメモリセルをいう。例え
ば、第１ストリングの第２セルトランジスタをプログラ
ムさせようとする場合には、第２ワードラインが選択さ
れなければならないので、第２ワードラインに該当する
アドレスが入力されると、ローデコーダ４０では出力信
号として「Ｈ」を出力し、残りのワードラインに対して
は「Ｌ」を出力する。このようなローデコーダ４０の出
力信号は制御部４２に入力され、制御部４２の出力信号
は駆動部４４に入力される。そして、駆動部４４は各メ
モリセルのトランジスタに接続され、駆動部４４の信号
に基づいて各メモリセルのトランジスタが動作を行う。
【００２１】次いで、制御部４２について説明する。制
御部４２は駆動部４４のトランジスタを制御する役割を
果たす。ローデコーダ４０から、所定のメモリセルが選
択されたという信号を受けると、正の電圧を駆動部４４
へ出力し、所定のメモリセルが非選択されたという信号
を受けると、負の電圧を駆動部４４へ出力する。
御部４２は駆動部４４のトランジスタを制御する役割を
果たす。ローデコーダ４０から、所定のメモリセルが選
択されたという信号を受けると、正の電圧を駆動部４４
へ出力し、所定のメモリセルが非選択されたという信号
を受けると、負の電圧を駆動部４４へ出力する。
【００２２】図５は図４に示した制御部４２の好適な一
実施例を説明するための回路図であって、インバータＩ
ＮＶ、ＰＭＯＳトランジスタＭＰ１、ＭＰ２、ＭＰ３及
びＮＭＯＳトランジスタＭＮ１、ＭＮ２、ＭＮ３からな
る。図５を参照すると、インバータＩＮＶは第１入力端
子ＩＮ１と第１ノードｎ１との間に連結される。第１Ｎ
ＭＯＳトランジスタＭＮ１は第１ノードｎ１と第２ノー
ドｎ２との間に連結され、第１ＮＭＯＳトランジスタＭ
Ｎ１のゲートには電源電圧Ｖccが印加される。第１ノー
ドｎ１と第３ノードｎ３との間には第１ＰＭＯＳトラン
ジスタＭＰ１が接続され、第１ＰＭＯＳトランジスタＭ
Ｐ１のゲートは接地される。第２ノードｎ２には第２Ｐ
ＭＯＳトランジスタＭＰ２が接続されるが、第２ＰＭＯ
ＳトランジスタＭＰ２の他側には第２入力端子ＩＮ２が
連結される。第２入力端子ＩＮ２には正の電圧が印加さ
れるが、例えば電源電圧より高い電圧ＶPPXが印加され
ることができる。第２ＰＭＯＳトランジスタＭＰ２のゲ
ートは出力端子ＯＵＴに連結される。第２ＮＭＯＳトラ
ンジスタＭＮ２は第３ノードｎ３と第３入力端子ＩＮ３
との間に連結され、ゲートは出力端子ＯＵＴに連結され
る。第３入力端子ＩＮ３には負の電圧が印加されるが、
例えばＶEEXが印加されることができる。第３ＰＭＯＳ
トランジスタＭＰ３は第２入力端子ＩＮ２と出力端子Ｏ
ＵＴとの間に連結され、第３ＰＭＯＳトランジスタＭＰ
３のゲートは第２ノードｎ２に連結される。第３ＮＭＯ
ＳトランジスタＭＮ３は第３入力端子ＩＮ３と出力端子
ＯＵＴとの間に連結され、第３ＮＭＯＳトランジスタＭ
Ｎ３のゲートは第３ノードｎ３に連結される。
実施例を説明するための回路図であって、インバータＩ
ＮＶ、ＰＭＯＳトランジスタＭＰ１、ＭＰ２、ＭＰ３及
びＮＭＯＳトランジスタＭＮ１、ＭＮ２、ＭＮ３からな
る。図５を参照すると、インバータＩＮＶは第１入力端
子ＩＮ１と第１ノードｎ１との間に連結される。第１Ｎ
ＭＯＳトランジスタＭＮ１は第１ノードｎ１と第２ノー
ドｎ２との間に連結され、第１ＮＭＯＳトランジスタＭ
Ｎ１のゲートには電源電圧Ｖccが印加される。第１ノー
ドｎ１と第３ノードｎ３との間には第１ＰＭＯＳトラン
ジスタＭＰ１が接続され、第１ＰＭＯＳトランジスタＭ
Ｐ１のゲートは接地される。第２ノードｎ２には第２Ｐ
ＭＯＳトランジスタＭＰ２が接続されるが、第２ＰＭＯ
ＳトランジスタＭＰ２の他側には第２入力端子ＩＮ２が
連結される。第２入力端子ＩＮ２には正の電圧が印加さ
れるが、例えば電源電圧より高い電圧ＶPPXが印加され
ることができる。第２ＰＭＯＳトランジスタＭＰ２のゲ
ートは出力端子ＯＵＴに連結される。第２ＮＭＯＳトラ
ンジスタＭＮ２は第３ノードｎ３と第３入力端子ＩＮ３
との間に連結され、ゲートは出力端子ＯＵＴに連結され
る。第３入力端子ＩＮ３には負の電圧が印加されるが、
例えばＶEEXが印加されることができる。第３ＰＭＯＳ
トランジスタＭＰ３は第２入力端子ＩＮ２と出力端子Ｏ
ＵＴとの間に連結され、第３ＰＭＯＳトランジスタＭＰ
３のゲートは第２ノードｎ２に連結される。第３ＮＭＯ
ＳトランジスタＭＮ３は第３入力端子ＩＮ３と出力端子
ＯＵＴとの間に連結され、第３ＮＭＯＳトランジスタＭ
Ｎ３のゲートは第３ノードｎ３に連結される。
【００２３】インバータＩＮＶは入力端子から入力され
る信号を反転させる。従って、ローデコーダ４０から第
１入力端子ＩＮ１を介してインバータＩＮＶに入力され
る信号「Ｈ」であれば、出力される信号は「Ｌ」にな
り、ローデコーダ４０から第１入力端子ＩＮ１を介して
インバータＩＮＶに入力される信号が「Ｌ」であれば、
インバータＩＮＶは「Ｈ」信号を出力する。
る信号を反転させる。従って、ローデコーダ４０から第
１入力端子ＩＮ１を介してインバータＩＮＶに入力され
る信号「Ｈ」であれば、出力される信号は「Ｌ」にな
り、ローデコーダ４０から第１入力端子ＩＮ１を介して
インバータＩＮＶに入力される信号が「Ｌ」であれば、
インバータＩＮＶは「Ｈ」信号を出力する。
【００２４】このようなインバータＩＮＶを具現する回
路を図６に示した。図６を参照すると、ＰＭＯＳトラン
ジスタＭＰは、電源電圧Ｖccと第１ノードｎ１との間に
連結され、ゲートが第１入力端子ＩＮ１に連結される。
そして、ＮＭＯＳトランジスタは第１ノードｎ１と接地
との間に連結され、ゲートが第１入力端子ＩＮ１に連結
される。第１入力端子ＩＮ１を介して入力される信号が
「Ｈ」であれば、ＮＭＯＳトランジスタＭＮはターンオ
ンされるが、ＰＭＯＳトランジスタＭＰはターンオフさ
れるので、第１ノードｎ１には接地電圧、即ち「Ｌ」が
出力される。ところが、第１入力端子ＩＮ１を介して入
力される信号が「Ｌ」であれば、ＮＭＯＳトランジスタ
ＭＮはターンオフされるが、ＰＭＯＳトランジスタＭＰ
はターンオンされるので、第１ノードｎ１には電源電圧
「Ｈ」が出力される。即ち、インバータ回路は第１入力
端子ＩＮ１を介して入力される信号を反転させて出力す
る役割を果たす。
路を図６に示した。図６を参照すると、ＰＭＯＳトラン
ジスタＭＰは、電源電圧Ｖccと第１ノードｎ１との間に
連結され、ゲートが第１入力端子ＩＮ１に連結される。
そして、ＮＭＯＳトランジスタは第１ノードｎ１と接地
との間に連結され、ゲートが第１入力端子ＩＮ１に連結
される。第１入力端子ＩＮ１を介して入力される信号が
「Ｈ」であれば、ＮＭＯＳトランジスタＭＮはターンオ
ンされるが、ＰＭＯＳトランジスタＭＰはターンオフさ
れるので、第１ノードｎ１には接地電圧、即ち「Ｌ」が
出力される。ところが、第１入力端子ＩＮ１を介して入
力される信号が「Ｌ」であれば、ＮＭＯＳトランジスタ
ＭＮはターンオフされるが、ＰＭＯＳトランジスタＭＰ
はターンオンされるので、第１ノードｎ１には電源電圧
「Ｈ」が出力される。即ち、インバータ回路は第１入力
端子ＩＮ１を介して入力される信号を反転させて出力す
る役割を果たす。
【００２５】次に、制御部４２を具現する一実施例につ
いて図５を参照して説明する。
いて図５を参照して説明する。
【００２６】第１入力端子ＩＮ１を介して「Ｈ」が入力
されると、第１ノードｎ１は「Ｌ」になる。第１ＮＭＯ
ＳトランジスタＭＮ１のゲートには電源電圧が印加さ
れ、第１ＰＭＯＳトランジスタＭＰ１のゲートは接地さ
れるので、第１ＮＭＯＳトランジスタＭＮ１と第１ＰＭ
ＯＳトランジスタＭＰ１はターンオンされる。従って、
第１ノードｎ１の「Ｌ」信号が第２ノードｎ２を介して
第３ＰＭＯＳトランジスタＭＰ３のゲートに印加される
と、第３ＰＭＯＳトランジスタＭＰ３はターンオンさ
れ、第２入力端子ＩＮ２を介して入力される正の電圧、
例えばＶPPXは出力端子ＯＵＴを介して出力される。と
ころが、第１ノードｎ１の「Ｌ」信号が第３ノードｎ３
を介して第３ＮＭＯＳトランジスタＭＮ３のゲートに印
加されると、第３ＮＭＯＳトランジスタＭＮ３はターン
オフされ、第３入力端子ＩＮ３を介して入力される負の
電圧、例えばＶEEXは出力端子ＯＵＴを介して出力され
ない。
されると、第１ノードｎ１は「Ｌ」になる。第１ＮＭＯ
ＳトランジスタＭＮ１のゲートには電源電圧が印加さ
れ、第１ＰＭＯＳトランジスタＭＰ１のゲートは接地さ
れるので、第１ＮＭＯＳトランジスタＭＮ１と第１ＰＭ
ＯＳトランジスタＭＰ１はターンオンされる。従って、
第１ノードｎ１の「Ｌ」信号が第２ノードｎ２を介して
第３ＰＭＯＳトランジスタＭＰ３のゲートに印加される
と、第３ＰＭＯＳトランジスタＭＰ３はターンオンさ
れ、第２入力端子ＩＮ２を介して入力される正の電圧、
例えばＶPPXは出力端子ＯＵＴを介して出力される。と
ころが、第１ノードｎ１の「Ｌ」信号が第３ノードｎ３
を介して第３ＮＭＯＳトランジスタＭＮ３のゲートに印
加されると、第３ＮＭＯＳトランジスタＭＮ３はターン
オフされ、第３入力端子ＩＮ３を介して入力される負の
電圧、例えばＶEEXは出力端子ＯＵＴを介して出力され
ない。
【００２７】逆に、第１入力端子ＩＮ１を介して「Ｌ」
が入力されると、第１ノードｎ１は「Ｈ」になり、第２
ノードｎ２を介して第３ＰＭＯＳトランジスタＭＰ３の
ゲートに「Ｈ」が印加されると、第３ＰＭＯＳトランジ
スタＭＰ３はターンオフされる。ところが、第３ノード
ｎ３を介して第３ＮＭＯＳトランジスタＭＮ３のゲート
に「Ｈ」が印加されると、第３ＮＭＯＳトランジスタＭ
Ｎ３はターンオンされ、第３入力端子ＩＮ３を介して入
力される負の電圧、例えばＶEEXが出力端子ＯＵＴに出
力される。ところで、出力端子ＯＵＴは第２ＰＭＯＳト
ランジスタＭＰ２及び第２ＮＭＯＳトランジスタＭＮ２
のゲートに連結されているので、ゲートにもＶEEXが印
加される。選択されていない他のトランジスタにはＶ
EEXが印加されてはならないので、第３ＮＭＯＳトラン
ジスタＭＮ３のゲートにはＶEEXが印加されなければな
らず、第３ノードｎ３はＶEEXにならなければならな
い。従って、第３ＮＭＯＳトランジスタＭＮ３のソース
とゲートはＶEEXになり、第３ＮＭＯＳトランジスタＭ
Ｎ３はターンオフされる。すなわち、第２ＮＭＯＳトラ
ンジスタＭＮ２は第３ＮＭＯＳトランジスタＭＮ３をタ
ーンオフさせる役割をする。
が入力されると、第１ノードｎ１は「Ｈ」になり、第２
ノードｎ２を介して第３ＰＭＯＳトランジスタＭＰ３の
ゲートに「Ｈ」が印加されると、第３ＰＭＯＳトランジ
スタＭＰ３はターンオフされる。ところが、第３ノード
ｎ３を介して第３ＮＭＯＳトランジスタＭＮ３のゲート
に「Ｈ」が印加されると、第３ＮＭＯＳトランジスタＭ
Ｎ３はターンオンされ、第３入力端子ＩＮ３を介して入
力される負の電圧、例えばＶEEXが出力端子ＯＵＴに出
力される。ところで、出力端子ＯＵＴは第２ＰＭＯＳト
ランジスタＭＰ２及び第２ＮＭＯＳトランジスタＭＮ２
のゲートに連結されているので、ゲートにもＶEEXが印
加される。選択されていない他のトランジスタにはＶ
EEXが印加されてはならないので、第３ＮＭＯＳトラン
ジスタＭＮ３のゲートにはＶEEXが印加されなければな
らず、第３ノードｎ３はＶEEXにならなければならな
い。従って、第３ＮＭＯＳトランジスタＭＮ３のソース
とゲートはＶEEXになり、第３ＮＭＯＳトランジスタＭ
Ｎ３はターンオフされる。すなわち、第２ＮＭＯＳトラ
ンジスタＭＮ２は第３ＮＭＯＳトランジスタＭＮ３をタ
ーンオフさせる役割をする。
【００２８】次に、制御部４２の動作を図７に基づいて
説明する。図７は入力信号による制御部４２の出力信号
を説明するための波形図であって、図７の（ａ）は第１
入力端子ＩＮ１の入力が「Ｌ」の時の波形図であり、図
７の（ｂ）は第１入力端子ＩＮ１の入力が「Ｈ」の時の
波形図である。
説明する。図７は入力信号による制御部４２の出力信号
を説明するための波形図であって、図７の（ａ）は第１
入力端子ＩＮ１の入力が「Ｌ」の時の波形図であり、図
７の（ｂ）は第１入力端子ＩＮ１の入力が「Ｈ」の時の
波形図である。
【００２９】図７の（ａ）を参照すると、第１入力端子
ＩＮ１を介して入力される信号が「Ｌ」になると、第１
ノードｎ１の電圧は「Ｈ」としての電源電圧Ｖccの状態
になる。すると、第３入力端子ＩＮ３を介して入力され
る電圧ＶEEXが制御部の出力端子ＯＵＴを介して出力さ
れることが分かる。
ＩＮ１を介して入力される信号が「Ｌ」になると、第１
ノードｎ１の電圧は「Ｈ」としての電源電圧Ｖccの状態
になる。すると、第３入力端子ＩＮ３を介して入力され
る電圧ＶEEXが制御部の出力端子ＯＵＴを介して出力さ
れることが分かる。
【００３０】逆に、図７の（ｂ）を参照すると、第１入
力端子ＩＮ１を介して入力される信号が「Ｈ」になる
と、第１ノードｎ１の電圧は「Ｌ」としての接地電圧の
状態になる。すると、第２入力端子ＩＮ２を介して入力
される電圧ＶPPXが制御部の出力端子ＯＵＴを介して出
力されることが分かる。
力端子ＩＮ１を介して入力される信号が「Ｈ」になる
と、第１ノードｎ１の電圧は「Ｌ」としての接地電圧の
状態になる。すると、第２入力端子ＩＮ２を介して入力
される電圧ＶPPXが制御部の出力端子ＯＵＴを介して出
力されることが分かる。
【００３１】次に、図４の駆動部４４について説明す
る。駆動部４４はＮＭＯＳトランジスタからなるが、制
御部４２から入力される正の電圧がＮＭＯＳトランジス
タのゲートに印加されると、ＮＭＯＳトランジスタはタ
ーンオンされ、ソースに入力される負の電圧をドレイン
に出力してメモリセルへ伝達し、もし制御部４２からゲ
ートに負の電圧が印加されると、ＮＭＯＳトランジスタ
はターンオフされ、ソースに入力される負の電圧をドレ
インに出力されないように遮断する。そして、ＮＭＯＳ
トランジスタのＰウェルにはソースに入力される負の電
圧と同一の電圧が印加される。
る。駆動部４４はＮＭＯＳトランジスタからなるが、制
御部４２から入力される正の電圧がＮＭＯＳトランジス
タのゲートに印加されると、ＮＭＯＳトランジスタはタ
ーンオンされ、ソースに入力される負の電圧をドレイン
に出力してメモリセルへ伝達し、もし制御部４２からゲ
ートに負の電圧が印加されると、ＮＭＯＳトランジスタ
はターンオフされ、ソースに入力される負の電圧をドレ
インに出力されないように遮断する。そして、ＮＭＯＳ
トランジスタのＰウェルにはソースに入力される負の電
圧と同一の電圧が印加される。
【００３２】図８は図４に示した駆動部の一実施例を説
明するための回路図である。同図に示すように、ＮＭＯ
Ｓトランジスタは接地制御ラインＧＳに印加された電圧
を接地選択ラインＧＳＬへ伝達する接地選択トランジス
タＭＧＳ、ワード制御ラインＳに印加された電圧をワー
ドラインＷＬへ伝達するセルトランジスタＭＳ、及びス
トリング制御ラインＳＳに印加された電圧をストリング
選択ラインＳＳＬへ伝達するストリング選択トランジス
タＭＳＳからなる。メモリセルのワードラインに負の電
圧を伝達するために、接地制御ラインＧＳ、ワード制御
ラインＳ及びストリング制御ラインＳＳには負の電圧、
例えばＶEEXが印加され、トランジスタのＰウェルには
同じ負の電圧ＶEEXが印加される。第４入力端子ＩＮ４
を介して制御部４２の出力信号がそれぞれトランジスタ
のゲートに印加される。
明するための回路図である。同図に示すように、ＮＭＯ
Ｓトランジスタは接地制御ラインＧＳに印加された電圧
を接地選択ラインＧＳＬへ伝達する接地選択トランジス
タＭＧＳ、ワード制御ラインＳに印加された電圧をワー
ドラインＷＬへ伝達するセルトランジスタＭＳ、及びス
トリング制御ラインＳＳに印加された電圧をストリング
選択ラインＳＳＬへ伝達するストリング選択トランジス
タＭＳＳからなる。メモリセルのワードラインに負の電
圧を伝達するために、接地制御ラインＧＳ、ワード制御
ラインＳ及びストリング制御ラインＳＳには負の電圧、
例えばＶEEXが印加され、トランジスタのＰウェルには
同じ負の電圧ＶEEXが印加される。第４入力端子ＩＮ４
を介して制御部４２の出力信号がそれぞれトランジスタ
のゲートに印加される。
【００３３】もしローデコーダ４０の出力が「Ｈ」であ
り、制御部４２の出力がＶPPXであれば、駆動部４４の
ＮＭＯＳトランジスタがターンオンされ、ストリング制
御ラインＳＳ、ワード制御ラインＳ、接地制御ラインＧ
Ｓに印加されるＶEEXはストリング選択ラインＳＳＬ、
ワードラインＷＬ及び接地選択ラインＧＳＬへ伝達され
る。ところが、ローデコーダ４０の出力が「Ｌ」であ
り、制御部４２の出力がＶEEXであれば、ＮＭＯＳトラ
ンジスタがターンオフされ、ストリング制御ラインＳ
Ｓ、ワード制御ラインＳ、接地制御ラインＧＳに印加さ
れるＶEEXはストリング選択ラインＳＳＬ、ワードライ
ンＷＬ及び接地選択ラインＧＳＬへ伝達されずに遮断さ
れる。従って、ローデコーダによって選択されたメモリ
セルのワードラインに負の電圧を印加することができる
ことになる。駆動部４４を具現するＮＭＯＳトランジス
タのＰウェルにはストリング制御ラインＳＳ、ワード制
御ラインＳ、接地制御ラインＧＳに印加される負の電圧
と同一の電圧ＶEEXが印加されるが、これはＰＮ接合部
分が順方向バイアスになってトランジスタが誤動作する
ことを防止するためである。このような駆動部４４のＮ
ＭＯＳトランジスタはトリプルウェル(Triple well)構
造で形成することができる。これについて図９を参照し
て説明する。
り、制御部４２の出力がＶPPXであれば、駆動部４４の
ＮＭＯＳトランジスタがターンオンされ、ストリング制
御ラインＳＳ、ワード制御ラインＳ、接地制御ラインＧ
Ｓに印加されるＶEEXはストリング選択ラインＳＳＬ、
ワードラインＷＬ及び接地選択ラインＧＳＬへ伝達され
る。ところが、ローデコーダ４０の出力が「Ｌ」であ
り、制御部４２の出力がＶEEXであれば、ＮＭＯＳトラ
ンジスタがターンオフされ、ストリング制御ラインＳ
Ｓ、ワード制御ラインＳ、接地制御ラインＧＳに印加さ
れるＶEEXはストリング選択ラインＳＳＬ、ワードライ
ンＷＬ及び接地選択ラインＧＳＬへ伝達されずに遮断さ
れる。従って、ローデコーダによって選択されたメモリ
セルのワードラインに負の電圧を印加することができる
ことになる。駆動部４４を具現するＮＭＯＳトランジス
タのＰウェルにはストリング制御ラインＳＳ、ワード制
御ラインＳ、接地制御ラインＧＳに印加される負の電圧
と同一の電圧ＶEEXが印加されるが、これはＰＮ接合部
分が順方向バイアスになってトランジスタが誤動作する
ことを防止するためである。このような駆動部４４のＮ
ＭＯＳトランジスタはトリプルウェル(Triple well)構
造で形成することができる。これについて図９を参照し
て説明する。
【００３４】図９は図８に示したＮＭＯＳトランジスタ
のトリプルウェル構造を説明するための素子の断面図で
ある。
のトリプルウェル構造を説明するための素子の断面図で
ある。
【００３５】Ｐ型基板Ｐ＿ＳＵＢ上にＮウェルＴＮＷＥ
ＬＬが形成され、ＮウェルにＰウェルＴＰＷＥＬＬが形
成されている。ＰウェルＴＰＷＥＬＬはソースＳとドレ
インＤ領域（Ｎ＋）が形成されており、ＰウェルＴＰＷ
ＥＬＬに電圧を印加するための領域（Ｐ＋）が形成され
ている。ＮウェルＴＮＷＥＬＬには電源電圧Ｖｄｄが印
加され、Ｐ型基板Ｐ＿ＳＵＢは接地される。ソースに負
の電圧が印加される際、ＰウェルＴＰＷＥＬＬとソース
Ｓが形成された領域（Ｎ＋）がＰＮ接合になって順方向
動作になることを防止するために、Ｐウェルにも同じ負
の電圧が印加される。従って、ソースＳに印加される負
の電圧はドレインＤへ伝達されることができる。
ＬＬが形成され、ＮウェルにＰウェルＴＰＷＥＬＬが形
成されている。ＰウェルＴＰＷＥＬＬはソースＳとドレ
インＤ領域（Ｎ＋）が形成されており、ＰウェルＴＰＷ
ＥＬＬに電圧を印加するための領域（Ｐ＋）が形成され
ている。ＮウェルＴＮＷＥＬＬには電源電圧Ｖｄｄが印
加され、Ｐ型基板Ｐ＿ＳＵＢは接地される。ソースに負
の電圧が印加される際、ＰウェルＴＰＷＥＬＬとソース
Ｓが形成された領域（Ｎ＋）がＰＮ接合になって順方向
動作になることを防止するために、Ｐウェルにも同じ負
の電圧が印加される。従って、ソースＳに印加される負
の電圧はドレインＤへ伝達されることができる。
【００３６】
【発明の効果】以上述べたように、本発明に係るＮＡＮ
Ｄ型フラッシュメモリのワードラインデコーダは、メモ
リセルのワードラインに負の電圧ができるようにする。
従って、負の電圧を用いて、選択されたメモリセルに対
する書込みまたは消去動作を行うことができ、特にメモ
リセルの消去時にウェルバイアスを低くしてデータの歪
みを防止することができ、データの保持(data retentio
n)面においても従来のフラッシュメモリより安定的な効
果がある。
Ｄ型フラッシュメモリのワードラインデコーダは、メモ
リセルのワードラインに負の電圧ができるようにする。
従って、負の電圧を用いて、選択されたメモリセルに対
する書込みまたは消去動作を行うことができ、特にメモ
リセルの消去時にウェルバイアスを低くしてデータの歪
みを防止することができ、データの保持(data retentio
n)面においても従来のフラッシュメモリより安定的な効
果がある。
【００３７】以上、本発明の好適な実施例を挙げて詳細
に説明したが、本発明は上記実施例に限定されるもので
はなく、本発明の技術的思想から外れない範囲内で、当
分野で通常の知識を有する者によって様々な変形が可能
である。
に説明したが、本発明は上記実施例に限定されるもので
はなく、本発明の技術的思想から外れない範囲内で、当
分野で通常の知識を有する者によって様々な変形が可能
である。
【図１】従来の技術に係るワードラインデコーダ及びメ
モリセルの構成図である。
モリセルの構成図である。
【図２】図１のワードラインデコーダの構成を詳細に説
明するための図である。
明するための図である。
【図３】図２の駆動トランジスタに負の電圧が印加され
ることを説明するための素子の断面図である。
ることを説明するための素子の断面図である。
【図４】本発明に係るＮＡＮＤ型フラッシュメモリのワ
ードラインデコーダの好適な一実施例を説明するための
ブロック図である。
ードラインデコーダの好適な一実施例を説明するための
ブロック図である。
【図５】図４に示した制御部の好適な一実施例を説明す
るための回路図である。
るための回路図である。
【図６】図５に示したインバータを実現するための回路
図である。
図である。
【図７】入力信号による制御部の出力信号を説明するた
めの波形図である。
めの波形図である。
【図８】図４に示した駆動部の一実施例を説明するため
の回路図である。
の回路図である。
【図９】図８に示したＮＭＯＳトランジスタのトリプル
ウェル構造を説明するための素子の断面図である。
ウェル構造を説明するための素子の断面図である。
４０…ローデコーダ
４２…制御部
４４…駆動部
ＩＮＶ…インバータ
ＩＮ１…第１入力端子
ＩＮ２…第２入力端子
ＩＮ３…第３入力端子
ＩＮ４…第４入力端子
ＭＰ１、ＭＰ２、ＭＰ３…ＰＭＯＳトランジスタ
ＭＮ１、ＭＮ２、ＭＮ３…ＮＭＯＳトランジスタ
ｎ１…第１ノード
ｎ２…第２ノード
ｎ３…第３ノード
ＯＵＴ…出力端子
Claims (4)
- 【請求項１】 所定のメモリセルを選択して動作を行え
るようにワードライン選択信号をデコードするＮＡＮＤ
型フラッシュメモリのワードラインデコーダにおいて、 所定のメモリセルのアドレスを入力とし、前記所定のメ
モリセルが選択或いは非選択されることを示す信号を出
力するローデコーダと、 前記ローデコーダから前記所定のメモリセルが選択され
たという信号を受けると、正の電圧を出力し、前記所定
のメモリセルが非選択されたという信号を受けると、負
の電圧を出力する制御部と、 前記制御部から出力される前記正の電圧がゲートに印加
されると、ソースに入力される負の電圧をドレインに出
力し、前記制御部から出力される前記負の電圧が前記ゲ
ートに印加されると、前記ソースに入力される負の電圧
が前記ドレインに出力されないように遮断するＮＭＯＳ
トランジスタからなる駆動部とを備え、 前記ＮＭＯＳトランジスタのＰウェルには前記ソースに
入力される負の電圧が印加されることを特徴とするＮＡ
ＮＤ型フラッシュメモリのワードラインデコーダ。 - 【請求項２】 前記制御部は、 第１入力端子と第１ノードとの間に連結され、入力信号
を反転させるインバータと、 前記第１ノードと第２ノードとの間に連結され、ゲート
が電源電圧に連結される第１ＮＭＯＳトランジスタと、 前記第１ノードと第３ノードとの間に連結され、ゲート
が接地に連結される第１ＰＭＯＳトランジスタと、 前記第２ノードと第２入力端子との間に連結され、ゲー
トが出力端子に連結される第２ＰＭＯＳトランジスタ
と、 前記第３ノードと第３入力端子との間に連結され、ゲー
トが前記出力端子に連結される第２ＮＭＯＳトランジス
タと、 前記第２入力端子と出力端子との間に連結され、ゲート
が前記第２ノードに連結される第３ＰＭＯＳトランジス
タと、 前記第３入力端子と出力端子との間に連結され、ゲート
が前記第３ノードに連結される第３ＮＭＯＳトランジス
タとを備えることを特徴とする請求項１記載のＮＡＮＤ
型フラッシュメモリのワードラインデコーダ。 - 【請求項３】 前記駆動部のＮＭＯＳトランジスタはト
リプルウェル構造で形成されることを特徴とする請求項
１記載のＮＡＮＤ型フラッシュメモリのワードラインデ
コーダ。 - 【請求項４】 前記インバータは、 前記電源電圧と前記第１ノードとの間に連結され、ゲー
トが前記第１入力端子に連結されるＰＭＯＳトランジス
タと、 前記第１ノードと接地との間に連結され、ゲートが前記
第１入力端子に連結されるＮＭＯＳトランジスタとを備
えることを特徴とする請求項２記載のＮＡＮＤ型フラッ
シュメモリのワードラインデコーダ。
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