JP2006073168A - フラッシュメモリ素子及びこれを用いたフラッシュメモリセルの消去方法 - Google Patents

Abstract

【課題】セルブロック単位の消去及びページ単位の消去を行うことが可能なフラッシュメモリ素子及びこれを用いたフラッシュメモリセルの消去方法を提供する。
【解決手段】フラッシュメモリ素子は、多数のセルが直列連結された多数のセルストリングを含み、前記セルストリングそれぞれに１本のビットラインが割り当てられ、前記多数のセルのうち１本のワードラインを共有する多数のセルがページを構成する多数のセルブロックと、ブロックアドレスに応じて前記セルブロックを選択するためのブロック選択回路と、ページアドレス及びページ消去信号に応じて前記セルブロック単位の消去または前記ページ単位の消去による多数のグローバルワードラインのバイアスを決定するためのプリデコーダと、前記ブロック選択回路の出力信号に応じて前記セルブロックのワードラインに前記グローバルワードラインを介して所定のバイアスを印加するためのスイッチング部とを含む。
【選択図】図１

Description

本発明は、フラッシュメモリ素子及びこれを用いたフラッシュメモリセルの消去方法に係り、特に、セルブロック単位及びページ単位の消去が可能なＮＡＮＤ型フラッシュメモリ素子及びこれを用いたフラッシュメモリセルの消去方法に関する。

一般に、ＮＡＮＤ型フラッシュメモリ素子は、多数のセルブロックを含んでなる。一つのセルブロックは、多数のセルが直列連結された多数のセルストリング、多数のビットライン、多数のワードライン、セルストリングとビットラインとの間に接続されたドレイン選択トランジスタ、セルストリングと共通ソースラインとの間に接続されたソース選択トランジスタを含んでなる。一方、一本のワードラインを共有する多数のメモリセルは一つのページを構成し、全てのセルはＰウェルを共有する。そして、セルブロックに所定の電圧を供給するためのパストランジスタをさらに含むが、パストランジスタはドレイン選択用高電圧トランジスタ、ソース選択用高電圧トランジスタ及びセル選択用高電圧トランジスタを含んでなる。

このように構成されるＮＡＮＤ型フラッシュメモリ素子は、メモリセルにデータをプログラムするために、まず消去を行った後、選択されたセルにのみプログラムを行う。ところが、ＮＡＮＤ型フラッシュメモリ素子のプログラムは、ページ単位で行うが、消去は、全てのセルがＰウェルを共有するため、セルブロック単位で行う。次に、従来のＮＡＮＤ型フラッシュメモリ素子の消去方法を簡略に説明する。

多数のセルブロックのうちいずれか一つのブロックを選択した後、選択されたセルブロックに接続されたパストランジスタ内のドレイン選択用高電圧トランジスタ、ソース選択用高電圧トランジスタ及びセル選択用高電圧トランジスタそれぞれのゲート端子に電源電圧を印加する。そして、ドレイン選択用高電圧トランジスタ及びソース選択用高電圧トランジスタを介して４．５Ｖの電圧をドレイン選択トランジスタ及びソース選択トランジスタに印加し、セル選択用高電圧トランジスタを介して０Ｖの電圧をメモリセルに印加する。選択されていないセルブロックに接続されたパストランジスタ内のドレイン選択用高電圧トランジスタ、ソース選択用高電圧トランジスタ及びセル選択用高電圧トランジスタそれぞれのゲート端子に０Ｖの電圧を印加する。全体セルブロックのＰウェルに消去電圧を印加する。ところで、選択されていないセルのＰウェルは、消去電圧に上昇するとき、ワードラインのキャパシタンスとワードラインとＰウェル間のキャパシタンスによるカップリング効果により、選択されていないセルブロックのワードライン電圧が上昇し、それにより選択されていないセルブロックは消去が行われない。

前記のようにセルブロック単位で消去を行う従来のＮＡＮＤ型フラッシュメモリ素子は、選択されたページのみをプログラムするために、選択されたページのみを消去しなければならない場合でも、一つのセルブロックを全て消去しなければならない。したがって、データ管理の面で効率性が大幅低下する。

そこで、本発明の目的は、セルブロック単位の消去及びページ単位の消去を行うことが可能なフラッシュメモリ素子及びこれを用いたフラッシュメモリセルの消去方法を提供することにある。

また、本発明の他の目的は、セルブロック単位で消去を行う場合には、一つのセルブロックの全てのワードラインが０Ｖを維持するようにし、ページ単位で消去を行う場合には、該当ページのワードラインのみを０Ｖに維持し、残りのワードラインをフローティング状態にすることにより、消去が行われないようにして、セルブロック単位の消去及びページ単位の消去を行うことが可能なフラッシュメモリ素子及びこれを用いたフラッシュメモリセルの消去方法を提供することにある。

上記目的を達成するために、本発明のある観点によれば、複数のセルが直列連結された複数のセルストリングを含み、前記セルストリングそれぞれに１本のビットラインが割り当てられ、前記複数のセルのうち１本のワードラインを共有する複数のセルがページを構成する複数のセルブロックと、ブロックアドレスに応じて前記セルブロックを選択するためのブロック選択回路と、ページアドレス及びページ消去信号に応じて前記セルブロック単位の消去または前記ページ単位の消去による複数のグローバルワードラインのバイアスを決定するためのプリデコーダと、前記ブロック選択回路の出力信号に応じて前記セルブロックのワードラインに前記グローバルワードラインを介して所定のバイアスを印加するためのスイッチング部とを含む、フラッシュメモリ素子が提供される。

また、前記セルブロックは、前記セルストリングとビットラインとの間に接続されたドレイン選択トランジスタと、前記セルストリングと共通ソースラインとの間に接続されたソース選択トランジスタとをさらに含む。

前記プリデコーダは、前記ページアドレスに応じて複数の選択信号を選択的に出力するためのワードラインデコーダと、前記ページ消去信号と前記それぞれの選択信号を入力して前記セルブロック単位の消去または前記ページ単位の消去による所定のバイアスを前記複数のグローバルワードラインそれぞれを介して印加するための複数のワードラインスイッチとを含む。

前記ワードラインスイッチは、前記選択信号と前記ページ消去信号の反転信号を入力するための論理手段と、前記論理手段の反転された出力信号に応じて、選択されたセルブロックまたはページが消去されるようにするための第１電圧を前記グローバルワードラインへ出力するための第１スイッチと、前記論理手段の出力信号に応じて、選択されていないセルブロックまたはページが消去されないようにするための第２電圧を前記グローバルワードラインへ出力するための第２スイッチとを含む。

前記論理手段はＮＯＲゲートを含む。

前記第１電圧は０Ｖであり、前記第２電圧は電源電圧以上である。

前記ワードラインスイッチは、論理手段の反転された出力信号に応じて第１ブースティング信号を出力して前記第１スイッチを駆動させるための第１ブースティング手段と、前記論理手段の出力信号に応じて第２ブースティング信号を出力して前記第２スイッチを駆動させるための第２ブースティング手段とをさらに含む。

前記スイッチング部は、前記ドレイン選択トランジスタと前記プリデコーダとの間に接続されたドレイン選択用トランジスタと、前記メモリセルのワードラインとグローバルワードラインとの間にそれぞれ接続された複数のセル選択用トランジスタと、前記ソース選択トランジスタと前記プリデコーダとの間に接続されたソース選択用トランジスタとを含む。

また、本発明の他の観点によれば、複数のセルが直列連結された複数のセルストリングを含み、前記セルストリングそれぞれに１本のビットラインが割り当てられ、前記複数のセルのうち１本のワードラインを共有する複数のセルがページを構成し、前記セルストリングとビットラインとの間にドレイン選択トランジスタが接続され、前記セルストリングと共通ソースラインとの間にソース選択トランジスタが接続された複数のセルブロックと、ブロックアドレスに応じて前記セルブロックを選択するためのブロック選択回路と、ページアドレス及びページ消去信号に応じて前記セルブロック単位の消去または前記ページ単位の消去による複数のグローバルワードラインのバイアスを決定するためのプリデコーダと、前記ブロック選択回路の出力信号に応じて前記セルブロックのワードラインに前記グローバルワードラインを介して所定のバイアスを印加するためのスイッチング部とを含むフラッシュメモリ素子が提供され、前記ブロックアドレスに応じてセルブロックを選択した後、前記ページアドレス及びページ消去信号に応じて前記セルブロックまたはページ単位の消去によるバイアスを、前記グローバルワードライン及び前記スイッチング部を介して、選択されたセルブロックまたはページのワードラインに印加して消去を行う、フラッシュメモリセルの消去方法が提供される。

前記選択されたセルブロックのビットライン及びソースをフローティングさせた後、前記スイッチング部をイネーブルさせて前記ドレイン選択トランジスタ及び前記ソース選択トランジスタに第２電圧を印加し、前記ワードラインに第１電圧を印加して消去を行う。

前記選択されていないセルブロックのビットライン及びソースをフローティングさせた後、前記スイッチング部をディスエーブルさせて前記ドレイン選択トランジスタ及び前記ソース選択トランジスタをフローティングさせ、選択されていないセルブロックのワードラインに電源が印加されないようにして消去が行われないようにする。

前記選択されたセルブロックのビットライン及びソースをフローティングさせ、前記スイッチング部をイネーブルさせて前記ドレイン選択トランジスタ及び前記ソース選択トランジスタに第２電圧を供給した後、選択されたページのワードラインに第１電圧を供給し、選択されていないページのワードラインに前記第２電圧を供給して、選択されたページのみ消去を行う。

本発明によれば、プリデコーダに含まれるワードラインスイッチによってページ消去信号に応じてセルブロック単位の消去及びページ単位の消去を可能とし、セルブロック単位で消去を行う場合には一つのセルブロックの全てのワードラインが０Ｖを維持するようにし、ページ単位で消去を行う場合には該当ページのワードラインのみを０Ｖに維持し、残りのワードラインをフローティング状態にすることにより、消去が行われないようにして、セルブロック単位の消去及びページ単位の消去を可能とすることで、データ管理の効率性を向上させることができる。

以下、添付図面を参照しながら、本発明の実施例を詳細に説明する。

図１は多数（複数）のセルブロック１００とローデコーダ２００を含んでなる本発明に係るＮＡＮＤ型フラッシュメモリ素子の構成図である。

一つのセルブロック１００は、多数（複数）のセルが直列連結された多数（複数）のセルストリング１１０と、ｍ本のビットラインＢＬ、ｎ本のワードラインＷＬ、セルストリング１１０とビットラインＢＬとの間に接続されたドレイン選択トランジスタ１２０と、セルストリング１１０と共通ソースラインとの間に接続されたソース選択トランジスタ１３０とを含んでなる。一方、１本のワードラインを共有する多数（複数）のメモリセルは一つのページ１４０を構成し、全てのセルはＰウェルを共有する。ドレイン選択トランジスタ１２０はドレイン選択ラインＤＳＬを共有し、ソース選択トランジスタ１３０はソース選択ラインＳＳＬを共有する。

ローデコーダ２００は、プリデコーダ２１０、ブロック選択回路２２０及び多数（複数）のパストランジスタ２３０から構成される。プリデコーダ２１０は、ページアドレスＰａｇｅＡｄｄｒ及びページ消去信号Ｐａｇｅ Ｅｒａｓｅに応じてセルブロック単位の消去またはページ単位の消去による多数（複数）のグローバルワードラインＧＷＬ０〜ＧＷＬｎ−１のバイアスを決定するが、多数（複数）のグローバルワードラインＧＷＬ０〜ＧＷＬｎ−１を介して選択電圧Ｖｓｅｌまたは非選択電圧Ｖｕｎｓｅｌを供給する。ここで、選択電圧Ｖｓｅｌは０Ｖであり、非選択電圧Ｖｕｎｓｅｌは電源電圧Ｖｃｃ以上の電圧である。

ブロック選択回路２２０は、ブロックアドレスＢｌｏｃｋＡｄｄｒに応じてブロックを選択するためのブロック選択信号Ｂｓｅｌを出力するが、ブロック選択信号Ｂｓｅｌは選択されたセルブロックのパストランジスタ２３０をターンオンさせ、選択されていないブロックのパストランジスタ２３０をターンオフさせる。したがって、選択されたセルブロックには多数（複数）のグローバルワードラインＧＷＬ０〜ＧＷＬｎ−１、多数（複数）のパストランジスタ２３０及び選択されたセルブロック１００のワードラインＷＬ０〜ＷＬｎ−１を介して選択電圧Ｖｓｅｌまたは非選択電圧Ｖｕｎｓｅｌが供給される。反面、選択されていないセルブロックには、パストランジスタ２３０がターンオフされるため、多数（複数）のグローバルワードラインＧＷＬ０〜ＧＷＬｎ−１を介した電圧は伝達されず、ワードラインＷＬ０〜ＷＬｎ−１はフローティング状態を維持する。

一方、パストランジスタ２３０は、セルブロック１００内のワードラインＷＬ０〜ＷＬｎ−１にグローバルワードラインＧＷＬ０〜ＧＷＬｎ−１を介して所定の電圧を印加するためのスイッチの役割をするが、ドレイン選択用高電圧トランジスタ２４０、ソース選択用高電圧トランジスタ２６０及びセル選択用高電圧トランジスタ２５０とを含んでなる。

図２（ａ）は本発明に係るＮＡＮＤ型フラッシュメモリ素子のプリデコーダの構成図である。図２（ａ）を参照すると、本発明に係るＮＡＮＤ型フラッシュメモリ素子のプリデコーダは、ページ単位で消去を行うために、１本のワードラインデコーダと多数（複数）本のワードラインスイッチから構成される。

ワードラインデコーダ３１０は、ページアドレス信号ＰａｇｅＡｄｄｒ［０：ｍ−１］に応じてｎ個の選択信号ｓｅｌ［０：ｎ−１］を選択的に出力する。多数（複数）のワードラインスイッチ３２０〜３２ｎ−１は、ページ消去信号Ｐａｇｅ Ｅｒａｓｅと多数（複数）の選択信号ｓｅｌ［０：ｎ−１］に応じてグローバルワードラインＧＷＬ０〜ＧＷＬｎ−１を介して選択電圧Ｖｓｅｌまたは非選択電圧Ｖｕｎｓｅｌを供給する。

図２（ｂ）は本発明に係るＮＡＮＤ型フラッシュメモリ素子のプリデコーダに含まれるワードラインスイッチの構成図である。

図２（ｂ）を参照すると、ＮＯＲゲート４１０は、選択信号Ｓｅｌと、第１インバータ４２０を介して反転されたページ消去信号ＰａｇｅＥｒａｓｅとを入力して出力信号を決定する。第１ブースティング手段４４０は、ＮＯＲゲート４１０の出力信号を反転させる第２インバータ４３０の出力信号に応じて第１ブースティング信号を出力し、第２ブースティング手段４６０は、ＮＯＲゲート４１０の出力信号に応じて第２ブースティング信号を出力する。第１ＮＭＯＳトランジスタ４５０は、第１ブースティング手段４４０の第１ブースティング信号に応じて選択電圧ＶｓｅｌをグローバルワードラインＧＷＬへ伝達し、第２ＮＭＯＳトランジスタ４７０は第２ブースティング手段４６０の第２ブースティング信号に応じて非選択電圧ＶｕｎｓｅｌをグローバルワードラインＧＷＬへ伝達する。ここで、選択電圧Ｖｓｅｌは０Ｖであり、非選択電圧Ｖｕｎｓｅｌは電源電圧Ｖｃｃ以上の電圧である。そして、セルブロック単位の消去が行われる場合、ページ消去信号ＰａｇｅＥｒａｓｅは低レベルで入力される。一方、第１及び第２ブースティング手段４４０及び４６０は、選択電圧Ｖｓｅｌ及び非選択電圧Ｖｕｎｓｅｌが高電圧のとき、これら電圧がしきい値電圧の損失なしでグローバルワードラインＧＷＬに伝達できるように、これらの電圧より高い電圧を発生させるために構成される。

次に、前記のように構成される本発明に係るワードラインスイッチの駆動方法を説明する。

Ａ）セルブロック単位の消去時に選択されたセルブロックの場合
選択信号ｓｅｌは高レベルで印加され、ページ消去信号ＰａｇｅＥｒａｓｅは低レベルで印加される。ＮＯＲゲート４１０は、高レベルの選択信号ｓｅｌと、第１インバータ４２０を介して高レベルに反転されたページ消去信号Ｐａｇｅ Ｅｒａｓｅとを入力して低レベルの信号を出力する。低レベルのＮＯＲゲート４１０の出力信号によって、第２ブースティングスダン４６０はディスエーブルされ、低レベルのＮＯＲゲート４１０の出力信号が第２インバータ４３０を介して高レベルに反転された信号によって、第１ブースティング手段４４０はイネーブルされる。したがって、第１ＮＭＯＳトランジスタ４５０がターンオンされてグローバルワードラインＧＷＬへ選択電圧Ｖｓｅｌが供給される。この際、選択されたセルブロックに連結された多数（複数）のパストランジスタがターンオンされるため、選択電圧Ｖｓｅｌは選択されたセルブロックに印加される。

Ｂ）セルブロック単位の消去時に選択されていないセルのブロックの場合
選択信号ｓｅｌは低レベルで印加され、ページ消去信号ＰａｇｅＥｒａｓｅは低レベルで印加される。ＮＯＲゲート４１０は、低レベルの選択信号ｓｅｌと、第１インバータ４２０を介して高レベルに反転されたページ消去信号Ｐａｇｅ Ｅｒａｓｅとを入力して低レベルの信号を出力する。低レベルのＮＯＲゲート４１０の出力信号によって、第２ブースティング手段４６０はディスエーブルされ、低レベルのＮＯＲゲート４１０の出力信号が第２インバータ４３０を介して高レベルに反転された信号によって、第１ブースティング手段４４０はイネーブルされる。したがって、第１ＮＭＯＳトランジスタ４５０がターンオンされてグローバルワードラインＧＷＬに選択電圧Ｖｓｅｌが供給される。ところが、この際、選択されていないセルブロックに連結されたパストランジスタがターンオフされるため、選択電圧Ｖｅｌは選択されていないセルブロックに印加されない。

Ｃ）ページ単位の消去時に選択されたページの場合
選択信号ｓｅｌは高レベルで印加され、ページ消去信号ＰａｇｅＥｒａｓｅは高レベルで印加される。ＮＯＲゲート４１０は、高レベルの選択信号ｓｅｌと、第１インバータ４２０を介して低レベルに反転されたページ消去信号Ｐａｇｅ Ｅｒａｓｅとを入力して低レベルの信号を出力する。低レベルのＮＯＲゲート４１０の出力信号によって、第２ブースティング手段４６０はディスエーブルされ、低レベルのＮＯＲゲート４１０の出力信号が第２インバータ４３０を介して高レベルに反転された信号によって、第１ブースティング手段４４０はイネーブルされる。したがって、第１ＮＭＯＳトランジスタ４５０がターンオンされてグローバルワードラインＧＷＬへ選択電圧Ｖｓｅｌが供給される。この際、選択されたセルブロックに連結された多数（複数）のパストランジスタがターンオンされるため、選択電圧Ｖｓｅｌは選択されたセルブロックの選択されたページに印加される。

Ｄ）ページ単位の消去時に選択されていないページの場合
選択信号ｓｅｌは低レベルで印加され、ページ消去信号ＰａｇｅＥｒａｓｅは高レベルで印加される。ＮＯＲゲート４１０は、低レベルの選択信号ｓｅｌと、第１インバータ４２０を介して低レベルに反転されたページ消去信号Ｐａｇｅ Ｅｒａｓｅとを入力して高レベルの信号を出力する。高レベルのＮＯＲゲート４１０の出力信号によって、第２ブースティング手段４６０はイネーブルされ、高レベルのＮＯＲゲート４１０の出力信号が第２インバータ４３０を介して低レベルに反転された信号によって、第１ブースティング手段４４０はディスエーブルされる。したがって、第２ＮＭＯＳトランジスタ４７０がターンオンされて非選択電圧ＶｕｎｓｅｌがグローバルワードラインＧＷＬに供給される。この際、選択されたセルブロックに連結された多数（複数）のパストランジスタがターンオンされるため、非選択電圧Ｖｕｎｓｅｌは選択されたセルブロックの選択されていないページに印加される。

図３〜図５は本発明に係るＮＡＮＤ型フラッシュメモリ素子の消去によるセルブロック及びパストランジスタの状態を示す図である。図３はセルブロック単位の消去時に選択されたセルブロックを示し、図４はセルブロック単位の消去時に選択されていないセルブロックを示し、図５はページ単位の消去を示す。

図３を参照すると、選択されたセルブロックのグローバルワードラインＧＷＬ０〜ＧＷＬｎ−１を介して０Ｖの選択電圧Ｖｓｅｌが印加され、グローバルドレイン選択ラインＧＤＳＬ及びグローバルソース選択ラインＧＳＳＬを介して４．５Ｖの電圧が印加される。この際、パストランジスタには電源電圧Ｖｃｃが印加されてパストランジスタがターンオンされる。したがって、選択されたセルブロックのワードラインに０Ｖの電圧が印加される。この状態でＰウェルに消去電圧ＶＥｒが印加されると、選択されたセルブロックのワードラインとＰウェル間に消去電圧ＶＥｒがかかってＦＮトンネリング原理によって消去が行われる。

図４を参照すると、選択されていないセルブロックのグローバルワードラインＧＷＬ０〜ＧＷＬｎ−１を介して０Ｖの選択電圧Ｖｓｅｌが印加され、グローバルドレイン選択ラインＧＤＳＬ及びグローバルソース選択ラインＧＳＳＬがフローティングされる。この際、パストランジスタには０Ｖの電圧が印加されてパストランジスタがターンオンされる。したがって、選択されたセルブロックのワードラインは電源が印加されない。この状態でＰウェルに消去電圧ＶＥｒを印加すると、選択されていないセルブロックのＰウェルは、消去電圧ＶＥｒに上昇するとき、ワードラインのキャパシタンスとワードラインとＰウェル間のキャパシタンスによるカップリング効果により、選択されていないセルブロックのワードライン電圧が上昇し、それにより選択されていないセルブロックは消去が行われない。

図５を参照すると、選択されたページに連結されるグローバルワードラインＧＷＬ１にのみ０Ｖの選択電圧Ｖｓｅｌが印加され、残りのグローバルワードライン、ドレイン選択ライン及びソース選択ラインには電源電圧Ｖｃｃ以上の非選択電圧Ｖｕｎｓｅｌが印加される。この際、選択されたページに連結されるパストランジスタはターンオンされるが、選択されていないページに連結されたパストランジスタはターンオフされる。したがって、選択電圧Ｖｓｅｌが選択されたページのワードラインに印加されるが、非選択電圧Ｖｕｎｓｅｌは印加されない。この状態でＰウェルに消去電圧ＶＥｒが印加されると、選択されたページのワードラインとＰウェル間に消去電圧ＶＥｒがかかってＦＮトンネリング原理によって消去が行われる。しかし、選択されていないページの場合、Ｐウェルが消去電圧ＶＥｒに上昇するとき、該当ワードラインのキャパシタンスとワードラインとＰウェル間のキャパシタンスによるカップリング効果によりワードラインの電圧がαＶＥｒだけ上昇し、ワードラインとＰウェル間の電圧差が小さくて消去が行われない。この際、ビットライン及び共通ソースラインはフローティング状態を維持する。

参考として、表１は本発明に係るＮＡＮＤ型フラッシュメモリ素子の読み出し、プログラム、セルブロック単位の消去及びページ単位の消去それぞれに対するバイアス条件を示す。

本発明に係るフラッシュメモリ素子及びこれを用いたフラッシュメモリセルの消去方法では、セルブロック単位及びページ単位の消去が可能となり、データ管理の効率性を向上させることができ、有利である。

本発明に係るＮＡＮＤ型フラッシュメモリ素子の構成図である。 （ａ）は本発明に係るＮＡＮＤ型フラッシュメモリ素子に含まれるプリデコーダの構成図である。（ｂ）は本発明に係るプリデコーダに含まれるワードラインスイッチの構成図である。 本発明に係るＮＡＮＤ型フラッシュメモリ素子の消去方法によるセルブロックの状態図である。 本発明に係るＮＡＮＤ型フラッシュメモリ素子の消去方法によるセルブロックの状態図である。 本発明に係るＮＡＮＤ型フラッシュメモリ素子の消去方法によるセルブロックの状態図である。

符号の説明

１００ａ及び１００ｂ セルブロック
１１０ａ及び１１０ｂ セルストリング
１２０ａ及び１２０ｂ ドレイン選択トランジスタ
１３０ａ及び１３０ｂ ソース選択トランジスタ
１４０ａ及び１４０ｂ ページ
２００ ローデコーダ
２１０ プリデコーダ
２２０ ブロック選択回路
２３０ パストランジスタ
２４０ａ及び２４０ｂ ドレイン選択用高電圧トランジスタ
２５０ａ及び２５０ｂ セル選択用高電圧トランジスタ
２６０ａ及び２６０ｂ ソース選択用高電圧トランジスタ

Claims (12)

1. 複数のメモリセルが直列連結された複数のセルストリングを含み、前記セルストリングそれぞれに１本のビットラインが割り当てられ、前記複数のメモリセルのうち１本のワードラインを共有する複数のメモリセルがページを構成する複数のセルブロックと、
   ブロックアドレスに応じて前記セルブロックを選択するためのブロック選択回路と、
   ページアドレス及びページ消去信号に応じて前記セルブロック単位の消去または前記ページ単位の消去による複数のグローバルワードラインのバイアスを決定するためのプリデコーダと、
   前記ブロック選択回路の出力信号に応じて前記セルブロックのワードラインに前記グローバルワードラインを介して所定のバイアスを印加するためのスイッチング部とを含むフラッシュメモリ素子。
2. 前記セルブロックは、前記セルストリングと前記ビットラインとの間に接続されたドレイン選択トランジスタと、
   前記セルストリングと前記共通ソースラインとの間に接続されたソース選択トランジスタをさらに含むことを特徴とする請求項１記載のフラッシュメモリ素子。
3. 前記プリデコーダは、前記ページアドレスに応じて複数の選択信号を選択的に出力するためのワードラインデコーダと、
   前記ページ消去信号と前記それぞれの選択信号を入力して前記セルブロック単位の消去または前記ページ単位の消去による所定のバイアスを前記複数のグローバルワードラインそれぞれを介して印加するための複数のワードラインスイッチとを含むことを特徴とする請求項１記載のフラッシュメモリ素子。
4. 前記ワードラインスイッチは、前記選択信号と前記ページ消去信号の反転信号を入力するための論理手段と、
   前記論理手段の反転された出力信号に応じて、選択されたセルブロックまたはページが消去されるようにするための第１電圧を前記グローバルワードラインへ出力するための第１スイッチと、
   前記論理手段の出力信号に応じて、選択されていないセルブロックまたはページが消去されないようにするための第２電圧を前記グローバルワードラインへ出力するための第２スイッチとを含むことを特徴とする請求項３記載のフラッシュメモリ素子。
5. 前記論理手段はＮＯＲゲートを含むことを特徴とする請求項４記載のフラッシュメモリ素子。
6. 前記第１電圧は０Ｖであり、前記第２電圧は電源電圧以上であることを特徴とする請求項４記載のフラッシュメモリ素子。
7. 前記ワードラインスイッチは、論理手段の反転された出力信号に応じて第１ブースティング信号を出力して前記第１スイッチを駆動させるための第１ブースティング手段と、
   前記論理手段の出力信号に応じて第２ブースティング信号を出力して前記第２スイッチを駆動させるための第２ブースティング手段とをさらに含むことを特徴とする請求項４記載のフラッシュメモリ素子。
8. 前記スイッチング部は、
   ドレイン選択トランジスタと前記プリデコーダとの間に接続されたドレイン選択用トランジスタと、
   前記メモリセルのワードラインとグローバルワードラインとの間にそれぞれ接続された複数のセル選択用トランジスタと、
   ソース選択トランジスタと前記プリデコーダとの間に接続されたソース選択用トランジスタとを含むことを特徴とする請求項１記載のフラッシュメモリ素子。
9. 複数のセルが直列連結された複数のセルストリングを含み、前記セルストリングそれぞれに１本のビットラインが割り当てられ、前記複数のセルのうち１本のワードラインを共有する複数のセルがページを構成し、前記セルストリングとビットラインとの間にドレイン選択トランジスタが接続され、前記セルストリングと共通ソースラインとの間にソース選択トランジスタが接続された複数のセルブロックと、
   ブロックアドレスに応じて前記セルブロックを選択するためのブロック選択回路と、
   ページアドレス及びページ消去信号に応じて前記セルブロック単位の消去または前記ページ単位の消去による複数のグローバルワードラインのバイアスを決定するためのプリデコーダと、
   前記ブロック選択回路の出力信号に応じて前記セルブロックのワードラインに前記グローバルワードラインを介して所定のバイアスを印加するためのスイッチング部とを含むフラッシュメモリ素子が提供され、
   前記ブロックアドレスに応じてセルブロックを選択した後、前記ページアドレス及びページ消去信号に応じて前記セルブロックまたはページ単位の消去によるバイアスを、前記グローバルワードライン及び前記スイッチング部を介して、選択されたセルブロックまたはページのワードラインに印加して消去することを特徴とするフラッシュメモリセルの消去方法。
10. 前記選択されたセルブロックのビットライン及びソースをフローティングさせた後、前記スイッチング部をイネーブルさせて前記ドレイン選択トランジスタ及び前記ソース選択トランジスタに第２電圧を印加し、前記ワードラインに第１電圧を印加して消去を行うことを特徴とする請求項９記載のフラッシュメモリセルの消去方法。
11. 前記選択されていないセルブロックのビットライン及びソースをフローティングさせた後、前記スイッチング部をディスエーブルさせて前記ドレイン選択トランジスタ及び前記ソース選択トランジスタをフローティングさせ、選択されていないセルブロックのワードラインに電源が印加されないようにして消去が行われないようにすることを特徴とする請求項９記載のフラッシュメモリセルの消去方法。
12. 前記選択されたセルブロックのビットライン及びソースをフローティングさせ、前記スイッチング部をイネーブルさせて前記ドレイン選択トランジスタ及び前記ソース選択トランジスタに第２電圧を供給した後、選択されたページのワードラインに第１電圧を供給し、選択されていないページのワードラインに前記第２電圧を供給して、選択されたページのみ消去を行うことを特徴とする請求項９記載のフラッシュメモリセルの消去方法。

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