TWI261259B - Flash memory device and method of erasing flash memory cell thereof - Google Patents

Description

1261259 九、發明說明： 【發明所屬之技術領域】 本發明關於一種快閃記憶體裝置及其快閃記憶體胞元的 抹除方法，尤其關於一種NAND型式的快閃記憶裝置，其中 可執行一種胞元區塊或頁面單元的抹除操作，以及關於一種 抹除其之快閃記憶體胞元的方法。 【先前技術】 通常，一 NAND型快閃記憶體裝置由多數個胞元區塊組 成。每一個胞元區塊包含多數的胞元串（其係序列連接有多 數的胞元）、多數的位元線、多數的字元線、連接在胞元串 與位元線之間的汲極選擇電晶體，以及連接在胞元串與共同 源極線之間的源極選擇電晶體。同時，分享一個字元線的多 數記憶體胞元組成一頁（ONE PAGE )，且所有胞元分享一 P井。該記憶體胞元更包含一傳遞（PASS )電晶體用以供應 預定的電壓到該胞元區塊。該傳遞電晶體包含用於汲極選 擇、源極選擇與一胞元選擇的多數高壓電晶體。 經由上述架構的NAND型快閃記憶體裝置中，爲了程式化 資料進入記憶體胞元，一個抹除作業首先被施行’接著一程 式化作業接著僅影響被選擇的胞元。然而，在NAND型快閃 記憶體元件上施行的程式化操作係在一頁面單元中施行’但 是抹除作業，係在胞元區塊中施行，這是因爲所有的胞元分 享P井的緣故。一個習知的抹除NAND型快閃記憶體裝置的 方法將被簡短描述。 多數胞元區塊中的一個胞元區塊被選擇’一電源供應電壓 1261259 接著被施加到用於汲極選擇、源極選擇與在連接到被選擇的 胞元區塊之傳遞電晶體之內的用於胞元選擇之各個高壓電 晶體的閘極端。接著，4 · 5 V的電壓透過用於汲極選擇的高壓 電晶體與用於源極選擇的高壓電晶體被施加到一汲極選擇 電晶體與一源極選擇電晶體。一 ον的電壓接著透過用於胞 元選擇的高壓電晶體被施加到一記憶體胞元。此外’一 ov 電壓接著被施加到用於汲極選擇、源極選擇與在連接到被選 擇的胞元區塊之傳遞電晶體之內的用於胞元選擇之各個高 壓電晶體的閘極端。此外，一抹除電壓被施加到全部胞元區 塊的P井。然而，當P井之電壓升高到抹除電壓時，在未被 選擇胞元之p井中，未選擇胞元區塊之字線電壓會增加，這 是因爲字元線之電容與在字元線以及p井之間的電容耦合 影響的關係。因此，未選擇的胞元區塊並未被抹除。 在習知的NAND型快閃記憶體裝置中，其之抹除係如同上 述般的於胞元區塊內被影響，即使僅有一被選的頁面需要被 抹除以便僅程式化該選擇的頁面，會有一胞元區塊被完全抹 除。據此，就會有資料管理效率顯著低下的問題產生。 【發明內容】 因此，本發明鑑於上述之問題，提供一快閃記憶體裝置， 其能夠在胞元區塊單元或頁面單元中執行抹除，以及提供抹 除其之快閃記憶體胞元之方法。 本發明之其他目的，爲提供一快閃記憶體裝置，其中抹除 能夠影響一胞元區塊單元或頁面單元，使得假使該抹除是在 胞元區塊單元中施行，一胞元區塊當中所有的字元線都保持 1261259 爲〇v，以及假使該抹除影響的是在頁面單元內，則僅有對 應至頁面之字元線保持爲ον，且其他剩餘的字元線變成浮 動，使得抹除未被施行’並且本發明亦提供一抹除其之快閃 記憶體胞元的方法。 根據本發明，提供一種快閃記憶體裝置，其包含：包含序 列連接有多數胞元的多數胞元串之胞元區塊，其中各個胞元 串皆提供有一位元線，且分享在多數胞元中的一個字線的胞 元組成了 一頁；一根據區塊位址選擇胞元區塊中的一個的區 塊選擇電路；一預解碼器，用於根據頁面位址與位址抹除信 號，決定依靠於胞元區塊單元或頁面單元之抹除的多數全局 字元線之偏壓（bias):以及一開關單元，用於根據區塊選 擇電路之輸出信號，施加一個預定的偏壓到胞元區塊之字元 線上。 該胞元區塊已含連接於胞元串與位元線之間的汲極選擇 電晶體；以及連接於胞元串與共同源極線之間的源極選擇電 晶體。 該預解碼器包含一字元線解碼器，用於根據頁面位址，選 擇性的輸出多數的選擇信號，與多數的字元線開關，其皆用 於接收頁面抹除信號與各個選擇信號，且依照胞元區塊單元 或頁面單元之抹除，透過各個多數的全局字線施加一預定的 偏壓。 各個字元線開關包含邏輯裝置，用於接收選擇信號與一頁 面抹除信號之反相信號；一第一開關，用於根據邏輯裝置的 反相輸出信號，輸出一第一電壓（其導致一被選的胞元區塊 1261259 或被選的頁面被抹除）到全局字元線上；與一第二開關，用 於根據邏輯裝置的輸出信號，輸出一第二電壓（其導致未被 選的胞元區塊或未被選的頁面不被抹除）到全局字元線上。 該邏輯裝置可包含一 NOR閘。 該第一電壓爲0V且該第二電壓是一高過電源供應電壓的 電壓。 該字元線開關更包括多數第一升壓（boosting )裝置，用 以根據邏輯裝置之反相的輸出信號，輸出一第一升壓信號， 因而驅動該第一開關，以及第二升壓（boosting)裝置，用 以根據邏輯裝置之輸出信號，輸出一第二升壓信號，因而驅 動該第二開關。 該開關裝置包含：用於源極選擇的被連接在汲極選擇電晶 體與預解碼器之間的多數電晶體；多數的電晶體，用於胞元 選擇，其皆被連接於記憶體胞元之字元線與全局字元線之 間；以及用於源極選擇的多數電晶體，其皆連接於源極選擇 電晶體與預解碼器之間。 根據本發明，提供有一抹除在快閃記憶體裝置中的快閃記 憶體胞元之抹除方法，其中該快閃記憶體裝置包含有多數胞 元區塊，該等胞元區塊包含串接有多數胞元的多數胞元串， 其中各個胞元串皆配置有一位元線，在許多多數胞元中分享 一字元線的胞元組成一頁，連接於胞元串與位元線之間的汲 極選擇電晶體以及連接於胞元串與共同源極線之間的源極 選擇電晶體，一根據區塊位址選擇胞兀區塊中的一個的區塊 選擇電路；一預解碼器，用於根據頁面位址與位址抹除信 1261259 號，決定依靠於胞元區塊單元或頁面單元之抹除的多數全局 字元線之偏壓（bias);以及一開關單元，用於根據區塊選 擇電路之輸出信號，施加一個預定的偏壓到胞元區塊之字元 線上，其中根據區塊位址一個胞元區塊被選定之後，即依照 頁面位址與頁面抹除信號，透過全局字元線與開關單元將一 依照於胞元區塊或頁面單元之抹除的偏壓，施加到被選擇之 胞元區塊或被選擇之頁面之位元線上。 被選擇之胞元區塊之位元線與源極端被浮動，且開關單元 接著被致能，使得一第二電壓被施加到汲極選擇電晶體與源 極選擇電晶體，且一第一電壓被施加到字元線上，從而施行 抹除。 未被選擇胞元區塊之位元線與源極端係變的浮動，且開關 單元接著禁能，使得汲極選擇電晶體與源極選擇電晶體變成 浮動，且電力並未被施加到未被選擇的胞元區塊之字元線 上，從而抹除作業並未被施行。 被選擇胞元區塊之位元線與源極端變的浮動，該開關單元 接著被致能以供應一第二電壓到汲極選擇電晶體與源極選 擇電晶體，且該第一電壓被施加到一被選定頁面的字元線 上，且第二電壓被施加到未被選擇的頁面之字元線上，從而 僅於被選擇頁面上施行抹除作業。 【實施方式】 以下，參考著伴隨的圖式將詳述本發明之最佳實施例。 第1圖爲根據本發明之具有多數胞元區塊l〇〇a、100b與 一列解碼器200之NAND型快閃記憶體裝置之電路圖。 1261259 參考第1圖，各個胞元區塊100a、10 0b包含多數序列串 接有胞元的胞元串1 1 〇 a、1 0 0 b ; m個位兀線B L ; η個字兀 線 WL ;連接於胞元串1 10a、100b與位元線 BL之間的多 數汲極選擇電晶體；以及連接於胞元串ll〇a、l〇〇b與共同 源極線之間的源極選擇電晶體130a，130b。同時，分享一個 字元線的多數記憶體胞元組成一頁（ONE PAGE ) 140a， 140b，且所有胞元分享一 P井。再者，汲極選擇電晶體120a， 120b分享一源極選擇線DSL且源極選擇電晶體130a，130b 分享一源極選擇線SSL。 列解碼器 200包含一預解碼器210、一區塊選擇電路220 與多數的傳遞電晶體230a、230b。該預解碼器210用以根據 頁面位址信號P a g e A d d r與一頁面抹除信號P a g e E r a s e依照 一胞元區塊單元或頁面單元之抹除決定多數全局字元線 GWL0到 GWLn-1之偏壓。預解碼器 210會透過多數的全 局字元線GWL0到 GWLn-Ι供應一選擇電壓（Vsel)或未被 選擇電壓（Vunsel)。此時，該選擇電壓（Vsel)爲0V，且該未 被選擇電壓（Vunsel)爲一高於電源供應電壓（Vcc)的電壓。 區塊選擇電路 22〇輸出一區塊選擇信號 BSel用以根據 區塊位址 Block Addr選擇一區塊。區塊選擇信號 Bsel係 用來導通被選擇的胞元區塊之傳遞電晶體230a與230b，以 及用來關閉未被選擇區塊中的傳遞電晶體230a與230b。因 此，選擇電壓（Vsel)或未被選擇電壓（Vunsel)係透過多數全 局位元線GWL0到 GWLn-Ι被施加到被選擇的胞元區塊、 該多數的傳遞電晶體 230a，230b與該被選擇的胞元區塊 1261259 100之字元線WLO到 WLn-l。同時，當傳遞電晶體 230a, 2 3 0b截止時，該電壓並未透過多數的全局字元線GWLO到 GWLn_l被施力口至未被選擇的胞元區塊，且該字元線V/LO到 W L η - 1 保持浮動（f 1 〇 a t e d )。 同時，該傳遞電晶體 230a，23 0b作爲一開關，以透過全 局字元線GWL0到 GWLn-1施力□一給定的電壓到胞元區塊 100之內的字元線WL0到 WLn-Ι。傳遞電晶體 230a，230b 包含一高壓電晶體用於汲極選擇 240a，240b、一高壓電晶 體用於源極選擇 260a，260b與一高壓電晶體用於胞元選擇 250a， 250b ° 第2圖爲根據本發明之包含在N AND型快閃記憶體裝置之 預解碼器的方塊圖。 參考第2圖，該預解碼器包含一字元線解碼器310與多數 字元線開關320，以執行在一頁面單元中的抹除作業。字元 線解碼器3 1 0根據頁面位址信號P a g e A d d r < 0 : m -1 >選擇性的 輸出n個選擇信號sel<0:n-l> 。多數字元線開關320到 32n-l根據頁面抹除信號 Page Erase與多數選擇信號 sel<0:n-l>透過全局字元線GWL0到 GWLn-Ι供應選擇電 壓（Vsel)或未被選擇電壓（Vunsel)。 第3圖爲根據本發明之包含在預解碼器中的一字元線開關 之方塊圖。 參考第3圖，一 NOR閘410會接收選擇信號sel與頁面 抹除信號 Page Erase (其係經由一第一反向器420被反 相）’且接者該NOR鬧410決定輸出信號。第一'升壓裝置 1261259 440輸出一相依於第二反相器430(其反相該NOR閘410之 輸出信號）之輸出信號之第一升壓信號。一第二升壓裝置460 輸出一相依於NOR閘4 1 0之輸出信號的第二升壓信號。一 第一 NM0S電晶體450根據該第一升壓裝置 440之第一升 壓信號傳輸該選擇電壓（Vs el)到該字元線GWL ’並且該第二 NMOS電晶體470根據該第二升壓裝置 460之第二升壓信號 傳輸該未被選擇電壓（Vuiisel)到該全局字元線GWL。此時， 該選擇電壓（Vsel)爲0V，且該未被選擇電壓（Vunsel)爲該高 於電源供應電壓（Vcc)的電壓。此外，假使抹除操作在胞元 區塊單元生效，該頁面抹除信號 Page Erase被輸出爲低準 位。同時，該第一與第二升壓裝置440與460被採用來產生 電壓，其皆個別高於選擇電壓（Vsel)與未被選擇電壓 (Vunsel)，使得選擇電壓（Vsel)與未被選擇電壓（Vunsel)能夠 被傳輸到全局字元線GWL，而不用在該電壓爲高的時候， 降低定限電壓。根據本發明之驅動建構上述結構的字元線開 關之方法將被詳述。 A)在胞元區塊係在胞元區塊單元之抹除作業中被潠擇的 情況 該選擇信號 sel被施加爲高準位，且該頁面抹除信號 Page Erase被施加爲低準位。NOR閘410會接收高準位的選 擇信號 sel與高準位的頁面抹除信號 Page Erase (其係透 過第一反向器420被反相），且接著輸出一低準位信號。NOR 閘4 10之低準位的輸出信號會禁能該第二升壓裝置460。一 高準位信號（其爲透過第二反相器430被反相的NOR閘410 1261259 之低準位的輸出信號），會致能該第一升壓裝置4 4 0。據此， 第一 NMOS電晶體450會被導通，且選擇電壓（Vs el)會被輸 入到全局字元線 GWL。此時，由於多數連接到被選擇的胞 元區塊的傳遞電晶體被導通，該選擇電壓（Vs el)即被施加到 被選擇的胞元區塊。 B) 在胞元係未#朐元區塊單元之抹除作業中被潠標的情況 該選擇信號 s el被施加爲低準位，且該頁面抹除信號

Page Erase被施加爲低準位。NOR閘410會接收低準位的選 擇信號 sel與高準位的頁面抹除信號 Page Erase (其係從 一低準位透過第一反向器420被反相），且接著輸出一低準 位信號。NOR閘4 1 0之低準位的輸出信號會禁能該第二升壓 裝置460。一高準位信號（其爲透過第二反相器430被反相 的NOR閘4 10之低準位的輸出信號），會致能該第一升壓 裝置440。據此，第一 NMOS電晶體450會被導通，且選擇 電壓（Vsel)會被輸入到全局字元線 GWL。此時，由於多數 連接到未被選擇的胞元區塊的傳遞電晶體被截止，該選擇電 壓（V s e 1)係未被施加到未被選擇的胞元區塊。 C) 在頁面係在頁面單元之抹除作業中被選擇的情況 該選擇信號 sel被施加爲高準位，且該頁面抹除信號 Page Erase被施加爲高準位。NOR閘410會接收高準位的選 擇信號sel與低準位的頁面抹除信號Page Erase (其係從 一高準位透過第一反向器420被反相），且接著輸出一低準 位信號。NOR閘4 1 0之低準位的輸出信號會禁能該第二升壓 裝置460。一咼準位信號（其爲透過第二反相器430被反相 1261259 的NOR閘4丨〇之低準位的輸出信號），會致能該第一升壓 裝置440。據此，第一 NMOS電晶體450會被導通，且選擇 電壓（Vsel)會被輸入到全局字元線 GWL。此時，由於多數 連接到被選擇的胞元區塊的傳遞電晶體被導通，該選擇電壓 (Vs el)即被施加到被選擇的胞元區塊。 在頁面係在頁面單元之抹除作業中未被潠擇的情況 該選擇信號 sel被施加爲低準位，且該頁面抹除信號 Page Erase被施加爲高準位。NOR閘410會接收低準位的選 擇信號 sel與低準位的頁面抹除信號 Page Erase (其係從 一高準位透過第一反向器420被反相），且接著輸出一高準 位信號。NOR閘4 1 0之高準位的輸出信號會致能該第二升壓 裝置460。一低準位信號（其爲透過第二反相器430被反相 的NOR閘410之高準位的輸出信號），其會禁能該第一升 壓裝置440。據此，第二NMOS電晶體470會被導通，且未 被選擇電壓（Vunsel)會被輸入到全局字元線 GWL。此時， 由於多數連接到被選擇的胞元區塊的傳遞電晶體被導通，該 未被選擇電壓（Vunsel)即被施加到未被選擇的胞元區塊。 第4a到第4C圖爲電路圖，係爲用來解說根據本發明之依 靠抹除NAND型快閃記憶體裝置之傳遞電晶體與胞元區塊 之狀態。第4a圖爲一電路圖’顯示在胞元區塊單元之抹除 操作之被選擇的胞元區塊。第4b圖爲一電路圖，顯示在胞 元區塊單元之抹除操作之未被選擇的胞元區塊。第4c圖爲 電路圖，顯示在頁面單元之抹除操作之胞元區塊。 參考第4a圖，0V之選擇電壓（Vsel)係透過被選擇的胞元 1261259 區塊之全局字元線GWLO到 GW Ln - 1被施加，且4.5 V的電 壓係透過全局汲極選擇線 GD S L與全局源極選擇線GS S L被 施加。此時，電源供應電壓 （Vcc)被施加到因此而被導通 的傳遞電晶體。因此，一 0V之電壓被施加到被選擇的胞元 區塊之字元線上。此狀態中，假使抹除電壓（VEr)被施加到P 井，該抹除電壓（VEr)被施加到被選擇的胞元區塊之字元線 與該P井之間，使得抹除作業係根據F-N隧道效應被執行。 參考第4b圖，OV之選擇電壓（Vs el)係透過未被選擇的胞 元區塊之全局字元線GWLO到 GWLn-Ι被施力□，且全局汲 極選擇線 GDSL與全局源極選擇線GSSL被變的浮動。此 時，OV之電壓被施加到因此而被截止的傳遞電晶體。據此， 被選擇的胞元區塊之字元線未被施加電力。於此狀態中，假 使抹除電壓（VEr)被施加到未被選擇的胞元區塊之p井，一 未被選擇的胞元區塊之字元線之電壓會增加，這是因爲由於 字元線之電容與字元線與P井間的電容的耦合效應的關 係。因此，未選擇的胞元區塊的抹除作業沒有功效。 參考第4c圖’ 〇V的選擇電壓（Vsel)僅被施加於連接在被 選擇的頁面之全局字元線。一高於電源供應電壓 （V c c)之 未被選擇電壓（V u n s e 1)被施加到剩餘的全局字元線、該汲極 選擇線與該源極選擇線上。此時，連接至被選擇頁面之傳遞 電晶體被導通’但是連接至未被選擇頁面的傳遞電晶體被截 止。據此’該選擇電壓（Vsel)係被施加到被選擇頁面之字元 線上，但是未被選擇電壓（Vunsel)並未被施加到被選擇頁面 之字元線上。此狀態中，假使抹除電壓（VEr)被施加到P井， 1261259 該抹除電壓（VEr)被施加到被選擇的頁面與該P井之字元線 之間，使得抹除作業係根據F-N隧道效應被執行。然而，在 未被選擇的頁面的情形中，當P井之電壓增加到抹除電壓 (VEr)，因爲由於對應字元線之電容與字元線與P井間的 電容的耦合效應的關係，一個字元線之電壓會增加到 VEr 之程度。據此，因爲在字元線與P井間的電壓之差異小的緣 故，抹除作業未產生效果。此時，位元線與共同源極線被保 持浮動。 用於參考之便，表格1係根據本發明之NAND型快閃記憶 體裝置之讀取操作、程式化操作、胞元區塊單元之抹除操作 與頁面單元之抹除操作的偏壓狀態。 【表格1】 讀取 程式化 區塊抹除 頁面抹除 Vsel OV 18V ΟΥ ον Vunsel 4.5V 10V 無關 >Vcc sel GWL OV 10V ΟΥ ον unsel GWL 4.5V 10V Vunsel >Vcc sel WL OV 18V OV ον unsel WL 4.5V 10V OV 浮動 如上所述，根據本發明’一胞元區塊單元或一頁面單元之 抹除操作能藉由包含在一預解碼器中的字元線開關根據頁 面抹除信號來施行。假使抹除操作在胞兀區塊單兀：中被施 行，一個胞元區塊中的所有的字元線都被保持爲0V °同時， 假使抹除操作僅在頁面單元生效’則僅有對應頁面之字元線 -16- 1261259 被保持爲ον，且該剩餘的字元線被浮動，使得抹除操作未 被施行。據此’本發明具有改善資料管理功效的優點，因爲 抹除作業僅在胞元區塊單元或頁面單元中被施行。 雖然本發明參考最佳實施例做出說明，但在此技藝中具有 通常知識者應當瞭解雖可做出改變或修飾，但不能背離本發 明申請專利範圍的精神與領域。 【圖式簡單說明】 第1圖爲根據本發明之NAND型快閃記憶體裝置之電路 圖； 第2圖爲根據本發明之包含在N AND型快閃記憶體裝置之 預解碼器的方塊圖； 第3圖爲根據本發明之包含在預解碼器中的一字元線開關 之方塊圖；以及 第4a到第4C圖爲電路圖，係爲用來解說根據本發明之抹 除NAND型快閃記憶體裝置之方法中的胞元區塊之狀態。 【主要元件符號說明】 100a，100b: 胞元區塊 110a，1 10b:胞元串 120a，120b··汲極選擇電晶體 130a，130b··源極選擇電晶體 140a， 140b:頁面 2 0 0 :低解碼器 2 1 0 :預解碼器 220:區塊選擇電路 1261259 2 3 Ο :傳遞電晶體 24 0a，240b:用於汲極選擇的高壓電晶體 25 0a，2 5 0b:用於胞元選擇的高壓電晶體 260a，2 6 0b:用於源極選擇的高壓電晶體

-18-

Claims (1)

1261259 十、申請專利範圍： 1 · 一種快閃記憶體裝置，其包括： 包含序列連接有多數記憶體胞元的多數胞元串之多數胞 元區塊，其中各個胞元串皆分配有一位元線，且分享在 多數記憶體胞元中的一個字線的胞元組成了一頁面； 一根據區塊位址用於選擇胞元區塊中的一個的區塊選擇 電路； 一預解碼器，用於根據頁面位址與頁面抹除信號，決定 多數全局字元線之依靠於胞元區塊單元或頁面單元之抹 除的偏壓（bias );以及 一開關單元，用於根據區塊選擇電路之輸出信號，施加 一個預定的偏壓到胞元區塊之字元線上。 2 ·如申請專利範圍第1項之快閃記憶體裝置，其中該胞元 區塊包含連接於胞元串與位元線之間的汲極選擇電晶 體；以及連接於胞元串與共同源極線之間的源極選擇電 晶體。 3 .如申請專利範圍第1項之快閃記憶體裝置，其中該預解 碼器包含： 一字元線解碼器，用於根據頁面位址選擇性的輸出多數 的選擇信號；以及 多數的字元線開關，皆用於接收頁面抹除信號與各個選 擇信號，並用於透過各個多數的全局位元線施加依靠於 胞元區塊單元或頁面單元之抹除的一個預定的偏壓。 4.如申請專利範圍第3項之快閃記憶體裝置，其中各個字 元線開關包含： -19- 1261259 多數邏輯裝置，用於接收選擇信號與該頁面抹除信號之 反相的信號； 一第一開關，用於根據邏輯裝置之被反相的輸出信號輸 出一第一電壓（其導致一被選擇的胞元區塊或一被選擇 的頁面被抹除）至全局字元線；以及 一第二開關，用於根據邏輯裝置之輸出信號輸出一第二 電壓（其導致一未被選擇的胞元區塊或一未被選擇的頁 面不被抹除）至全局字元線。 5 .如申請專利範圍第4項之快閃記憶體裝置，其中該邏輯 裝置包含一 NOR閘。 6 ·如申請專利範圍第4項之快閃記憶體裝置，其中該第一 電壓爲0V且該第二電壓是一高過電源供應電壓的電壓。 7 .如申請專利範圍第4項之快閃記憶體裝置，其中字元線 開關更包含： 第一升壓（boosting)裝置，用於根據邏輯裝置之被反相 的輸出信號而輸出一第一升壓信號’因而驅動該第一開 關；以及 第二升壓（boosting)裝置’用於根據邏輯裝置之輸出 號而輸出一第二升壓信號，因而驅動該第二開關。 8 .如申請專利範圍第1項之快閃記憶體裝置，其中該開關 單元包含= 多數連接於汲極選擇電晶體與預解碼器之間的用於汲極 選擇的電晶體； 多數連接於記憶體胞元之字元線與全局字元線之間的用 -20- 1261259 於胞元選擇的電晶體；以及 多數連接於源極選擇電晶體與預解碼器之間的用於源極 選擇的電晶體。 9. 一種抹除快閃記憶體裝置中快閃記憶體胞元的方法’其 中該快閃記憶體裝置包含： 包含有串接多數胞元之多數胞元串的多數胞兀區塊，其 中各個胞元串分配有一條位元線，在多數胞元中分享一 條字元線的胞元組成一頁面，汲極選擇電晶體係連接於 胞元串與位元線之間以及源極選擇電晶體係連接於胞兀 串與共同源極線之間； 一根據區塊位址用於選擇胞元區塊中的一個的區塊選擇 電路； 一預解碼器，用於根據頁面位址與位址抹除信號，決定 多數全局字元線之依靠於胞元區塊單元或頁面單元之抹 除之偏壓（bias );以及 一開關單元，用於根據區塊選擇電路之輸出信號，施加 一個預定的偏壓到胞元區塊之字元線上； 其中在根據區塊位址選定一個胞元區塊之後，即依照頁 面位址與頁面抹除信號，透過全局字元線與開關單元將 一依照於胞元區塊或頁面單元之抹除的偏壓，施加到被 選擇之胞元區塊或被選擇之頁面之位元線上。 10. 如申請專利範圍第9項的方法，其中被選擇之胞元區塊 之位元線與源極端被浮動，且開關單元接著被致能，使 得一第二電壓被施加到汲極選擇電晶體與源極選擇電晶 -21 - 1261259 體’且一第一電壓被施加到字元線上，從而施行有效抹 除。 1 1 ·如申請專利範圍第9項的方法，其中未被選擇胞元區塊 之位元線與源極端係變的浮動，且該開關單元接著禁 能’使得汲極選擇電晶體與源極選擇電晶體變成浮動， 且電力並未被施加到未被選擇的胞元區塊之字元線上， 從而抹除作業並未被施行。 1 2 ·如申請專利範圍第9項的方法，其中被選擇胞元區塊之 位元線與源極端變的浮動，該開關單元接著被致能以供 應一第二電壓到汲極選擇電晶體與源極選擇電晶體，且 該第一電壓被施加到一被選定頁面的字元線上，且第二 電壓被施加到未被選擇的頁面之字元線上，從而僅於被 選擇頁面上施行抹除作業。 -22-