JP2015222611A - 半導体集積回路装置 - Google Patents

Abstract

【課題】複数のワードライン選択部が一つのブロック選択部を共有しながら、複数のワードライン選択部の各々に対応されるグローバルライングループを具備する。
【解決手段】複数のメモリセルブロック１１０ａ，１１０ｂと、メモリセルブロック１１０ａ，１１０ｂに対応する複数のワードライン選択部１２０ａ，１２０ｂと、電気的に接続されたワードライン選択部１２０ａ，１２０ｂに駆動信号を提供し、ワードライン選択部１２０ａ，１２０ｂによって共有された一つのブロック選択部１３０と、ワードライン選択部１２０ａ，１２０ｂに電圧信号を提供する複数の信号ラインを各々有し、ブロック選択部１３０とワードライン選択部１２０ａ，１２０ｂとの間に設けられた複数のグローバルライングループＧＬ０，ＧＬ１と、駆動信号に応答してメモリセルブロック１１０ａ，１１０ｂの動作を制御する制御スイッチとを備える半導体集積回路装置１００を提供する。
【選択図】図２

Description

本発明は半導体集積回路装置に関するもので、より具体的には面積を縮小することができる半導体集積回路装置に関するものである。

一般的に、ナンドフラッシュメモリはトンネルリング現象を利用して電荷をフローティングゲート（ｆｌｏａｔｉｎｇ ｇａｔｅ）に保存したり、フローティングゲートに保存された電荷をチャンネルで排出させてプログラミング（ｐｒｏｇｒａｍｉｎｇ）及び消去（ｅｒａｓｅ）動作を行う。

フラッシュメモリは保存データに対する優秀な保存性を充足しているので、不揮発性メモリに適している。また、フラッシュメモリは高集積化、低消費電力及び外部衝撃に対して強い耐久性を具備しているのでモバイル機器の補助記憶装置及びその他の応用分野にもその用途が増加している。

フラッシュメモリにはナンド（ＮＡＮＤ）型及びノア（ＮＯＲ）型フラッシュメモリで区分されていて、現在、集積密度などを考慮してナンド型フラッシュメモリが主に利用されている。

ナンド型フラッシュメモリはドレーン選択トランジスタ、ソース選択トランジスタ及びそれらの間に連結されるセルストリング（ｃｅｌｌ ｓｔｒｉｎｇ）を含む複数のメモリセルブロックを具備する。セルストリングは例えば１６個あるいは３２個のモストランジスタが直列で連結した素子を意味し、このようなセルブロックがグループをなしてメモリセルアレイを構成する。

図１は一般的なフラッシュメモリ装置の概略的な回路図である。

フラッシュメモリ装置１０は複数のメモリセルブロック２０、複数のワードライン選択部３０及び複数のブロック選択部４０で構成されることができる。

メモリセルブロック２０は複数のセルストリング（ＳＴ）及び複数のページ（Ｐ）で区分されることができる。

ワードライン選択部３０は複数のスイッチングトランジスタで構成されて、それぞれのスイッチングトランジスタはそれぞれのページ（Ｐ）に対応して設置される。前記スイッチングトランジスタはブロック選択部４０の出力信号すなわち、各ワードライン選択部３０を駆動させるための信号であるブロック選択ワードライン信号（ＢＬＳＷＬ）に応答して、グローバルワードライン（ＧＷＬ＜０：３１＞）の信号をローカルワードライン（ＬＷＬ＜０：３１＞）に各々提供する。

ブロック選択部４０は各メモリセルブロック２０当たり一つずつ設置される。ブロック選択部４０はブロック選択ワードライン信号（ＢＬＳＷＬ）を生成して、ワードライン選択部３０を駆動させるようにブロック選択ワードライン信号（ＢＬＳＷＬ）を提供する。

ブロック選択部４０とワードライン選択部３０との間に複数のグローバルワードライン（ＧＷＬ＜０：３１＞）が具備される。複数のグローバルワードライン（ＧＷＬ＜０：３１＞）は複数のワードライン選択部３０を共有するように構成される。したがって、該当ブロック選択部４０の駆動によって、複数のグローバルワードライン（ＧＷＬ＜０：３１＞）の信号が該当メモリセルブロック２０に伝達される。

ところが、ワードライン選択部３０を構成するそれぞれのスイッチングトランジスタはメモリセルブロック２０のリード、プログラム及び消去動作などの駆動のために高電圧をスイッチングしなければならない。したがって、相対的に広い面積でスイッチングトランジスタが製作されている。これによって、フラッシュメモリ装置の面積を減少させることが難しい。

米国特許出願公開第２００９／０２３１９２８号明細書

本発明は、複数のワードライン選択部が一つのブロック選択部を共有しながら、複数のワードライン選択部の各々に対応されるグローバルライングループを具備することを特徴とする半導体集積回路装置を提供する。

本発明の一態様に係る半導体集積回路装置は、複数のメモリセルブロックを有するメモリセルアレイと、前記複数のメモリセルブロックに該当する複数のワードライン選択部と、前記複数のワードライン選択部と電気的に接続され、前記複数のメモリセルブロックを駆動させるために、前記複数のワードライン選択部に駆動信号を提供するブロック選択部と、前記それぞれのワードライン選択部のうち一つに対応され、前記該当ワードライン選択部に電圧信号を提供する複数の信号ラインを有するそれぞれのグローバルライングループと、前記駆動信号に応答して、前記メモリセルブロックの動作を制御する制御スイッチとを備え、前記複数のワードライン選択部が、一つの前記ブロック選択部を共有し、前記グローバルライングループが、前記ブロック選択部と前記ワードライン選択部との間に設けられている。
本発明の参考例に係る半導体集積回路装置は、複数のメモリセルブロックを具備するメモリセルアレイと、前記複数のメモリセルブロックに該当する複数のワードライン選択部と、前記複数のメモリセルブロックを駆動させるために、前記複数のワードライン選択部に駆動信号を提供するブロック選択部と、前記それぞれのワードライン選択部のうち一つに対応され、前記該当ワードライン選択部に電圧信号を提供する複数の信号ラインとを備えるそれぞれのグローバルライングループを含む。

また、本発明の他の参考例に係る半導体集積回路装置は、同一のプレーン内に具備される第１及び第２メモリセルブロックと、前記第１及び第２メモリセルブロックの各々に対応されて具備される第１及び第２ワードライン選択部と、前記第１及び第２ワードライン選択部の各々に高電圧を提供する第１及び第２グローバルライングループと、前記第１及び第２ワードライン選択部に駆動信号を提供するブロック選択部とを備える。

また、本発明の他の参考例に係る半導体集積回路装置は、複数のメモリセルブロックと対応されて各々具備され、複数のスイッチングトランジスタで構成される複数のワードライン選択部と、前記複数のワードライン選択部を構成する複数のスイッチングトランジスタに駆動信号を提供するブロック選択部と、前記複数のワードライン選択部の各々に対応して具備され、該当ワードライン選択部を構成するスイッチングトランジスタの各々に所定電圧を提供する複数の信号ラインを具備する複数のグローバルライングループとを備え、前記複数の信号ラインは前記ワードライン選択部とのコンタクトにおいて、前記スイッチングトランジスタと連結のための一つのコンタクトを含む。

また、本発明の他の参考例に係る半導体集積回路装置は、第１プレーンに位置され、前記第１プレーンの内に具備された複数のメモリセルブロックと対応されるように構成されて、複数のスイッチングトランジスタで構成される複数の第１ワードライン選択部と、第２プレーンに位置され、前記第２プレーンの内に具備された複数のメモリセルブロックと対応されるように構成されて、複数のスイッチングトランジスタで構成された複数の第２ワードライン選択部と、前記第１及び第２ワードライン選択部を構成する複数のスイッチングトランジスタに駆動信号を提供するブロック選択部と、前記第１及び第２ワードライン選択部の各々に対応して具備され、該当ワードライン選択部を構成するスイッチングトランジスタの各々に所定電圧を提供する複数の信号ラインとを備える複数のグローバルライングループを含む。

本発明の一態様に係る半導体集積回路装置は、ワードライン選択部の次に広い面積を占めるブロック選択部の数を減少させることができ、レイアウト効率を改善することができる。

一方、ブロック選択部の数を減少させるために、複数のラインで構成されたグローバルライングループをさらに設置されなければならないが、追加してグローバルライングループが設置される部分はワードライン選択部を形成するためにあらかじめ空けておいた領域であるから、グローバルラインを配置させるための面積の追加は要求されない。

そして、ワードライン選択部の代わりにグローバルラインが配置されることによって、一つのグローバルラインに設置されるコンタクトの数が減少するようになる。これにより、複数のコンタクトによる接合キャパシタンス及び隣接コンタクトの間のディスターバンス問題を防止することができる。

従来のフラッシュメモリ装置を概略的に表した回路図である。 本発明の一実施形態に係るフラッシュメモリ装置を概略的に表した回路図である。 図２のフラッシュメモリ装置を具体的に図示した回路図である。 本発明のブロック選択部の内部回路図である。 本発明の他の実施形態に係るフラッシュメモリ装置の概略的な回路図である。

以下、添付した図面に基づいて本発明の望ましい一実施形態に対して説明する。

図２は本発明の一実施形態に係る半導体集積回路装置であるフラッシュメモリ装置１００のブロック図で、本図面では複数のメモリセルブロックのうち２個のメモリセルブロックに対して、一例として説明する。

本発明の一実施形態に係るフラッシュメモリ装置１００はメモリセルアレイ１１０、ワードライン選択部１２０及びブロック選択部１３０で構成されることができる。

メモリセルアレイ１１０は第１メモリセルブロック１１０ａ及び第２メモリセルブロック１１０ｂを含むことができる。第１及び第２メモリセルブロック１１０ａ、１１０ｂは同じプレーン（ｐｌａｎｅ）の空間内に位置することができ、第１及び第２メモリセルブロック１１０ａ、１１０ｂの間にソースライン（ＳＬ）が具備されることができる。第１及び第２メモリセルブロック１１０ａ、１１０ｂはソースライン（ＳＬ）を間に置いて相互対応するように配置されることができる。

ワードライン選択部１２０は第１メモリセルブロック１１０ａ及び第２メモリセルブロック１１０ｂの各々に対応する第１ワードライン選択部１２０ａ及び第２ワードライン選択部１２０ｂを含む。第１ワードライン選択部１２０ａは第１メモリセルブロック１１０ａの複数のワードラインのうち一つを選択する構成を有する。同じように、第２ワードライン選択部１２０ｂは第２メモリセルブロック１２０ｂの複数のワードラインのうち一つを選択する構成を有する。このような第１及び第２ワードライン選択部１２０ａ、１２０ｂは複数のスイッチングトランジスタで構成される。

ブロック選択部１３０とワードライン選択部１２０との間には複数のグローバルラインが具備される。複数のグローバルラインは第１及び第２グローバルライングループ（ＧＬ０、ＧＬ１）で区分されることができる。第１グローバルライングループ（ＧＬ０）は第１ワードライン選択部１２０ａと電気的に連結されて、第２グローバルライングループ（ＧＬ１）は第２ワードライン選択部１２０ｂと電気的に連結される。

ブロック選択部１３０は第１及び第２ワードライン選択部１２０ａ、１２０ｂに共有されて、これらの駆動を制御する。このようなブロック選択部１３０はブロック選択ワードライン信号（ＢＬＳＷＬ）を生成して、第１及び第２ワードライン選択部１２０ａ、１２０ｂに各々提供する。

ブロック選択部１３０はフラッシュメモリ装置において、ワードライン選択部１２０ａ、１２０ｂの次に広い面積を占める回路ブロックである。このようなブロック選択部１３０を複数のワードライン選択部１２０ａ、１２０ｂが共有するようにして、その数を減少させることによって、全体的にフラッシュメモリ装置の占有面積を縮小することができる。

この時、ブロック選択部１３０が複数のワードライン選択部１２０ａ、１２０ｂに共有されても、正常な動作を遂行するためには共有されたワードライン選択部１２０ａ、１２０ｂの数だけグローバルライングループ（ＧＷＬＧ）がより設置されなければならない。

よく知らされた通り、ワードライン選択部１２０ａ、１２０ｂは高電圧をスイッチングしなければならないので、非常に広い面積を占めることが知られている。したがって、フラッシュメモリ装置の設計の時、ワードライン選択部１２０ａ、１２０ｂの性能を確保するために、一定の面積がワードライン選択部１２０ａ、１２０ｂの面積として割り当てられている。これにより、現在のフラッシュメモリ装置はブロック選択部１３０とワードライン選択部１２０ａ、１２０ｂとの間に充分な間隔を有している。したがって、複数のグローバルラインを具備したグローバルライングループ（ＧＬ）の数を増やしても、追加して面積が要求されることではない。

図３は図２のフラッシュメモリ装置を具体的に図示した回路図である。

図３を参照すると、第１及び第２メモリセルブロック１１０ａ、１１０ｂは交差する複数のワードライン（ＬＷＬ０＜０：３１＞、ＬＷＬ１＜０：３１＞）及び複数のビットライン（ＢＬＯ、ＢＬＥ）を含む。複数のビットラインは交代に配置される複数のオード（ｏｄｄ）ビットライン（ＢＬＯ）及び複数のイーブン（ｅｖｅｎ）ビットライン（ＢＬＥ）で区分されることができて、それぞれのビットライン（ＢＬＯ、ＢＬＥ）には直列で連結したモストランジスタで構成されたセルストリング１１２が連結される。

セルストリング１１２はドレーン選択トランジスタ（ＤＳＴ）、複数のセルトランジスタ（＜Ｎ１：Ｎ３２＞）及びソース選択トランジスタ（ＳＳＴ）が直列で連結して構成される。一方、一つのワードラインに連結したトランジスタ等のグループを一般的にページ１２４と称する。これにより、それぞれのメモリセルブロック１１０ａ、１１０ｂは複数のセルストリング１１２及び複数のページ１２４で構成される。

第２メモリセルブロック１１０ｂは第１メモリセルブロック１１０ａと同じ構成を有するものの、第１及び第２メモリセルブロック１１０ａ、１１０ｂの間に位置するソースライン（ＳＬ）を基準に対称になる形態で配置される。また、第１及び第２メモリセルブロック１１０ａ、１１０ｂのソース選択トランジスタ（ＳＳＴ）は前記ソースライン（ＳＬ）と電気的に連結される。

第１ワードライン選択部１２０ａはドレーン選択スイッチングトランジスタ（ＤＳＷ）、セルスイッチングトランジスタ（＜ＳＷ１：ＳＷ３２＞）及びソース選択スイッチングトランジスタ（ＳＳＷ）で構成される。

ここで、前記グローバルライングループ（ＧＬ０、ＧＬ１）の各々はグローバルドレーン選択ライン（ＧＤＬ０、ＧＤＬ１）、複数のグローバルワードライン（ＧＷＬ０＜０：３１＞、ＧＷＬ１＜０：３１＞）及びグローバルソース選択ライン（ＧＳＬ０、ＧＳＬ１）で構成されることができる。第１ワードライン選択部１２０ａのドレーン選択スイッチングトランジスタ（ＤＳＷ）は第１グローバルライングループ（ＧＬ０）のグローバルドレーン選択ライン（ＧＤＬ０）と第１メモリセルブロック１１０ａ内の第１ドレーン選択ライン（ＤＳＬ０）と電気的に連結されて、ブロック選択ワードライン信号（ＢＬＳＷＬ）に応答して駆動される。

複数のセルスイッチングトランジスタ（＜ＳＷ１：ＳＷ３２＞）は第１グローバルライングループ（ＧＬ０）のグローバルワードライン（＜ＧＷＬ０＜０：３１＞）の各々とローカルワードライン（ＬＷＬ０＜０：３１＞）との間に各々連結されて、ブロック選択ワードライン信号（ＢＬＳＷＬ）に応答して各々駆動される。ソース選択スイッチングトランジスタ（ＳＳＷ）は第１グローバルライングループ（ＧＬ０）のソース選択ライン（ＧＳＬ０）と第１ソース選択ライン（ＳＳＬ）との間に連結されて、ブロック選択ワードライン信号（ＢＬＳＷＬ）に応答して駆動される。

第２ワードライン選択部１２０ｂは第１ワードライン選択部１２０ａと同じ構成を有するものの、前記第２グローバルライングループ（ＧＬ１）の第２グローバルドレーン選択ライン（ＧＤＬ１）、複数の第２グローバルワードライン（ＧＷＬ１＜０：３１＞）及び第２グローバルソース選択ライン（ＧＳＬ１）と各々連結するように構成されることができる。

この時、メモリセルブロック１１０ａ、１１０ｂの駆動を選択的に制御できるようにドレーン選択スイッチングトランジスタ（ＤＳＷ）のソースすなわち、ドレーン選択トランジスタ（ＤＳＴ）のゲートにグラウンド電圧を提供する制御スイッチ（ＣＳＷ１、ＣＳＷ２）をさらに含むことができる。制御スイッチ（ＣＳＷ１、ＣＳＷ２）はブロック選択部１３０の反転されたブロック選択ワードライン信号（／ＢＬＳＷＬ）に応答して、セルグラウンドライン（ＳＥＬＧＮＤ）のグラウンド電圧を前記ドレーン選択ライン（ＤＳＬ０、ＤＳＬ１）に選択的に提供する。

ブロック選択部１３０は前述したように、第１及び第２ワードライン選択部１２０ａ、１２０ｂを共有するように構成される。言い換えると、ブロック選択部１３０はブロック選択ワードライン信号（ＢＬＳＷＬ）を生成して、前記ブロック選択ワードライン信号（ＢＬＳＷＬ）は前記第１及び第２ワードライン選択部１２０ａ、１２０ｂのセルスイッチングトランジスタ（＜ＳＷ１：ＳＷ３２＞）のゲートすべてに提供される。

ブロック選択部１３０は図４に図示されたように、制御部２１０、ディスチャージ部２２０及びプリチャージ部２３０を含むことができる。

制御部２１０はＮＭＯＳトランジスタ（Ｎ１１）を含む。ＮＭＯＳトランジスタ（Ｎ１１）はプリチャージ信号（ＰＲＥ）に応答して、制御信号（ＣＯＮ）をノードＣに伝達する。制御信号（ＣＯＮ）はプログラムプリチャージ信号及びアドレス信号らの組合せによって得ることができる。

ディスチャージ部２２０はＮＭＯＳトランジスタ（Ｎ１２）で構成されることができる。ＮＭＯＳトランジスタ（Ｎ１２）はディスチャージ信号（ＤＩＳ）に応答して、ノードＣの電圧をディスチャージさせる。

プリチャージ部２３０はスイッチング部２３３及びクランピング部（ｃｌａｍｐｉｎｇ：２３５）で構成されることができる。スイッチング部２３３は高電圧ターミナル（ＶＰＰ）とノードＣの間に直列で連結する一対のＮＭＯＳトランジスタ（Ｎ１３、Ｎ１４）で構成される。これらＮＭＯＳトランジスタ（Ｎ１３、Ｎ１４）は第１及び第２アドレスコーディング信号（ＧＡ、ＧＢ）に応答して各々ターンオンされる。スイッチング部２３３を構成するＮＭＯＳトランジスタ（Ｎ１３、Ｎ１４）がターンオンされると、前記ノードＣは高電圧レベル（ＶＰＰ）でプリチャージされる。

クランピング部２３５は高電圧ターミナル（ＶＰＰ）とノードＣの間に直列で連結したダイオード形態を有する一対のＮＭＯＳトランジスタ（Ｎ１５、Ｎ１６）で構成される。ここで、ダイオード形態を有するＮＭＯＳトランジスタは当業者に知らされたように、ゲートとソースとが共通で連結した形態を言う。このようなクランピング部２３５はノードＣの電圧すなわち、ブロック選択ワードライン信号（ＢＬＳＷＬ）が設定された電圧レベル以上で上昇する場合、これをクランピングしてブロック選択ワードライン信号（ＢＬＳＷＬ）の電圧レベルを設定されたレベルで維持する。

このような構成を有する半導体メモリ装置１００はブロック選択部１３０が第１及び第２ワードライン選択部１２０ａ、１２０ｂに共有されているので、ブロック選択部１３０の出力信号であるブロック選択ワードライン信号（ＢＬＳＷＬ）が第１及び第２ワードライン選択部１２０ａ、１２０ｂを構成するスイッチングトランジスタ（ＤＳＷ、ＳＷ＜１：３２＞、ＳＳＷ）に同時に提供される。

この時、前記ブロック選択ワードライン信号（ＢＬＳＷＬ）がハイレベルでイネーブルされると、第１及び第２ワードライン選択部１２０ａ、１２０ｂを構成するスイッチングトランジスタ（ＤＳＷ、ＳＷ＜１：３２＞、ＳＳＷ）が同時にターンオンされるとしても、第１ワードライン選択部１２０ａ及び第２ワードライン選択部１２０ｂが互いに異なるグローバルライングループ（ＧＬ０、ＧＬ１）に各々連結されることによって、各メモリブロック別にワードラインが個別に制御される。

例えば、第１メモリセルブロック１１０ａのワードライン（ＬＷＬ０＜ｎ＞）を選択しようとする場合、第１及び第２ワードライン選択部１２０ａ、１２０ｂにブロック選択ワードライン信号（ＢＬＳＷＬ）が提供されても、それぞれのグローバルワードラインに印可される電圧によって、前記第１メモリセルブロック１１０ａの特定位置のワードライン（ＬＷＬ０＜ｎ＞）だけ所定電圧が印可される。

また、従来の場合、一つの該当グローバルラインに各ワードライン選択部の同一機能のスイッチングトランジスタらがコンタクトされなければならないために、一つのグローバルラインに複数のコンタクトが形成された。したがって、接合キャパシタンスが増大するという問題点があった。

しかし、本実施形態の場合、ワードライン選択部１２０ａ、１２０ｂ別に対応するグローバルライングループ（ＧＬ０、ＬＧＬ１）が具備されることによって、グローバルワードライン（あるいはグローバルドレーンまたはソースライン）と該当ワードライン選択部のスイッチングトランジスタだけが連結されて、前記のような複数のコンタクトが発生することができなくなり、これにより接合キャパシタンスを減らすことができるようになる。

次の表１は本実施形態に係る半導体メモリ装置のリード（Ｒｅａｄ）／プログラム（Ｐｒｏｇｒａｍ）/消去（Ｅｒａｓｅ）の電圧条件を示すものである。

表１に図示されたように、メモリセルのリード時、メモリセルブロック１１０ａ、１１０ｂの各々に対してグローバルドレーン選択ライン（ＧＤＳＬ）及びグローバルソース選択ライン（ＧＳＳＬ）に各々所定の電圧、例えば、４．５Ｖを提供して、複数のグローバルワードライン（ＧＷＬ＜０：３１＞）のうち選択されたメモリセルブロックに該当するグローバルライングループ（ＧＬ０またはＧＬ１）の選択されたグローバルワードラインにリード電圧（Ｖｒｅａｄ）を、その他のグローバルワードラインにパス電圧（Ｖｐａｓｓ）を各々提供しながら、ブロック選択ワードライン信号（ＢＬＳＷＬ）として高電圧（ＶＰＰ）を提供する。

これにより、ブロック選択ワードライン信号（ＢＬＳＷＬ）が全体のワードライン選択部に提供されても、選別的なリード電圧（Ｖｒｅａｄ）の供給となり、リード電圧が供給されないメモリセルブロックは実質的に選択されないようになる。そうすれば、選択されたブロックに対して、スイッチングトランジスタ（ＤＳＷ、ＳＷ＜１：３２＞、ＳＳＷ）がブロック選択ワードライン信号（ＢＬＳＷＬ）によってターンオンされて、ドレーン選択ライン（ＤＳＬ）、ソース選択ライン（ＳＳＬ）及びローカルワードライン（ＬＷＬ＜０：３１＞）に各々４．５Ｖ、４．５Ｖ及びリード電圧（Ｖｒｅａｄ）／パス電圧（Ｖｐａｓｓ）が印可されて、選択されたメモリセルのリードが遂行される。

メモリセルのプログラムの動作の時、メモリセルブロック１１０ａ、１１０ｂの各々に対してグローバルドレーン選択ライン（ＧＤＳＬ）に駆動電圧（ＶＣＣ）を提供して、グローバルソース選択ライン（ＧＳＳＬ）に０Ｖを提供する。また、選択されるメモリブロックに連結したグローバルラインの複数のグローバルワードライン（ＧＷＬ＜０：３１＞）のうちいずれか一つにプログラム電圧（Ｖｐｇｍ）を印可して、その他のグローバルワードラインにはパス電圧（Ｖｐａｓｓ）電圧を印可しながら、ブロック選択ワードライン信号（ＢＬＳＷＬ）の電圧で高電圧（ＶＰＰ）を提供する。

これにより、ブロック選択ワードライン信号（ＢＬＳＷＬ）が全体のワードライン選択部１２０ａ、１２０ｂに提供されても、選別的なプログラム電圧（Ｖｐｇｍ）の供給となり、プログラム電圧（Ｖｐｇｍ）が供給されないメモリセルブロック１１０ａ、１１０ｂは実質的に選択されない。そうすれば、選択されたブロックに対して、スイッチングトランジスタ（ＤＳＷ、ＳＷ＜１：３２＞、ＳＳＷ）がブロック選択ワードライン信号（ＢＬＳＷＬ）によってターンオンされて、ドレーン選択ライン（ＤＳＬ）、ソース選択ライン（ＳＳＬ）及びローカルワードライン（ＬＷＬ＜０：３１＞）に各々駆動電圧（Ｖｃｃ）、０Ｖ及びプログラム電圧（Ｖｐｇｍ）／パス電圧（Ｖｐａｓｓ）が印可され、選択されたメモリセルのプログラムの動作が遂行される。

一方、メモリセルの消去の動作の時には、全体のメモリセルブロック１１０ａ、１１０ｂのグローバルドレーン選択ライン（ＧＤＳＬ）及びグローバルソース選択ライン（ＧＳＳＬ）に各々４．５Ｖの電圧を印可する。次いで、選択されるメモリセルブロック（１１０ａまたは１１０ｂ）のグローバルワードライン（ＧＷＬ＜０：３１＞）に一括消去がなされることができるように０Ｖの電圧を提供して、非選択されるメモリセルブロック（１１０ｂまたは１１０ａ）のグローバルワードライン（ＧＷＬ＜０：３１＞）には４．５Ｖの電圧を提供した状態で、ブロック選択ワードライン信号（ＢＬＳＷＬ）の電圧で駆動電圧（ＶＣＣ）を提供する。

そうすれば、選択されるメモリセルブロック（１１０ａまたは１１０ｂ）に対して、ドレーン及びソーススイッチングトランジスタ（ＤＳＷ、ＳＳＷ）がターンオンされずドレーン及びソース選択ライン（ＤＳＬ、ＳＳＬ）はフローティング状態を維持して、セルスイッチングトランジスタ（＜ＳＷ１：ＳＷ３２＞）の駆動によって各ワードライン（ＬＷＬ＜０：３１＞）に０Ｖが提供されて、ブロック全体に対して消去がなされる。一方、非選択メモリセルブロック（１１０ｂまたは１１０ａ）の場合、ワードライン選択部を構成する全体のスイッチングトランジスタ（ＤＳＷ、ＳＳＷ、ＳＷ＜１：３２＞）がすべて駆動出来ず、メモリセルのドレーン選択ライン（ＤＳＬ）、ソース選択ライン（ＳＳＬ）及びワードライン（ＬＷＬ＜０：３１＞）がすべてフローティング状態になって、消去が成されることができないようになる。

このような本実施形態によると、複数のワードライン選択部１２０ａ、１２０ｂが一つのブロック選択部１３０を共有しながら、複数のワードライン選択部１２０ａ、１２０ｂの各々に対応されるグローバルライングループ（ＧＬ０、ＧＬ１）を設置する。

ワードライン選択部１２０ａ、１２０ｂの次に広い面積を占めるブロック選択部１３０の数を減少させることができて、レイアウト効率が改善される。

一方、ブロック選択部１３０の数を減少させるために、複数のラインで構成されたグローバルライングループ（ＧＬ０、ＧＬ１）をさらに設置されなければならないが、追加してグローバルライングループ（ＧＬ０、ＧＬ１）が設置される部分はワードライン選択部１２０ａ、１２０ｂを形成するためにあらかじめ空けておいた領域であるので、グローバルラインを配置させるための面積の追加は要求されない。

同時に、ワードライン選択部１２０ａ、１２０ｂ別にグローバルラインが配置されることによって、一つのグローバルラインに設置されるコンタクトの数を減らすことができる。これにより、複数のコンタクトによる接合キャパシタンス及び隣接コンタクトの間のディスターバンス問題を防止することができる。

本発明は前述した実施形態に限定されるものではない。

本発明の実施形態の場合、二つのワードライン選択部１２０ａ、１２０ｂが一つのブロック選択部１３０を共有する例を説明したが、これに限定されず、図５に図示されたように、４個のワードライン選択部１２０ａ、１２０ｂ、１２０ｃ、１２０ｄが一つのブロック選択部１３０を共有することもできる。

図５に図示されたように、一つのブロック選択部１３０が４個のワードライン選択部１２０ａ、１２０ｂ、１２０ｃ、１２０ｄに共有される場合でも、４個のワードライン選択部１２０ａ、１２０ｂ、１２０ｃ、１２０ｄの各々に対応されるグローバルライングループが設置されるので、前記したように、一つのブロック選択ワードライン信号から個別に動作が可能になる。

ここで、一つのブロック選択部１３０を基準にして左側に位置するメモリセルアレイ１１０、ワードライン選択部１２０及びグローバルライングループ（ＧＬ０、ＧＬ１）、及び右側に位置するメモリセルアレイ１１０、ワードライン選択部１２０及びグローバルライングループ（ＧＬ０、ＧＬ１）は各々互いに異なるプレーン上に位置されることができるし、ブロック選択部１３０は前記互いに異なるプレーンのうちいずれか一つに位置することができる。

以上、本発明の望ましい一実施形態を詳細に説明したが、本発明は前記実施形態に限定されず、本発明の技術的思想の範囲内で当分野で通常の知識を持った者によって色々な変形が可能である。

２０ メモリセルブロック
３０ ワードライン選択部
４０ ブロック選択部
１１０ メモリセルアレイ
１１０ａ 第１メモリセルブロック
１１０ｂ 第２メモリセルブロック
１２０ ワードライン選択部
１２０ａ 第１ワードライン選択部
１２０ｂ 第２ワードライン選択部
１３０ ブロック選択部
２１０ 制御部
２２０ ディスチャージ部
２３０ プリチャージ部
ＧＬ０、ＧＬ１ グローバルライングループ

Claims (7)

1. 複数のメモリセルブロックを有するメモリセルアレイと、
   前記複数のメモリセルブロックに該当する複数のワードライン選択部と、
   該複数のワードライン選択部と電気的に接続され、前記複数のメモリセルブロックを駆動させるために、前記複数のワードライン選択部に駆動信号を提供するブロック選択部と、
   前記それぞれのワードライン選択部のうち一つに対応され、前記該当ワードライン選択部に電圧信号を提供する複数の信号ラインを有するそれぞれのグローバルライングループと、
   前記駆動信号に応答して、前記メモリセルブロックの動作を制御する制御スイッチとを備え、
   前記複数のワードライン選択部が、一つの前記ブロック選択部を共有し、
   前記グローバルライングループが、前記ブロック選択部と前記ワードライン選択部との間に設けられた半導体集積回路装置。
2. 前記ワードライン選択部の各々は前記駆動信号に応答して、前記複数の信号ラインの電圧を前記メモリセルブロックに各々伝達するためのドレーン選択スイッチングトランジスタ、複数のセルスイッチングトランジスタ、及びソーススイッチングトランジスタを備える請求項１に記載の半導体集積回路装置。
3. 前記制御スイッチが、前記駆動信号に応答して、前記ドレイン選択スイッチングトランジスタのソースにグラウンド電圧を印加するように構成される請求項２に記載の半導体集積回路装置。
4. 前記グローバルライングループが、グローバルドレーン選択ライン、複数のグローバルワードライン、及びグローバルソースラインを備える請求項１に記載の半導体集積回路装置。
5. 前記メモリセルブロックは、
   交差する複数のワードライン及び複数のビットラインを備え、
   前記それぞれのビットラインにドレーン選択トランジスタ、複数のセルトランジスタ及びソース選択トランジスタがストリングをなすように直列で連結している請求項１に記載の半導体集積回路装置。
6. 前記制御スイッチは、前記駆動信号に応答して前記ドレイン選択トランジスタがイネーブルされないようにグラウンド信号を提供するように構成される、請求項５に記載の半導体集積回路。
7. 前記複数のワードライン選択部が、第１のワードライン選択部と第２のワードライン選択部とを備え、
   前記複数のグローバルライングループが、前記第１のワードライン選択部と接続される複数の信号ラインから構成される第１のグローバル信号ライングループと、前記第２のワードライン選択部と接続される複数の信号ラインから構成される第２のグローバル信号ライングループとを備える請求項１に記載の半導体集積回路装置。
   

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