JPH0982922A - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
- Publication number
- JPH0982922A JPH0982922A JP23435295A JP23435295A JPH0982922A JP H0982922 A JPH0982922 A JP H0982922A JP 23435295 A JP23435295 A JP 23435295A JP 23435295 A JP23435295 A JP 23435295A JP H0982922 A JPH0982922 A JP H0982922A
- Authority
- JP
- Japan
- Prior art keywords
- memory cell
- voltage
- selected memory
- write
- bit line
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims description 8
- 239000011159 matrix material Substances 0.000 claims description 5
- 210000004027 cell Anatomy 0.000 description 231
- 239000000758 substrate Substances 0.000 description 17
- 238000010586 diagram Methods 0.000 description 8
- 238000000034 method Methods 0.000 description 4
- 238000009792 diffusion process Methods 0.000 description 3
- 210000004128 D cell Anatomy 0.000 description 2
- 230000005684 electric field Effects 0.000 description 2
- 230000003915 cell function Effects 0.000 description 1
- 238000013500 data storage Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
- H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
Landscapes
- Read Only Memory (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】
【課題】 非選択メモリセルに印加される電圧ストレス
を低減し、高精度のしきい値制御を可能として信頼性の
向上をはかる。 【解決手段】 ４個のメモリセルを直列接続してなるＮ
ＡＮＤセルの一端とビット線の間に選択トランジスタＳ
２を、他端とソース線の間に選択トランジスタＳ１を接
続してなるＮＡＮＤセルユニットをマトリクス配置して
構成されたメモリセルアレイと、メモリセル及び選択ト
ランジスタの各ゲートに与える電圧を制御するプログラ
ム制御回路とを備えたＮＡＮＤ型ＥＥＰＲＯＭにおい
て、選択されたＮＡＮＤセルユニットへのデータ書込み
時に、選択されたメモリセルＭ３の制御ゲートにＶprog
を印加し、メモリセルＭ３以外の非選択メモリセルＭ
１，２，４の制御ゲートにＶm1（＜Ｖprog）を印加し、
選択トランジスタＳ２の選択ゲートにＶm2（＞Ｖm1）を
印加し、選択トランジスタＳ１の選択ゲートに０Ｖを印
加する。
を低減し、高精度のしきい値制御を可能として信頼性の
向上をはかる。 【解決手段】 ４個のメモリセルを直列接続してなるＮ
ＡＮＤセルの一端とビット線の間に選択トランジスタＳ
２を、他端とソース線の間に選択トランジスタＳ１を接
続してなるＮＡＮＤセルユニットをマトリクス配置して
構成されたメモリセルアレイと、メモリセル及び選択ト
ランジスタの各ゲートに与える電圧を制御するプログラ
ム制御回路とを備えたＮＡＮＤ型ＥＥＰＲＯＭにおい
て、選択されたＮＡＮＤセルユニットへのデータ書込み
時に、選択されたメモリセルＭ３の制御ゲートにＶprog
を印加し、メモリセルＭ３以外の非選択メモリセルＭ
１，２，４の制御ゲートにＶm1（＜Ｖprog）を印加し、
選択トランジスタＳ２の選択ゲートにＶm2（＞Ｖm1）を
印加し、選択トランジスタＳ１の選択ゲートに０Ｖを印
加する。
Description
【０００１】
【発明の属する技術分野】本発明は、電気的書き換え可
能な不揮発性半導体記憶装置（ＥＥＰＲＯＭ）に係わ
り、特にＮＡＮＤ型セル構成のメモリセルアレイを有す
るＥＥＰＲＯＭに関する。
能な不揮発性半導体記憶装置（ＥＥＰＲＯＭ）に係わ
り、特にＮＡＮＤ型セル構成のメモリセルアレイを有す
るＥＥＰＲＯＭに関する。
【０００２】
【従来の技術】ＥＥＰＲＯＭの一つとして、高集積化が
可能なＮＡＮＤ型ＥＥＰＲＯＭが知られている。これは
例えば、ｐ型半導体基板（又はｐ型ウェル）上に浮遊ゲ
ート（電荷蓄積層）と制御ゲートを積層してなるトラン
ジスタ構造のメモリセルを複数個直列接続してメモリセ
ル群（ＮＡＮＤセル）を構成し、ＮＡＮＤセルの一端を
第１の選択トランジスタを介してビット線に接続し、他
端を第２の選択トランジスタを介してソース線に接続し
てメモリセルユニット（ＮＡＮＤセルユニット）を構成
し、ＮＡＮＤセルユニットをマトリクス状に配置したメ
モリセルアレイを有するものである。
可能なＮＡＮＤ型ＥＥＰＲＯＭが知られている。これは
例えば、ｐ型半導体基板（又はｐ型ウェル）上に浮遊ゲ
ート（電荷蓄積層）と制御ゲートを積層してなるトラン
ジスタ構造のメモリセルを複数個直列接続してメモリセ
ル群（ＮＡＮＤセル）を構成し、ＮＡＮＤセルの一端を
第１の選択トランジスタを介してビット線に接続し、他
端を第２の選択トランジスタを介してソース線に接続し
てメモリセルユニット（ＮＡＮＤセルユニット）を構成
し、ＮＡＮＤセルユニットをマトリクス状に配置したメ
モリセルアレイを有するものである。
【０００３】制御ゲートを共有する複数のメモリセルで
“ページ”単位を構成し、“ページ”を構成するメモリ
セルを含むＮＡＮＤセルユニットで“ブロック”単位を
構成する。複数ページでブロックを構成し、通常、消去
はブロック単位、書き込みと読み出しはページ単位で行
われる。
“ページ”単位を構成し、“ページ”を構成するメモリ
セルを含むＮＡＮＤセルユニットで“ブロック”単位を
構成する。複数ページでブロックを構成し、通常、消去
はブロック単位、書き込みと読み出しはページ単位で行
われる。
【０００４】このＮＡＮＤ型ＥＥＰＲＯＭの動作は、次
の通りである。
の通りである。
【０００５】データの消去は、選択されたブロック内の
全てのメモリセルに対して同時に行われる。即ち、全て
の制御ゲートを０Ｖにし、ｐ型基板と選択ゲートを消去
電圧（例えば２０Ｖ）とし、ビット線とソース線を浮遊
状態として行われる。これにより、メモリセルの電荷蓄
積部の電子がｐ型基板に放出され、メモリセルのしきい
値は０Ｖ以下とされる。
全てのメモリセルに対して同時に行われる。即ち、全て
の制御ゲートを０Ｖにし、ｐ型基板と選択ゲートを消去
電圧（例えば２０Ｖ）とし、ビット線とソース線を浮遊
状態として行われる。これにより、メモリセルの電荷蓄
積部の電子がｐ型基板に放出され、メモリセルのしきい
値は０Ｖ以下とされる。
【０００６】データの書き込みは、前記ＮＡＮＤセルユ
ニットのうちビット線から最も離れたページのメモリセ
ルから順に選択して行われる。選択されたメモリセルの
制御ゲートを書き込み電圧（例えば１８Ｖ）とする。同
一ブロックの非選択メモリセルの制御ゲートと第１の選
択トランジスタの選択ゲートには、書き込み制御電圧
（例えば１０Ｖ）を印加する。ビット線には、書き込み
データに応じたビット線書き込み電圧を印加する。
ニットのうちビット線から最も離れたページのメモリセ
ルから順に選択して行われる。選択されたメモリセルの
制御ゲートを書き込み電圧（例えば１８Ｖ）とする。同
一ブロックの非選択メモリセルの制御ゲートと第１の選
択トランジスタの選択ゲートには、書き込み制御電圧
（例えば１０Ｖ）を印加する。ビット線には、書き込み
データに応じたビット線書き込み電圧を印加する。
【０００７】ビット線書き込み電圧が０Ｖとされると、
選択されたメモリセルのチャネル電位が０Ｖとなり、書
き込み電圧との電位差でメモリセルの電荷蓄積部に電子
が注入され、しきい値が０Ｖ以上とされ“０”データが
書き込まれる。ビット線書き込み電圧が例えば８Ｖとさ
れると、選択されたメモリセルのチャネル電位は選択ト
ランジスタ及び非選択メモリセルを介してビット線書き
込み電圧が転送されて８Ｖとなる。チャネル電位が８Ｖ
にされて書き込み電圧との電位差が小さくされ、選択さ
れたメモリセルの電荷蓄積部の電荷量は実質的には変化
しない。よって、消去状態が維持されしきい値は０Ｖ以
下であり、この状態は“１”データ記憶状態とされる。
選択されたメモリセルのチャネル電位が０Ｖとなり、書
き込み電圧との電位差でメモリセルの電荷蓄積部に電子
が注入され、しきい値が０Ｖ以上とされ“０”データが
書き込まれる。ビット線書き込み電圧が例えば８Ｖとさ
れると、選択されたメモリセルのチャネル電位は選択ト
ランジスタ及び非選択メモリセルを介してビット線書き
込み電圧が転送されて８Ｖとなる。チャネル電位が８Ｖ
にされて書き込み電圧との電位差が小さくされ、選択さ
れたメモリセルの電荷蓄積部の電荷量は実質的には変化
しない。よって、消去状態が維持されしきい値は０Ｖ以
下であり、この状態は“１”データ記憶状態とされる。
【０００８】読み出し動作は、選択されたメモリセルの
制御ゲートを０Ｖ、同一ブロック内の全ての選択ゲート
及び非選択制御ゲートを電源電位Ｖcc（例えば５Ｖ）と
して行われる。選択メモリセルで電流が流れれば“１”
データ、流れなければ“０”データが記憶されている。
制御ゲートを０Ｖ、同一ブロック内の全ての選択ゲート
及び非選択制御ゲートを電源電位Ｖcc（例えば５Ｖ）と
して行われる。選択メモリセルで電流が流れれば“１”
データ、流れなければ“０”データが記憶されている。
【０００９】以上説明したように、このようなＥＥＰＲ
ＯＭでは書き込み時に選択されたメモリセルにビット線
書き込み電圧を転送するため、ビット線側選択ゲート及
び選択メモリセルよりビット線側に位置するメモリセル
の制御ゲートをビット線書き込み電圧より高い書き込み
制御電圧にする。これにより、非選択メモリセルで僅か
ながら電荷蓄積部の電荷量が変化する。この変化量は、
従来の１ビット／１メモリセルの記憶方式ではさほど問
題にはならなかったが、例えば高精度のしきい値制御が
要求される多値メモリと呼ばれる２ビット／１メモリセ
ルの記憶方式などでは、大きな問題となる。
ＯＭでは書き込み時に選択されたメモリセルにビット線
書き込み電圧を転送するため、ビット線側選択ゲート及
び選択メモリセルよりビット線側に位置するメモリセル
の制御ゲートをビット線書き込み電圧より高い書き込み
制御電圧にする。これにより、非選択メモリセルで僅か
ながら電荷蓄積部の電荷量が変化する。この変化量は、
従来の１ビット／１メモリセルの記憶方式ではさほど問
題にはならなかったが、例えば高精度のしきい値制御が
要求される多値メモリと呼ばれる２ビット／１メモリセ
ルの記憶方式などでは、大きな問題となる。
【００１０】
【発明が解決しようとする課題】このように従来のＮＡ
ＮＤ型ＥＥＰＲＯＭでは、選択メモリセルへのデータ書
き込みの際、非選択メモリセルの制御ゲートには書き込
み電圧よりは低いが、所定の書き込み制御電圧が与えら
れ、これにより非選択メモリセルは転送ゲートとして作
用することから、非選択メモリセルに不必要な電圧スト
レスが印加されていた。そして、この電圧ストレスによ
り非選択メモリセルの電荷蓄積部の電荷量が変化してし
きい値が変化し、最悪の場合はデータが破壊されるとい
う問題があった。
ＮＤ型ＥＥＰＲＯＭでは、選択メモリセルへのデータ書
き込みの際、非選択メモリセルの制御ゲートには書き込
み電圧よりは低いが、所定の書き込み制御電圧が与えら
れ、これにより非選択メモリセルは転送ゲートとして作
用することから、非選択メモリセルに不必要な電圧スト
レスが印加されていた。そして、この電圧ストレスによ
り非選択メモリセルの電荷蓄積部の電荷量が変化してし
きい値が変化し、最悪の場合はデータが破壊されるとい
う問題があった。
【００１１】本発明は、上記事情を考慮して成されたも
ので、その目的とするところは、非選択メモリセルに印
加される電圧ストレスを低減し、高精度のしきい値制御
を可能としたＮＡＮＤ型ＥＥＰＲＯＭを提供することに
ある。
ので、その目的とするところは、非選択メモリセルに印
加される電圧ストレスを低減し、高精度のしきい値制御
を可能としたＮＡＮＤ型ＥＥＰＲＯＭを提供することに
ある。
【００１２】
（概要）上記課題を解決するために本発明は、次のよう
な構成を採用している。
な構成を採用している。
【００１３】即ち、本発明（請求項１）は、ＮＡＮＤ型
ＥＥＰＲＯＭにおいて、電荷蓄積層と制御ゲートが積層
されて電気的書替えを可能としたメモリセルを複数個直
列接続してＮＡＮＤセルを構成し、ＮＡＮＤセルの一端
とビット線との間に第１の選択トランジスタを接続する
と共に、ＮＡＮＤセルの他端とソース線との間に第２の
選択トランジスタを接続してＮＡＮＤセルユニットを構
成し、ＮＡＮＤセルユニットをマトリクス配置して構成
されたメモリセルアレイと、前記ＮＡＮＤセルユニット
を選択し、選択されたＮＡＮＤセルユニットの選択され
たメモリセルの制御ゲートに書き込み電圧を印加し、選
択されたＮＡＮＤセルユニット中の前記選択されたメモ
リセルと第１の選択トランジスタの間に位置する非選択
メモリセルの制御ゲートに前記書き込み電圧より低い第
１の書き込み制御電圧を印加し、選択されたＮＡＮＤセ
ルユニット中の前記選択されたメモリセルと第２の選択
トランジスタの間に位置する非選択メモリセルの制御ゲ
ートに前記書き込み電圧より低い第２の書き込み制御電
圧を印加し、選択されたＮＡＮＤセルユニットの第１の
選択トランジスタの選択ゲートに第１及び第２の書き込
み制御電圧より高い第３の書き込み制御電圧を印加し、
選択されたＮＡＮＤセルユニットの第２の選択トランジ
スタの選択ゲートに第２の選択トランジスタを非導通状
態とする第４の書き込み制御電圧を印加する、プログラ
ム制御回路とを備えたことを特徴とする。
ＥＥＰＲＯＭにおいて、電荷蓄積層と制御ゲートが積層
されて電気的書替えを可能としたメモリセルを複数個直
列接続してＮＡＮＤセルを構成し、ＮＡＮＤセルの一端
とビット線との間に第１の選択トランジスタを接続する
と共に、ＮＡＮＤセルの他端とソース線との間に第２の
選択トランジスタを接続してＮＡＮＤセルユニットを構
成し、ＮＡＮＤセルユニットをマトリクス配置して構成
されたメモリセルアレイと、前記ＮＡＮＤセルユニット
を選択し、選択されたＮＡＮＤセルユニットの選択され
たメモリセルの制御ゲートに書き込み電圧を印加し、選
択されたＮＡＮＤセルユニット中の前記選択されたメモ
リセルと第１の選択トランジスタの間に位置する非選択
メモリセルの制御ゲートに前記書き込み電圧より低い第
１の書き込み制御電圧を印加し、選択されたＮＡＮＤセ
ルユニット中の前記選択されたメモリセルと第２の選択
トランジスタの間に位置する非選択メモリセルの制御ゲ
ートに前記書き込み電圧より低い第２の書き込み制御電
圧を印加し、選択されたＮＡＮＤセルユニットの第１の
選択トランジスタの選択ゲートに第１及び第２の書き込
み制御電圧より高い第３の書き込み制御電圧を印加し、
選択されたＮＡＮＤセルユニットの第２の選択トランジ
スタの選択ゲートに第２の選択トランジスタを非導通状
態とする第４の書き込み制御電圧を印加する、プログラ
ム制御回路とを備えたことを特徴とする。
【００１４】また、本発明（請求項２）は、ＮＡＮＤ型
ＥＥＰＲＯＭにおいて、電荷蓄積層と制御ゲートが積層
されて電気的書替えを可能としたメモリセルを複数個直
列接続してＮＡＮＤセルを構成し、ＮＡＮＤセルの一端
とビット線との間に第１の選択トランジスタを接続する
と共に、ＮＡＮＤセルの他端とソース線との間に第２の
選択トランジスタを接続してＮＡＮＤセルユニットを構
成し、ＮＡＮＤセルユニットをマトリクス配置して構成
されたメモリセルアレイと、前記ＮＡＮＤセルユニット
を選択し、選択されたＮＡＮＤセルユニットの選択され
たメモリセルの制御ゲートに書き込み電圧を印加し、選
択されたＮＡＮＤセルユニット中の前記選択されたメモ
リセルと第１の選択トランジスタの間に位置する非選択
メモリセルの制御ゲートに前記書き込み電圧より低い第
１の書き込み制御電圧を印加し、選択されたＮＡＮＤセ
ルユニット中の前記選択されたメモリセルと第２の選択
トランジスタの間に位置する非選択メモリセルの制御ゲ
ートに前記書き込み電圧より低い第２の書き込み制御電
圧を印加し、選択されたＮＡＮＤセルユニットの第１の
選択トランジスタの選択ゲートに第１及び第２の書き込
み制御電圧より高い第３の書き込み制御電圧を印加し、
選択されたＮＡＮＤセルユニットの第２の選択トランジ
スタの選択ゲートに第２の選択トランジスタを非導通状
態とする第４の書き込み制御電圧を印加し、かつ前記選
択されたメモリセルの電荷蓄積層の電荷を維持するため
第３の書き込み制御電圧より低い第１のビット線書き込
み電圧を対応する前記ビット線に印加し、前記選択され
たメモリセルの電荷蓄積層の電荷を変化させるため第３
の書き込み制御電圧及び第１のビット線書き込み電圧よ
り低い第２のビット線書き込み電圧を対応する前記ビッ
ト線に印加する、プログラム制御回路とを備えたことを
特徴とする。
ＥＥＰＲＯＭにおいて、電荷蓄積層と制御ゲートが積層
されて電気的書替えを可能としたメモリセルを複数個直
列接続してＮＡＮＤセルを構成し、ＮＡＮＤセルの一端
とビット線との間に第１の選択トランジスタを接続する
と共に、ＮＡＮＤセルの他端とソース線との間に第２の
選択トランジスタを接続してＮＡＮＤセルユニットを構
成し、ＮＡＮＤセルユニットをマトリクス配置して構成
されたメモリセルアレイと、前記ＮＡＮＤセルユニット
を選択し、選択されたＮＡＮＤセルユニットの選択され
たメモリセルの制御ゲートに書き込み電圧を印加し、選
択されたＮＡＮＤセルユニット中の前記選択されたメモ
リセルと第１の選択トランジスタの間に位置する非選択
メモリセルの制御ゲートに前記書き込み電圧より低い第
１の書き込み制御電圧を印加し、選択されたＮＡＮＤセ
ルユニット中の前記選択されたメモリセルと第２の選択
トランジスタの間に位置する非選択メモリセルの制御ゲ
ートに前記書き込み電圧より低い第２の書き込み制御電
圧を印加し、選択されたＮＡＮＤセルユニットの第１の
選択トランジスタの選択ゲートに第１及び第２の書き込
み制御電圧より高い第３の書き込み制御電圧を印加し、
選択されたＮＡＮＤセルユニットの第２の選択トランジ
スタの選択ゲートに第２の選択トランジスタを非導通状
態とする第４の書き込み制御電圧を印加し、かつ前記選
択されたメモリセルの電荷蓄積層の電荷を維持するため
第３の書き込み制御電圧より低い第１のビット線書き込
み電圧を対応する前記ビット線に印加し、前記選択され
たメモリセルの電荷蓄積層の電荷を変化させるため第３
の書き込み制御電圧及び第１のビット線書き込み電圧よ
り低い第２のビット線書き込み電圧を対応する前記ビッ
ト線に印加する、プログラム制御回路とを備えたことを
特徴とする。
【００１５】ここで、本発明の望ましい実施態様として
は次のものがあげられる。
は次のものがあげられる。
【００１６】(1) 第１の書き込み制御電圧は、第２の書
き込み制御電圧より高い。
き込み制御電圧より高い。
【００１７】(2) 第２の書き込み制御電圧は第１及び第
２のレベルを有し、第１のレベルは選択されたメモリセ
ルに隣接するメモリセルを除くメモリセルの制御ゲート
に印加され、第２のレベルは第１のレベルより高く、選
択されたメモリセルに隣接するメモリセルの制御ゲート
に印加される。
２のレベルを有し、第１のレベルは選択されたメモリセ
ルに隣接するメモリセルを除くメモリセルの制御ゲート
に印加され、第２のレベルは第１のレベルより高く、選
択されたメモリセルに隣接するメモリセルの制御ゲート
に印加される。
【００１８】(3) 第１のビット線書き込み電圧は、第１
の書き込み制御電圧以上である。
の書き込み制御電圧以上である。
【００１９】(4) 選択されたＮＡＮＤセルユニット中の
選択されたメモリセルと第２の選択トランジスタの間に
位置する非選択メモリセルの制御ゲートに書き込み電圧
より低い第２の書き込み制御電圧を印加する代わりに、
この制御ゲートを浮遊状態にせしめる。
選択されたメモリセルと第２の選択トランジスタの間に
位置する非選択メモリセルの制御ゲートに書き込み電圧
より低い第２の書き込み制御電圧を印加する代わりに、
この制御ゲートを浮遊状態にせしめる。
【００２０】（作用）本発明においては、任意のメモリ
セルユニットを選択してデータ書き込みを行う際に、ビ
ット線側の選択トランジスタの選択ゲートに印加される
電圧よりも、選択されたメモリセルユニット中の非選択
メモリセルの制御ゲートに印加される電圧を低くする。
また、選択されたメモリセルよりソース線側の非選択メ
モリセルの制御ゲートの電圧を、さらに低くすることも
可能である。そしてこのような構成により、選択された
メモリセルユニット中の非選択メモリセルに印加される
書き込み時のストレスが低減され、従ってしきい値の制
御性が高くなる。
セルユニットを選択してデータ書き込みを行う際に、ビ
ット線側の選択トランジスタの選択ゲートに印加される
電圧よりも、選択されたメモリセルユニット中の非選択
メモリセルの制御ゲートに印加される電圧を低くする。
また、選択されたメモリセルよりソース線側の非選択メ
モリセルの制御ゲートの電圧を、さらに低くすることも
可能である。そしてこのような構成により、選択された
メモリセルユニット中の非選択メモリセルに印加される
書き込み時のストレスが低減され、従ってしきい値の制
御性が高くなる。
【００２１】
【発明の実施の形態】以下、本発明の実施形態を図面を
参照して説明する。
参照して説明する。
【００２２】図１は、本発明の実施形態におけるＮＡＮ
Ｄ型ＥＥＰＲＯＭの基本構成を示すブロック図である。
メモリセルアレイ１０１に対して、データプログラムの
制御を行うため、選択ゲート／制御ゲート駆動回路１０
２，ブロック／ページ選択回路１０３，ビット線制御回
路１０５，カラム選択回路１０７が設けられている。ア
ドレスバッファ１０４からのアドレス信号は、ブロック
／ページ選択回路１０３とカラム選択回路１０７に送ら
れ、メモリセルの選択を指示する。メモリセルの書き込
みデータは、データ入出力バッファ１０６を介してビッ
ト線制御回路１０５に転送される。また、ビット線制御
回路１０５によって読み出されたメモリセルのデータ
は、データ入出力バッファ１０６を介して出力される。
Ｄ型ＥＥＰＲＯＭの基本構成を示すブロック図である。
メモリセルアレイ１０１に対して、データプログラムの
制御を行うため、選択ゲート／制御ゲート駆動回路１０
２，ブロック／ページ選択回路１０３，ビット線制御回
路１０５，カラム選択回路１０７が設けられている。ア
ドレスバッファ１０４からのアドレス信号は、ブロック
／ページ選択回路１０３とカラム選択回路１０７に送ら
れ、メモリセルの選択を指示する。メモリセルの書き込
みデータは、データ入出力バッファ１０６を介してビッ
ト線制御回路１０５に転送される。また、ビット線制御
回路１０５によって読み出されたメモリセルのデータ
は、データ入出力バッファ１０６を介して出力される。
【００２３】図２（ａ）は、メモリセルアレイを構成す
る１つメモリセルＭの素子構造を示している。メモリセ
ルＭはｐ型基板１上（又はｎ基板上のｐ型ウェル、又は
ｐ型基板上のｎ型ウェル内のｐ型ウェル）に形成されて
いる。ｐ型基板１の上に、第１の絶縁膜（トンネル絶縁
膜）３、浮遊ゲート（電荷蓄積層）４、第２の絶縁膜
（ゲート絶縁膜）５、制御ゲート６のサンドウィッチ構
造が形成されている。また、ソース／ドレインとして、
ｎ型拡散層２が設けられている。
る１つメモリセルＭの素子構造を示している。メモリセ
ルＭはｐ型基板１上（又はｎ基板上のｐ型ウェル、又は
ｐ型基板上のｎ型ウェル内のｐ型ウェル）に形成されて
いる。ｐ型基板１の上に、第１の絶縁膜（トンネル絶縁
膜）３、浮遊ゲート（電荷蓄積層）４、第２の絶縁膜
（ゲート絶縁膜）５、制御ゲート６のサンドウィッチ構
造が形成されている。また、ソース／ドレインとして、
ｎ型拡散層２が設けられている。
【００２４】図２（ｂ）は、上記メモリセルＭの等価回
路を示している。容量Ｃoxは浮遊ゲート４と基板１間の
容量で、第１の絶縁膜３の厚さや誘電率等で決まる。容
量Ｃcgは制御ゲート６と浮遊ゲート４の間の容量で、第
２の絶縁膜５の厚さや誘電率等で決まる。電圧Ｖcg，Ｖ
fg，Ｖs ，Ｖd ，Ｖsub はそれぞれ、制御ゲート６，浮
遊ゲート４，ソース，ドレイン，ｐ型基板１の電圧であ
る。
路を示している。容量Ｃoxは浮遊ゲート４と基板１間の
容量で、第１の絶縁膜３の厚さや誘電率等で決まる。容
量Ｃcgは制御ゲート６と浮遊ゲート４の間の容量で、第
２の絶縁膜５の厚さや誘電率等で決まる。電圧Ｖcg，Ｖ
fg，Ｖs ，Ｖd ，Ｖsub はそれぞれ、制御ゲート６，浮
遊ゲート４，ソース，ドレイン，ｐ型基板１の電圧であ
る。
【００２５】図３は、メモリセルＭの消去及び書き込み
原理を示している。図３（ａ）は、消去時の各部の電圧
を示しており、制御ゲート６は０Ｖ、ｐ型基板１は消去
電圧Ｖerase （例えば２０Ｖ）、ソース／ドレイン２は
浮遊状態とされる。このような状況下では、浮遊ゲート
４とｐ型基板１の間の強い電界によって、浮遊ゲート４
からｐ型基板１に電子が放出される。その結果、浮遊ゲ
ート４は正に帯電し、メモリセルのしきい値は負とな
り、データ“１”の状態となる。ここで全く同じ状況下
でも、メモリセル毎に第１の絶縁膜３の膜厚ばらつき、
或いは第２の絶縁膜５の膜厚ばらつきなどによって、消
去後のしきい値は異なり、メモリセルアレイ全体ではし
きい値ばらつきを持つ。このしきい値ばらつきは、例え
ば図３（ｂ）のようになる。
原理を示している。図３（ａ）は、消去時の各部の電圧
を示しており、制御ゲート６は０Ｖ、ｐ型基板１は消去
電圧Ｖerase （例えば２０Ｖ）、ソース／ドレイン２は
浮遊状態とされる。このような状況下では、浮遊ゲート
４とｐ型基板１の間の強い電界によって、浮遊ゲート４
からｐ型基板１に電子が放出される。その結果、浮遊ゲ
ート４は正に帯電し、メモリセルのしきい値は負とな
り、データ“１”の状態となる。ここで全く同じ状況下
でも、メモリセル毎に第１の絶縁膜３の膜厚ばらつき、
或いは第２の絶縁膜５の膜厚ばらつきなどによって、消
去後のしきい値は異なり、メモリセルアレイ全体ではし
きい値ばらつきを持つ。このしきい値ばらつきは、例え
ば図３（ｂ）のようになる。
【００２６】図３（ｃ）は、“０”書き込み時の各部の
電圧を示しており、制御ゲート６は書き込み電圧（例え
ば１８Ｖ）、ｐ型基板１は０Ｖ、ソース／ドレイン２は
０Ｖとされる。このような状況下では、ｐ型基板１と浮
遊ゲート４との間の強い電界によって、ｐ型基板１から
浮遊ゲート４に電子が注入される。その結果、浮遊ゲー
ト４は負に帯電し、メモリセルのしきい値は正となる。
ここで全く同じ状況下でも、メモリセル毎に第１の絶縁
膜３の膜厚ばらつき、或いは第２の絶縁膜５の膜厚ばら
つきなどによって、“０”書き込み後のしきい値は異な
り、メモリセルアレイ全体ではしきい値ばらつきを持
つ。このしきい値ばらつきは、例えば図３（ｄ）のよう
になる。
電圧を示しており、制御ゲート６は書き込み電圧（例え
ば１８Ｖ）、ｐ型基板１は０Ｖ、ソース／ドレイン２は
０Ｖとされる。このような状況下では、ｐ型基板１と浮
遊ゲート４との間の強い電界によって、ｐ型基板１から
浮遊ゲート４に電子が注入される。その結果、浮遊ゲー
ト４は負に帯電し、メモリセルのしきい値は正となる。
ここで全く同じ状況下でも、メモリセル毎に第１の絶縁
膜３の膜厚ばらつき、或いは第２の絶縁膜５の膜厚ばら
つきなどによって、“０”書き込み後のしきい値は異な
り、メモリセルアレイ全体ではしきい値ばらつきを持
つ。このしきい値ばらつきは、例えば図３（ｄ）のよう
になる。
【００２７】図４（ａ）は、本実施形態におけるＮＡＮ
Ｄセルユニット（メモリセルユニット）の構成を示して
いる。メモリセルＭ１〜４はそれぞれソース／ドレイン
２を隣り合うメモリセル同士で共有して直列に接続され
ＮＡＮＤセル（メモリ群）を構成する。このＮＡＮＤセ
ルの一端には選択トランジスタＳ２が設けられ、ＮＡＮ
Ｄセルとビット線との接続を制御する。また、他端には
選択トランジスタＳ１が設けられ、ＮＡＮＤセルとソー
ス線との接続を制御する。選択トランジスタＳ１，Ｓ２
は、ｐ型基板１上に形成された第３の絶縁膜８と選択ゲ
ート７とｎ型拡散層２から構成される。
Ｄセルユニット（メモリセルユニット）の構成を示して
いる。メモリセルＭ１〜４はそれぞれソース／ドレイン
２を隣り合うメモリセル同士で共有して直列に接続され
ＮＡＮＤセル（メモリ群）を構成する。このＮＡＮＤセ
ルの一端には選択トランジスタＳ２が設けられ、ＮＡＮ
Ｄセルとビット線との接続を制御する。また、他端には
選択トランジスタＳ１が設けられ、ＮＡＮＤセルとソー
ス線との接続を制御する。選択トランジスタＳ１，Ｓ２
は、ｐ型基板１上に形成された第３の絶縁膜８と選択ゲ
ート７とｎ型拡散層２から構成される。
【００２８】図４（ｂ）は、このＮＡＮＤセルユニット
の等価回路を示している。メモリセルＭ１〜４の制御ゲ
ート電圧はそれぞれＶcg1 〜Ｖcg4 、選択トランジスタ
Ｓ１，Ｓ２の選択ゲート電圧はそれぞれＶsg1 ，Ｖsg2
、ビット線電圧はＶbl、ソース線電圧はＶsrc として
示してある。
の等価回路を示している。メモリセルＭ１〜４の制御ゲ
ート電圧はそれぞれＶcg1 〜Ｖcg4 、選択トランジスタ
Ｓ１，Ｓ２の選択ゲート電圧はそれぞれＶsg1 ，Ｖsg2
、ビット線電圧はＶbl、ソース線電圧はＶsrc として
示してある。
【００２９】図５は、図１に示したメモリセルアレイ１
０１の具体的な構成を示している。ビット線ＢＬ1 〜Ｂ
Ｌn に対して、それぞれ複数のＮＡＮＤセルユニットが
接続される。ビット線ＢＬに直交するように選択ゲー
ト，制御ゲートは配設され、ｎ個のＮＡＮＤセルユニッ
トで共有する。このｎ個のＮＡＮＤセルユニットで“ブ
ロック”を構成する。１本の制御ゲートを共有するｎ個
のメモリセルで“ページ”を構成する。図５では、２つ
のブロックＢＬＯＣＫ１，２が示してある。
０１の具体的な構成を示している。ビット線ＢＬ1 〜Ｂ
Ｌn に対して、それぞれ複数のＮＡＮＤセルユニットが
接続される。ビット線ＢＬに直交するように選択ゲー
ト，制御ゲートは配設され、ｎ個のＮＡＮＤセルユニッ
トで共有する。このｎ個のＮＡＮＤセルユニットで“ブ
ロック”を構成する。１本の制御ゲートを共有するｎ個
のメモリセルで“ページ”を構成する。図５では、２つ
のブロックＢＬＯＣＫ１，２が示してある。
【００３０】前記図１に示したブロック／ページ選択回
路１０３は、アドレス信号に従ってメモリセルアレイ１
０１の中から、１ブロックを選択し、その中の１ページ
を選択する。選択ゲート／制御ゲート駆動回路１０２
は、選択されたブロックの選択ゲート，制御ゲートに書
き込み・読み出し・消去を制御するための電圧を印加す
る。ビット線制御回路１０５は、ｎ個の書き込みデータ
を一時記憶し、このｎ個のデータに従ってそれぞれ対応
するビット線に電圧を印加する。この実施形態では、１
ページ分のメモリセルは同時にデータ書き込みされる。
路１０３は、アドレス信号に従ってメモリセルアレイ１
０１の中から、１ブロックを選択し、その中の１ページ
を選択する。選択ゲート／制御ゲート駆動回路１０２
は、選択されたブロックの選択ゲート，制御ゲートに書
き込み・読み出し・消去を制御するための電圧を印加す
る。ビット線制御回路１０５は、ｎ個の書き込みデータ
を一時記憶し、このｎ個のデータに従ってそれぞれ対応
するビット線に電圧を印加する。この実施形態では、１
ページ分のメモリセルは同時にデータ書き込みされる。
【００３１】図６は、メモリセルＭ３が選択されている
場合の、書き込み時の従来の電圧印加状態である。ＮＡ
ＮＤ型ＥＥＰＲＯＭではメモリセルＭ１からＭ４の順で
書き込みが行われるので、この場合、メモリセルＭ１，
Ｍ２には“０”又は“１”のデータが記憶されている。
メモリセルＭ４は未だ消去状態で、そのしきい値は負
（データ“１”）である。選択された制御ゲートには書
き込み電圧Ｖprog（例えば１８Ｖ）が印加される。非選
択制御ゲートと選択トランジスタＳ２の選択ゲートには
書き込み制御電圧Ｖm2（例えば１０Ｖ）が印加され、
“１”書き込み時のビット線電圧Ｖm1（例えば８Ｖ）を
選択トランジスタに転送する。選択トランジスタＳ１の
選択ゲートには０Ｖが与えられ、選択トランジスタＳ１
は非導通状態にされる。
場合の、書き込み時の従来の電圧印加状態である。ＮＡ
ＮＤ型ＥＥＰＲＯＭではメモリセルＭ１からＭ４の順で
書き込みが行われるので、この場合、メモリセルＭ１，
Ｍ２には“０”又は“１”のデータが記憶されている。
メモリセルＭ４は未だ消去状態で、そのしきい値は負
（データ“１”）である。選択された制御ゲートには書
き込み電圧Ｖprog（例えば１８Ｖ）が印加される。非選
択制御ゲートと選択トランジスタＳ２の選択ゲートには
書き込み制御電圧Ｖm2（例えば１０Ｖ）が印加され、
“１”書き込み時のビット線電圧Ｖm1（例えば８Ｖ）を
選択トランジスタに転送する。選択トランジスタＳ１の
選択ゲートには０Ｖが与えられ、選択トランジスタＳ１
は非導通状態にされる。
【００３２】“０”書き込み時には、図６（ｂ）に示す
ようにビット線電圧は０Ｖとされ、メモリセルＭ３のチ
ャネル電位の０Ｖと書き込み電圧Ｖprogとの電位差によ
ってメモリセルＭ３のしきい値は正となる。“１”書き
込み時には、図６（ａ）に示すようにビット線電圧はＶ
m1にされ、メモリセルＭ３のチャネル電位はＶm1に上げ
られ、よって“０”書き込み時と比べしきい値の変動は
少なくされる。選択されたメモリセルの“１”データ状
態を維持するように、ビット線電圧Ｖm1はあるレベル以
上にされる。また、Ｖm1を転送するため、Ｖm2はＶm1以
上にされる。
ようにビット線電圧は０Ｖとされ、メモリセルＭ３のチ
ャネル電位の０Ｖと書き込み電圧Ｖprogとの電位差によ
ってメモリセルＭ３のしきい値は正となる。“１”書き
込み時には、図６（ａ）に示すようにビット線電圧はＶ
m1にされ、メモリセルＭ３のチャネル電位はＶm1に上げ
られ、よって“０”書き込み時と比べしきい値の変動は
少なくされる。選択されたメモリセルの“１”データ状
態を維持するように、ビット線電圧Ｖm1はあるレベル以
上にされる。また、Ｖm1を転送するため、Ｖm2はＶm1以
上にされる。
【００３３】ここで、非選択メモリセルに対するストレ
スについて説明する。“１”書き込み時は、非選択メモ
リセルのチャネル電位はＶm1で、制御ゲート電圧はＶm2
である。“０”書き込み時は、非選択メモリセルのチャ
ネル電位は０Ｖで、制御ゲート電圧はＶm2である。よっ
て、“０”書き込み時のストレスが大きく、“１”デー
タが“０”データに化ける可能性を生む。このストレス
を低減するためには、Ｖm2を低くしなければならない。
図６の４つのメモリセルを直列に接続したＮＡＮＤ型メ
モリセルユニットでは、例えばビット線に最も近いメモ
リセルで最大３回このストレスがかかる。
スについて説明する。“１”書き込み時は、非選択メモ
リセルのチャネル電位はＶm1で、制御ゲート電圧はＶm2
である。“０”書き込み時は、非選択メモリセルのチャ
ネル電位は０Ｖで、制御ゲート電圧はＶm2である。よっ
て、“０”書き込み時のストレスが大きく、“１”デー
タが“０”データに化ける可能性を生む。このストレス
を低減するためには、Ｖm2を低くしなければならない。
図６の４つのメモリセルを直列に接続したＮＡＮＤ型メ
モリセルユニットでは、例えばビット線に最も近いメモ
リセルで最大３回このストレスがかかる。
【００３４】以上の説明から、非選択制御ゲートの書き
込み制御電圧Ｖm2は、ビット線電圧Ｖm1を転送するため
Ｖm2以上である必要があり、また、非選択メモリセルの
ストレスを低減するためにあるレベル以下でなければな
らない。
込み制御電圧Ｖm2は、ビット線電圧Ｖm1を転送するため
Ｖm2以上である必要があり、また、非選択メモリセルの
ストレスを低減するためにあるレベル以下でなければな
らない。
【００３５】図７は、１つのメモリセルに２ビット分の
データを記憶させる場合の、メモリセルのしきい値分布
を示している。データ“３”は消去状態で、ビット線に
０Ｖを与えて書き込むことで、データ“２”，“１”，
“０”の３値の状態を作っている。このような多値のメ
モリセルを考えた場合、しきい値制御の精度を前述した
２値のメモリセルよりも更に上げる必要がある。よっ
て、書き込み制御電圧Ｖm2マージンはより厳しくなる。
データを記憶させる場合の、メモリセルのしきい値分布
を示している。データ“３”は消去状態で、ビット線に
０Ｖを与えて書き込むことで、データ“２”，“１”，
“０”の３値の状態を作っている。このような多値のメ
モリセルを考えた場合、しきい値制御の精度を前述した
２値のメモリセルよりも更に上げる必要がある。よっ
て、書き込み制御電圧Ｖm2マージンはより厳しくなる。
【００３６】以下、上記の問題を解決した本発明の実施
例を説明する。
例を説明する。
【００３７】（実施例１）図８は、本実施形態に係わる
ＥＥＰＲＯＭでの書き込み時の、メモリセルユニットに
印加される電圧の第１の実施例を示している。（ａ）は
“１”書き込み状態、（ｂ）は“０”書き込み状態を示
している。ここでは、メモリセルＭ３が選択されてい
る。非選択メモリセルＭ１，２，４の制御ゲートの書き
込み制御電圧はＶm1とされ、選択トランジスタＳ２のゲ
ート電圧Ｖm2より低くされる。なお、選択されたメモリ
セルＭ３よりビット線側の非選択メモリセルＭ４は、消
去状態でありしきい値は負であるので、ゲート電圧がＶ
m1でもビット線電圧Ｖm1を転送できる。ここで、Ｖm1，
Ｖm2としては、例えばそれぞれ８Ｖ，１０Ｖに設定でき
る。
ＥＥＰＲＯＭでの書き込み時の、メモリセルユニットに
印加される電圧の第１の実施例を示している。（ａ）は
“１”書き込み状態、（ｂ）は“０”書き込み状態を示
している。ここでは、メモリセルＭ３が選択されてい
る。非選択メモリセルＭ１，２，４の制御ゲートの書き
込み制御電圧はＶm1とされ、選択トランジスタＳ２のゲ
ート電圧Ｖm2より低くされる。なお、選択されたメモリ
セルＭ３よりビット線側の非選択メモリセルＭ４は、消
去状態でありしきい値は負であるので、ゲート電圧がＶ
m1でもビット線電圧Ｖm1を転送できる。ここで、Ｖm1，
Ｖm2としては、例えばそれぞれ８Ｖ，１０Ｖに設定でき
る。
【００３８】このような書き込み方法によって、“１”
書き込み時の選択メモリセルＭ３のチャネル電位を変え
ることなく、非選択メモリセルＭ１，２，４のゲート電
圧を低下させることができる。よって、選択メモリセル
Ｍ３の書き込み時における非選択メモリセルＭ１，２，
４のストレスを低減することができる。
書き込み時の選択メモリセルＭ３のチャネル電位を変え
ることなく、非選択メモリセルＭ１，２，４のゲート電
圧を低下させることができる。よって、選択メモリセル
Ｍ３の書き込み時における非選択メモリセルＭ１，２，
４のストレスを低減することができる。
【００３９】（実施例２）図９は、本実施形態に係わる
ＥＥＰＲＯＭでの書き込み時の、メモリセルユニットに
印加される電圧の第２の実施例を示している。（ａ）は
“１”書き込み状態、（ｂ）は“０”書き込み状態を示
している。ここでは、メモリセルＭ３が選択されてい
る。選択メモリセルＭ３よりビット線側の非選択メモリ
セルＭ４の制御ゲートの書き込み制御電圧はＶm1とさ
れ、選択トランジスタＳ２のゲート電圧Ｖm2より低くさ
れる。選択されたメモリセルＭ３よりビット線側の非選
択メモリセルＭ４は、消去状態でありしきい値は負であ
るので、ゲート電圧がＶm1でもビット線電圧Ｖm1を転送
できる。ここで、Ｖm1，Ｖm2の具体的な電圧値として
は、例えば８Ｖ，１０Ｖが考えられる。
ＥＥＰＲＯＭでの書き込み時の、メモリセルユニットに
印加される電圧の第２の実施例を示している。（ａ）は
“１”書き込み状態、（ｂ）は“０”書き込み状態を示
している。ここでは、メモリセルＭ３が選択されてい
る。選択メモリセルＭ３よりビット線側の非選択メモリ
セルＭ４の制御ゲートの書き込み制御電圧はＶm1とさ
れ、選択トランジスタＳ２のゲート電圧Ｖm2より低くさ
れる。選択されたメモリセルＭ３よりビット線側の非選
択メモリセルＭ４は、消去状態でありしきい値は負であ
るので、ゲート電圧がＶm1でもビット線電圧Ｖm1を転送
できる。ここで、Ｖm1，Ｖm2の具体的な電圧値として
は、例えば８Ｖ，１０Ｖが考えられる。
【００４０】また、選択メモリセルＭ３よりソース線側
の非選択メモリセルＭ１，２の制御ゲートの書き込み制
御電圧は０Ｖとされ、選択トランジスタＳ２のゲート電
圧Ｖm2より低くされる。選択されたメモリセルＭ３より
ソース線側の非選択メモリセルＭ１，２は、ビット線電
圧を転送する必要はないのでゲート電圧が０Ｖでもよ
い。
の非選択メモリセルＭ１，２の制御ゲートの書き込み制
御電圧は０Ｖとされ、選択トランジスタＳ２のゲート電
圧Ｖm2より低くされる。選択されたメモリセルＭ３より
ソース線側の非選択メモリセルＭ１，２は、ビット線電
圧を転送する必要はないのでゲート電圧が０Ｖでもよ
い。
【００４１】このような書き込み方法によって、“１”
書き込み時の選択メモリセルＭ３のチャネル電位を変え
ることなく、非選択メモリセルＭ１，２，４のゲート電
圧を低下させることができる。よって、非選択メモリセ
ルＭ１，２，４に印加される書き込み時のストレスを低
減することができる。
書き込み時の選択メモリセルＭ３のチャネル電位を変え
ることなく、非選択メモリセルＭ１，２，４のゲート電
圧を低下させることができる。よって、非選択メモリセ
ルＭ１，２，４に印加される書き込み時のストレスを低
減することができる。
【００４２】（実施例３）図１０は、実施形態に係わる
ＥＥＰＲＯＭでの書き込み時の、メモリセルユニットに
印加される電圧の第３の実施形態を示している。（ａ）
は“１”書き込み状態、（ｂ）は“０”書き込み状態を
示している。ここでは、メモリセルＭ３が選択されてい
る。選択メモリセルＭ３よりビット線側の非選択メモリ
セルＭ４の制御ゲートの書き込み制御電圧はＶm1とさ
れ、選択トランジスタＳ２のゲート電圧Ｖm2より低くさ
れる。選択されたメモリセルＭ３よりビット線側の非選
択メモリセルＭ４は、消去状態でありしきい値は負であ
るので、ゲート電圧がＶm1でもビット線電圧Ｖm1を転送
できる。
ＥＥＰＲＯＭでの書き込み時の、メモリセルユニットに
印加される電圧の第３の実施形態を示している。（ａ）
は“１”書き込み状態、（ｂ）は“０”書き込み状態を
示している。ここでは、メモリセルＭ３が選択されてい
る。選択メモリセルＭ３よりビット線側の非選択メモリ
セルＭ４の制御ゲートの書き込み制御電圧はＶm1とさ
れ、選択トランジスタＳ２のゲート電圧Ｖm2より低くさ
れる。選択されたメモリセルＭ３よりビット線側の非選
択メモリセルＭ４は、消去状態でありしきい値は負であ
るので、ゲート電圧がＶm1でもビット線電圧Ｖm1を転送
できる。
【００４３】また、選択メモリセルＭ３よりソース線側
の非選択メモリセルＭ１，２の制御ゲートの書き込み制
御電圧はＶm3とされ、選択メモリセルＭ３よりビット線
側の非選択メモリセルＭ４の制御ゲートの書き込み制御
電圧Ｖm1より低くされる。選択されたメモリセルＭ３よ
りソース線側の非選択メモリセルＭ１，２は、ビット線
電圧を転送する必要はないのでゲート電圧がこのＶm3で
もよい。ここで、Ｖm1，Ｖm2，Ｖm3の具体的な電圧値と
しては例えば、それぞれ８Ｖ，１０Ｖ，Ｖcc（電源電
圧）が考えられる。Ｖccとしては、例えば５Ｖ或いは
３．３Ｖに設定する。
の非選択メモリセルＭ１，２の制御ゲートの書き込み制
御電圧はＶm3とされ、選択メモリセルＭ３よりビット線
側の非選択メモリセルＭ４の制御ゲートの書き込み制御
電圧Ｖm1より低くされる。選択されたメモリセルＭ３よ
りソース線側の非選択メモリセルＭ１，２は、ビット線
電圧を転送する必要はないのでゲート電圧がこのＶm3で
もよい。ここで、Ｖm1，Ｖm2，Ｖm3の具体的な電圧値と
しては例えば、それぞれ８Ｖ，１０Ｖ，Ｖcc（電源電
圧）が考えられる。Ｖccとしては、例えば５Ｖ或いは
３．３Ｖに設定する。
【００４４】このような書き込み方法によって、“１”
書き込み時の選択メモリセルＭ３のチャネル電位を変え
ることなく、非選択メモリセルＭ１，２，４のゲート電
圧を低下させることができる。よって、非選択メモリセ
ルＭ１，２，４の書き込み時のストレスを低減すること
ができる。この場合、選択されたメモリセルＭ３よりソ
ース線側の非選択メモリセルｍ１，２のストレスはＶm3
によって調整でき、非選択メモリセルＭ１，２の書き込
み時のストレスをより低減することができる。例えば、
図９に見られるように、Ｖm3＝０Ｖとすると、“１”書
き込み時にソース側の非選択メモリセルＭ１，２では、
データ“０”が“１”に化けるストレスが生ずる。これ
を緩和するようにＶm3は設定される。
書き込み時の選択メモリセルＭ３のチャネル電位を変え
ることなく、非選択メモリセルＭ１，２，４のゲート電
圧を低下させることができる。よって、非選択メモリセ
ルＭ１，２，４の書き込み時のストレスを低減すること
ができる。この場合、選択されたメモリセルＭ３よりソ
ース線側の非選択メモリセルｍ１，２のストレスはＶm3
によって調整でき、非選択メモリセルＭ１，２の書き込
み時のストレスをより低減することができる。例えば、
図９に見られるように、Ｖm3＝０Ｖとすると、“１”書
き込み時にソース側の非選択メモリセルＭ１，２では、
データ“０”が“１”に化けるストレスが生ずる。これ
を緩和するようにＶm3は設定される。
【００４５】（実施例４）図１１は、本実施形態に係わ
るＥＥＰＲＯＭでの書き込み時の、メモリセルユニット
に印加される電圧の第４の実施例を示している。（ａ）
は“１”書き込み状態、（ｂ）は“０”書き込み状態を
示している。ここでは、メモリセルＭ３が選択されてい
る。選択メモリセルＭ３よりビット線側の非選択メモリ
セルＭ４の制御ゲートの書き込み制御電圧はＶm1とさ
れ、選択トランジスタＳ２のゲート電圧Ｖm2より低くさ
れる。選択されたメモリセルＭ３よりビット線側の非選
択メモリセルＭ４は、消去状態でありしきい値は負であ
るので、ゲート電圧がＶm1でもビット線電圧Ｖm1を転送
できる。
るＥＥＰＲＯＭでの書き込み時の、メモリセルユニット
に印加される電圧の第４の実施例を示している。（ａ）
は“１”書き込み状態、（ｂ）は“０”書き込み状態を
示している。ここでは、メモリセルＭ３が選択されてい
る。選択メモリセルＭ３よりビット線側の非選択メモリ
セルＭ４の制御ゲートの書き込み制御電圧はＶm1とさ
れ、選択トランジスタＳ２のゲート電圧Ｖm2より低くさ
れる。選択されたメモリセルＭ３よりビット線側の非選
択メモリセルＭ４は、消去状態でありしきい値は負であ
るので、ゲート電圧がＶm1でもビット線電圧Ｖm1を転送
できる。
【００４６】また、選択メモリセルＭ３に隣接したソー
ス線側の非選択メモリセルＭ２の制御ゲートの書き込み
制御電圧はＶm3とされ、選択メモリセルＭ３よりビット
線側の非選択メモリセルＭ４の制御ゲートの書き込み制
御電圧Ｖm1より低くされる。さらに、選択メモリセルＭ
３に隣接してないソース線側の非選択メモリセルＭ１の
制御ゲートの書き込み制御電圧は０Ｖとされ、非選択メ
モリセルＭ４の制御ゲートの書き込み制御電圧Ｖm1より
低くされ、非選択メモリセルＭ２の制御ゲートの書き込
み制御電圧Ｖm3より低くされる。選択されたメモリセル
Ｍ３よりソース線側の非選択メモリセルＭ１，２は、ビ
ット線電圧を転送する必要はないのでゲート電圧がこれ
らの電圧でもよい。
ス線側の非選択メモリセルＭ２の制御ゲートの書き込み
制御電圧はＶm3とされ、選択メモリセルＭ３よりビット
線側の非選択メモリセルＭ４の制御ゲートの書き込み制
御電圧Ｖm1より低くされる。さらに、選択メモリセルＭ
３に隣接してないソース線側の非選択メモリセルＭ１の
制御ゲートの書き込み制御電圧は０Ｖとされ、非選択メ
モリセルＭ４の制御ゲートの書き込み制御電圧Ｖm1より
低くされ、非選択メモリセルＭ２の制御ゲートの書き込
み制御電圧Ｖm3より低くされる。選択されたメモリセル
Ｍ３よりソース線側の非選択メモリセルＭ１，２は、ビ
ット線電圧を転送する必要はないのでゲート電圧がこれ
らの電圧でもよい。
【００４７】このような書き込み方法によって、“１”
書き込み時の選択メモリセルＭ３のチャネル電位を変え
ることなく、非選択メモリセルＭ１，２，４のゲート電
圧を低下させることができる。よって、非選択メモリセ
ルＭ１，２，４の書き込み時のストレスを低減すること
ができる。この場合、選択されたメモリセルＭ３よりソ
ース線側の非選択メモリセルＭ２のストレスはＶm3によ
って調整でき、非選択メモリセルＭ２の書き込み時のス
トレスをより低減することができる。例えば、図９に見
られるように、Ｖm3＝０Ｖとすると、“１”書き込み時
にソース側の非選択メモリセルＭ２では、データ“０”
が“１”に化けるストレスが生ずる。これを緩和するよ
うにＶm3は設定される。選択したメモリセルＭ３に隣接
したメモリセルによって、それ以外のメモリセルＭ１に
転送される電圧は制限されるので、選択したメモリセル
Ｍ３に隣接してないメモリセルＭ１のゲート電圧は、選
択したメモリセルＭ３に隣接したメモリセルＭ２のゲー
ト電圧より下げることができる。
書き込み時の選択メモリセルＭ３のチャネル電位を変え
ることなく、非選択メモリセルＭ１，２，４のゲート電
圧を低下させることができる。よって、非選択メモリセ
ルＭ１，２，４の書き込み時のストレスを低減すること
ができる。この場合、選択されたメモリセルＭ３よりソ
ース線側の非選択メモリセルＭ２のストレスはＶm3によ
って調整でき、非選択メモリセルＭ２の書き込み時のス
トレスをより低減することができる。例えば、図９に見
られるように、Ｖm3＝０Ｖとすると、“１”書き込み時
にソース側の非選択メモリセルＭ２では、データ“０”
が“１”に化けるストレスが生ずる。これを緩和するよ
うにＶm3は設定される。選択したメモリセルＭ３に隣接
したメモリセルによって、それ以外のメモリセルＭ１に
転送される電圧は制限されるので、選択したメモリセル
Ｍ３に隣接してないメモリセルＭ１のゲート電圧は、選
択したメモリセルＭ３に隣接したメモリセルＭ２のゲー
ト電圧より下げることができる。
【００４８】なお、本発明は上述した実施形態に限定さ
れるものではない。本発明は、非選択メモリセルの書き
込みストレスを低減するために、非選択メモリセルの書
き込み時の電圧をビット線側の選択ゲートの電圧より下
げることがポイントであり、従って選択されたメモリセ
ルよりソース側の制御ゲート電圧は、実施形態で示した
例以外にも適宜変更可能であり、各実施例で例えば浮遊
状態にしてもよい。また、メモリセルの構成は図２に限
るものではなく、例えば浮遊ゲートの代わりには電荷蓄
積層として機能するものであれば使用することができ
る。さらに、ＮＡＮＤセルを構成するメモリセルの数は
４個に限るものではなく、仕様に応じて適宜変更可能で
ある。
れるものではない。本発明は、非選択メモリセルの書き
込みストレスを低減するために、非選択メモリセルの書
き込み時の電圧をビット線側の選択ゲートの電圧より下
げることがポイントであり、従って選択されたメモリセ
ルよりソース側の制御ゲート電圧は、実施形態で示した
例以外にも適宜変更可能であり、各実施例で例えば浮遊
状態にしてもよい。また、メモリセルの構成は図２に限
るものではなく、例えば浮遊ゲートの代わりには電荷蓄
積層として機能するものであれば使用することができ
る。さらに、ＮＡＮＤセルを構成するメモリセルの数は
４個に限るものではなく、仕様に応じて適宜変更可能で
ある。
【００４９】実施例１〜４で、“１”書き込み時にビッ
ト線側の非選択メモリセルＭ４の制御ゲート電圧とビッ
ト線電圧を共にＶm1としたメモリセルＭ４のしきい値が
十分低ければ、ビット線電圧より制御ゲート電圧をさげ
ることができる。各実施例において、その他の電圧関係
は同様とする。
ト線側の非選択メモリセルＭ４の制御ゲート電圧とビッ
ト線電圧を共にＶm1としたメモリセルＭ４のしきい値が
十分低ければ、ビット線電圧より制御ゲート電圧をさげ
ることができる。各実施例において、その他の電圧関係
は同様とする。
【００５０】また、実施形態ではメモリセル及び選択ト
ランジスタをｎチャネルＭＯＳトランジスタとしたが、
これらのトランジスタをｐチャネルＭＯＳトランジスタ
で形成することも可能である。この場合、各トランジス
タのゲートに印加する電圧の極性が反転するのみであ
り、前記した実施形態と同様の効果が期待される。その
他、本発明の要旨を逸脱しない範囲で、種々変形して実
施することができる。
ランジスタをｎチャネルＭＯＳトランジスタとしたが、
これらのトランジスタをｐチャネルＭＯＳトランジスタ
で形成することも可能である。この場合、各トランジス
タのゲートに印加する電圧の極性が反転するのみであ
り、前記した実施形態と同様の効果が期待される。その
他、本発明の要旨を逸脱しない範囲で、種々変形して実
施することができる。
【００５１】
【発明の効果】以上説明したように本発明によれば、選
択されたメモリセルユニットにおける非選択メモリセル
の書き込み時の電圧をビット線側の選択ゲートの電圧よ
り下げることで、非選択メモリセルの書き込みストレス
を低減することができ、高精度のしきい値制御を可能と
し、より信頼性の高いＥＥＰＲＯＭを実現することが可
能となる。
択されたメモリセルユニットにおける非選択メモリセル
の書き込み時の電圧をビット線側の選択ゲートの電圧よ
り下げることで、非選択メモリセルの書き込みストレス
を低減することができ、高精度のしきい値制御を可能と
し、より信頼性の高いＥＥＰＲＯＭを実現することが可
能となる。
【図１】実施形態に係わるＮＡＮＤ型ＥＥＰＲＯＭの基
本構成を示すブロック図。
本構成を示すブロック図。
【図２】実施形態におけるメモリセルの素子構造と等価
回路を示す図。
回路を示す図。
【図３】実施形態おけるメモリセルの書き込み／消去原
理を示す図。
理を示す図。
【図４】実施形態におけるＮＡＮＤセルユニットの素子
構造と等価回路を示す図。
構造と等価回路を示す図。
【図５】実施形態におけるメモリセルアレイの等価回路
図。
図。
【図６】従来のＮＡＮＤ型ＥＥＰＲＯＭの書き込み動作
を示す図。
を示す図。
【図７】多値メモリの原理を示す図。
【図８】第１の実施例におけるＮＡＮＤ型ＥＥＰＲＯＭ
の書き込み動作を示す図。
の書き込み動作を示す図。
【図９】第２の実施例におけるＮＡＮＤ型ＥＥＰＲＯＭ
の書き込み動作を示す図。
の書き込み動作を示す図。
【図１０】第３の実施例におけるＮＡＮＤ型ＥＥＰＲＯ
Ｍの書き込み動作を示す図。
Ｍの書き込み動作を示す図。
【図１１】第４の実施例におけるＮＡＮＤ型ＥＥＰＲＯ
Ｍの書き込み動作を示す図。
Ｍの書き込み動作を示す図。
１…ｐ型基板 ２…ｎ型拡散層 ３…第１の絶縁膜 ４…電荷蓄積層 ５…第２の絶縁膜 ６…制御ゲート ７…選択ゲート ８…第３の絶縁膜 １０１…メモリセルアレイ １０２…選択ゲート／制御ゲート駆動回路 １０３…ブロック／ページ選択回路 １０４…アドレスバッファ １０５…ビット線制御回路 １０６…データ入出力バッファ １０７…カラム選択回路 Ｍ１，２，４…非選択メモリセル Ｍ３…選択メモリセル Ｓ１…ソース線側選択トランジスタ Ｓ２…ビット線側選択トランジスタ
Claims (5)
- 【請求項１】電荷蓄積層と制御ゲートが積層されて電気
的書替えを可能とした不揮発性メモリセルを複数個直列
接続してメモリセル群を構成し、メモリセル群の一端と
ビット線の間に第１の選択トランジスタを接続すると共
に、メモリセル群の他端とソース線の間に第２の選択ト
ランジスタを接続してメモリセルユニットを構成し、メ
モリセルユニットをマトリクス配置して構成されたメモ
リセルアレイと、 前記メモリセルユニットを選択し、選択されたメモリセ
ルユニットの選択されたメモリセルの制御ゲートに書き
込み電圧を印加し、選択されたメモリセルユニット中の
前記選択されたメモリセルと第１の選択トランジスタの
間に位置する非選択メモリセルの制御ゲートに前記書き
込み電圧より低い第１の書き込み制御電圧を印加し、選
択されたメモリセルユニット中の前記選択されたメモリ
セルと第２の選択トランジスタの間に位置する非選択メ
モリセルの制御ゲートに前記書き込み電圧より低い第２
の書き込み制御電圧を印加し、選択されたメモリセルユ
ニットの第１の選択トランジスタの選択ゲートに第１及
び第２の書き込み制御電圧より高い第３の書き込み制御
電圧を印加し、選択されたメモリセルユニットの第２の
選択トランジスタの選択ゲートに第２の選択トランジス
タを非導通状態とする第４の書き込み制御電圧を印加す
る、プログラム制御回路とを備えたことを特徴とする不
揮発性半導体記憶装置。 - 【請求項２】電荷蓄積層と制御ゲートが積層されて電気
的書替えを可能とした不揮発性メモリセルを複数個直列
接続してメモリセル群を構成し、メモリセル群の一端と
ビット線の間に第１の選択トランジスタを接続すると共
に、メモリセル群の他端とソース線の間に第２の選択ト
ランジスタを接続してメモリセルユニットを構成し、メ
モリセルユニットをマトリクス配置して構成されたメモ
リセルアレイと、 前記メモリセルユニットを選択し、選択されたメモリセ
ルユニットの選択されたメモリセルの制御ゲートに書き
込み電圧を印加し、選択されたメモリセルユニット中の
前記選択されたメモリセルと第１の選択トランジスタの
間に位置する非選択メモリセルの制御ゲートに前記書き
込み電圧より低い第１の書き込み制御電圧を印加し、選
択されたメモリセルユニット中の前記選択されたメモリ
セルと第２の選択トランジスタの間に位置する非選択メ
モリセルの制御ゲートに前記書き込み電圧より低い第２
の書き込み制御電圧を印加し、選択されたメモリセルユ
ニットの第１の選択トランジスタの選択ゲートに第１及
び第２の書き込み制御電圧より高い第３の書き込み制御
電圧を印加し、選択されたメモリセルユニットの第２の
選択トランジスタの選択ゲートに第２の選択トランジス
タを非導通状態とする第４の書き込み制御電圧を印加
し、 かつ前記選択されたメモリセルの電荷蓄積層の電荷を維
持するため第３の書き込み制御電圧より低い第１のビッ
ト線書き込み電圧を対応する前記ビット線に印加し、前
記選択されたメモリセルの電荷蓄積層の電荷を変化させ
るため第３の書き込み制御電圧及び第１のビット線書き
込み電圧より低い第２のビット線書き込み電圧を対応す
る前記ビット線に印加する、プログラム制御回路とを備
えたことを特徴とする不揮発性半導体記憶装置。 - 【請求項３】第１の書き込み制御電圧は、第２の書き込
み制御電圧より高いことを特徴とする請求項１又は２記
載の不揮発性半導体記憶装置。 - 【請求項４】第２の書き込み制御電圧は第１及び第２の
レベルを有し、第１のレベルは前記選択されたメモリセ
ルに隣接するメモリセルを除くメモリセルの制御ゲート
に印加され、第２のレベルは第１のレベルより高く、前
記選択されたメモリセルに隣接するメモリセルの制御ゲ
ートに印加されることを特徴とする請求項１又は２記載
の不揮発性半導体記憶装置。 - 【請求項５】第１のビット線書き込み電圧は、第１の書
き込み制御電圧以上であることを特徴とする請求項２記
載の不揮発性半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23435295A JP3419969B2 (ja) | 1995-09-12 | 1995-09-12 | 不揮発性半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23435295A JP3419969B2 (ja) | 1995-09-12 | 1995-09-12 | 不揮発性半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0982922A true JPH0982922A (ja) | 1997-03-28 |
| JP3419969B2 JP3419969B2 (ja) | 2003-06-23 |
Family
ID=16969661
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23435295A Expired - Fee Related JP3419969B2 (ja) | 1995-09-12 | 1995-09-12 | 不揮発性半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3419969B2 (ja) |
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7061807B2 (en) | 1997-04-07 | 2006-06-13 | Kabushiki Kaisha Toshiba | Semiconductor memory device |
| JP2007026523A (ja) * | 2005-07-14 | 2007-02-01 | Toshiba Corp | 半導体記憶装置 |
| JP2007066440A (ja) * | 2005-08-31 | 2007-03-15 | Toshiba Corp | 不揮発性半導体記憶装置 |
| WO2007089370A2 (en) * | 2005-12-28 | 2007-08-09 | Sandisk Corporation | Self-boosting method for flash memory cells |
| US7382653B2 (en) | 2005-12-27 | 2008-06-03 | Kabsuhiki Kaisha Toshiba | Electrically rewritable non-volatile semiconductor memory device |
| US7428165B2 (en) | 2006-03-30 | 2008-09-23 | Sandisk Corporation | Self-boosting method with suppression of high lateral electric fields |
| US7471566B2 (en) | 2004-02-06 | 2008-12-30 | Sandisk Corporation | Self-boosting system for flash memory cells |
| US7511995B2 (en) | 2006-03-30 | 2009-03-31 | Sandisk Corporation | Self-boosting system with suppression of high lateral electric fields |
| JP2011060423A (ja) * | 2010-12-24 | 2011-03-24 | Toshiba Corp | 半導体記憶装置 |
| JP2011204299A (ja) * | 2010-03-24 | 2011-10-13 | Toshiba Corp | 不揮発性半導体記憶装置 |
| JP2012053980A (ja) * | 2011-12-13 | 2012-03-15 | Toshiba Corp | 半導体記憶装置 |
-
1995
- 1995-09-12 JP JP23435295A patent/JP3419969B2/ja not_active Expired - Fee Related
Cited By (23)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7952933B2 (en) | 1997-04-07 | 2011-05-31 | Kabushiki Kaisha Toshiba | Semiconductor memory device |
| US8154922B2 (en) | 1997-04-07 | 2012-04-10 | Kabushiki Kaisha Toshiba | Semiconductor memory device |
| US7649780B2 (en) | 1997-04-07 | 2010-01-19 | Kabushiki Kaisha Toshiba | Semiconductor memory device |
| US7535762B2 (en) | 1997-04-07 | 2009-05-19 | Kabushiki Kaisha Toshiba | Semiconductor memory device |
| US7061807B2 (en) | 1997-04-07 | 2006-06-13 | Kabushiki Kaisha Toshiba | Semiconductor memory device |
| US7349259B2 (en) | 1997-04-07 | 2008-03-25 | Kabushiki Kaisha Toshiba | Semiconductor memory device |
| US7466590B2 (en) | 2004-02-06 | 2008-12-16 | Sandisk Corporation | Self-boosting method for flash memory cells |
| US7471566B2 (en) | 2004-02-06 | 2008-12-30 | Sandisk Corporation | Self-boosting system for flash memory cells |
| US7773414B2 (en) | 2004-02-06 | 2010-08-10 | Sandisk Corporation | Self-boosting system for flash memory cells |
| US8406056B2 (en) | 2005-07-14 | 2013-03-26 | Kabushiki Kaisha Toshiba | Semiconductor memory device capable of increasing writing speed |
| JP2007026523A (ja) * | 2005-07-14 | 2007-02-01 | Toshiba Corp | 半導体記憶装置 |
| US8098524B2 (en) | 2005-07-14 | 2012-01-17 | Kabushiki Kaisha Toshiba | Semiconductor memory device capable of increasing writing speed |
| US7933152B2 (en) | 2005-07-14 | 2011-04-26 | Kabushiki Kaisha Toshiba | Semiconductor memory device capable of increasing writing speed |
| JP2007066440A (ja) * | 2005-08-31 | 2007-03-15 | Toshiba Corp | 不揮発性半導体記憶装置 |
| US7382653B2 (en) | 2005-12-27 | 2008-06-03 | Kabsuhiki Kaisha Toshiba | Electrically rewritable non-volatile semiconductor memory device |
| WO2007089370A3 (en) * | 2005-12-28 | 2007-12-21 | Sandisk Corp | Self-boosting method for flash memory cells |
| WO2007089370A2 (en) * | 2005-12-28 | 2007-08-09 | Sandisk Corporation | Self-boosting method for flash memory cells |
| US7511995B2 (en) | 2006-03-30 | 2009-03-31 | Sandisk Corporation | Self-boosting system with suppression of high lateral electric fields |
| US7864570B2 (en) | 2006-03-30 | 2011-01-04 | Sandisk Corporation | Self-boosting system with suppression of high lateral electric fields |
| US7428165B2 (en) | 2006-03-30 | 2008-09-23 | Sandisk Corporation | Self-boosting method with suppression of high lateral electric fields |
| JP2011204299A (ja) * | 2010-03-24 | 2011-10-13 | Toshiba Corp | 不揮発性半導体記憶装置 |
| JP2011060423A (ja) * | 2010-12-24 | 2011-03-24 | Toshiba Corp | 半導体記憶装置 |
| JP2012053980A (ja) * | 2011-12-13 | 2012-03-15 | Toshiba Corp | 半導体記憶装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3419969B2 (ja) | 2003-06-23 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3661164B2 (ja) | 不揮発性半導体メモリのプログラム方法 | |
| US7379333B2 (en) | Page-buffer and non-volatile semiconductor memory including page buffer | |
| JP3886673B2 (ja) | 不揮発性半導体記憶装置 | |
| US5511022A (en) | Depletion mode NAND string electrically erasable programmable semiconductor memory device and method for erasing and programming thereof | |
| JP4545423B2 (ja) | 半導体装置 | |
| KR100661953B1 (ko) | 불휘발성 반도체 기억 장치 및 그 구동 방법 | |
| JP3940570B2 (ja) | 半導体記憶装置 | |
| US20210335424A1 (en) | Apparatus for discharging control gates after performing a sensing operation on a memory cell | |
| JP2017228325A (ja) | 不揮発性半導体記憶装置 | |
| CN111354400B (zh) | 半导体存储装置 | |
| US9865358B2 (en) | Flash memory device and erase method thereof capable of reducing power consumption | |
| US8848446B2 (en) | Nonvolatile semiconductor memory device | |
| JP3895816B2 (ja) | 不揮発性半導体記憶装置とその制御方法、メモリカード、及び記憶システム | |
| US10083755B2 (en) | Discharge circuit and semiconductor memory device | |
| JPH1145986A (ja) | 不揮発性半導体記憶装置 | |
| JP3419969B2 (ja) | 不揮発性半導体記憶装置 | |
| JP2019087296A (ja) | 不揮発性メモリ装置 | |
| CN110556147B (zh) | 存储器装置及其操作方法 | |
| US6049482A (en) | Non-volatile semiconductor memory device | |
| TWI585777B (zh) | 非揮發性半導體儲存裝置 | |
| KR101458792B1 (ko) | 플래시 메모리 장치 | |
| JPH0982097A (ja) | 半導体不揮発性記憶装置およびそれを用いたコンピュータシステム | |
| US8867273B2 (en) | Non-volatile semiconductor memory device and method of writing data therein | |
| WO2006059375A1 (ja) | 半導体装置および半導体装置の制御方法 | |
| JP2010218623A (ja) | 不揮発性半導体記憶装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080418 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090418 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100418 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100418 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110418 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130418 Year of fee payment: 10 |
|
| LAPS | Cancellation because of no payment of annual fees |