JPH0982097A - 半導体不揮発性記憶装置およびそれを用いたコンピュータシステム - Google Patents

半導体不揮発性記憶装置およびそれを用いたコンピュータシステム

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JPH0982097A
JPH0982097A JP14417696A JP14417696A JPH0982097A JP H0982097 A JPH0982097 A JP H0982097A JP 14417696 A JP14417696 A JP 14417696A JP 14417696 A JP14417696 A JP 14417696A JP H0982097 A JPH0982097 A JP H0982097A
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memory cell
memory device
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Toshihiro Tanaka
利広 田中
Masataka Kato
正高 加藤
Katsutaka Kimura
勝高 木村
Tetsuya Tsujikawa
哲也 辻川
Kazuyoshi Oshima
一義 大嶋
Kazuyuki Miyazawa
一幸 宮沢
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Hitachi Ltd
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Abstract

(57)【要約】 【課題】 書き換えしきい値電圧によって低電圧化を図
り、浮遊ゲートに電子を注入および放出する際の絶縁膜
の劣化を抑制し、書き換え耐性が向上できる半導体不揮
発性記憶装置およびそれを用いたコンピュータシステム
を提供する。 【解決手段】 しきい値電圧を電気的に書き換える（消
去、書き込み）ことが可能なトランジスタからなる半導
体不揮発性記憶装置に適用され、読み出し選択ワード線
電圧Ｖｒｗは外部より印加される電源電圧Ｖｃｃより低
い値が印加され、かつメモリセルの２つの状態の高いし
きい値電圧ＶｔｈＨと低いしきい値電圧ＶｔｈＬとのし
きい値電圧差が小さく、高いしきい値電圧ＶｔｈＨが低
いしきい値電圧ＶｔｈＬに近づけられており、また２つ
の状態のしきい値電圧に対応するメモリセルの熱平衡状
態のしきい値電圧Ｖｔｈｉが高いしきい値電圧ＶｔｈＨ
と低いしきい値電圧ＶｔｈＬの間に定義されている。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、しきい値電圧をデ
ータとして保持するメモリセルであって、そのデータを
電気的に書き換えることが可能な半導体不揮発性記憶装
置に関し、特にデータの電気的書き換えを頻発的に行う
場合に好適な半導体不揮発性記憶装置およびそれを用い
たコンピュータシステムなどに適用して有効な技術に関
する。
【０００２】
【従来の技術】たとえば、発明者が検討した技術とし
て、データを電気的に一括消去できる１トランジスタ／
セル構成の半導体不揮発性記憶装置には、「フラッシュ
メモリ（ＥＥＰＲＯＭ）」と呼ばれているものがある。
フラッシュメモリはその構成上、１ビット当たりの占有
面積が少なく高集積化が可能であるため、近年注目さ
れ、その構造や駆動方法などに関する研究開発が活発に
行われている。
【０００３】たとえば、第１にSymposium on VLSI Circ
uits Digest of Technical Paperspp97-98 1993に記載
されているＤＩＮＯＲ方式、第２に同pp99-100 1993 に
記載されているＮＯＲ方式、第３に同pp61-62 1994に記
載されているＡＮＤ方式、第４にInternational Electr
on Devices Meeting Tech. Dig. pp19-22 1993に記載さ
れているＨＩＣＲ方式が提案されている。
【０００４】上記各方式とも、読み出し時の選択ワード
線に印加する電圧は記憶装置に外部より印加される電源
電圧Ｖｃｃ（たとえば3.３Ｖ）である。すなわち、読み
出し動作のワード線電圧に対する電流特性（しきい値特
性）においては、メモリセルの２つの状態がともに０Ｖ
以上の場合であり、このときの選択ワード線の読み出し
電圧は２つの状態の間に対応する電源電圧Ｖｃｃであ
る。また、非選択ワード線電圧はしきい値の低い状態に
対応する電圧以下の値、すなわち接地電圧Ｖｓｓであ
る。
【０００５】メモリセルの２つの状態のうち、高いしき
い値を検証（ベリファイ）する際の選択ワード線の電位
は電源電圧Ｖｃｃの最大値より高く、さらにリテンショ
ンマージンを加算した値である。低いしきい値側のベリ
ファイ電位は、非選択ワード線電位０Ｖでメモリセルの
電流が流れない、しきい値を０Ｖ以上とする。たとえ
ば、上記のＡＮＤ方式ではベリファイワード線電位を1.
５Ｖとしている。
【０００６】以上述べた従来技術における読み出しワー
ド線電位は電源電圧Ｖｃｃであり、メモリセルの２つの
状態のしきい値電位差は３Ｖ以上である。２つの状態に
メモリセルのしきい値を書き換え（消去、書き込み）動
作に必要な印加電圧は、カップリング比および熱平衡状
態でのしきい値電圧Ｖｔｈｉと高いしきい値電圧Ｖｔｈ
Ｈ、Ｖｔｈｉと低いしきい値電圧ＶｔｈＬにより決定さ
れる。上記のＡＮＤ方式ではメモリセルのしきい値を高
い状態ＶｔｈＨにするため、ワード線に１６Ｖを印加
し、低い状態ＶｔｈＬにはワード線を負電圧−９Ｖおよ
びドレイン電圧４Ｖであり、高電圧の電位が必要とな
る。
【０００７】
【発明が解決しようとする課題】ところが、前記のよう
なフラッシュメモリ（ＥＥＰＲＯＭ）と呼ばれる技術に
おいては、メモリセルの２つの状態のしきい値電圧差
（ＶｔｈＨ−ＶｔｈＬ）が高いため、メモリセルの浮遊
ゲートへ電子を注入（しきい値は高くなる：ＶｔｈＨ
側）、または浮遊ゲートから電子を放出（しきい値は低
くなる：ＶｔｈＬ側）する絶縁膜の劣化がある。これに
より、書き換え回数が制約されるという問題がある。
【０００８】また、上記のＡＮＤ方式では、メモリセル
のしきい値電圧を選択的に下げる（書き込み）動作にお
いて、高いしきい値電圧（消去）状態を保ちたい非選択
のメモリセルには、ゲート電圧が負電圧−９Ｖ、ドレイ
ン電圧が接地電圧Ｖｓｓでの弱い書き込み（しきい値が
下がる）状態となる。すなわち、書き込み動作時のワー
ドディスターブ耐性が厳しいという問題点がある。
【０００９】そこで、本発明の目的は、電気的書き換え
が可能な半導体不揮発性記憶装置において、書き換え
（書き込み、消去）動作電圧を絶縁膜の薄膜化およびカ
ップリング比の向上ではなく、書き換えしきい値電圧に
よって低電圧化を図り、浮遊ゲートに電子を注入および
電子を放出する際の絶縁膜の劣化を抑制し、書き換え耐
性を向上させることができる半導体不揮発性記憶装置お
よびそれを用いたコンピュータシステムを提供すること
にある。
【００１０】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００１１】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。
【００１２】すなわち、本発明の半導体不揮発性記憶装
置は、データを電気的に書き換える（消去、書き込み）
ことが可能なトランジスタからなる半導体不揮発性記憶
装置に適用されるものであり、読み出し選択ワード線電
圧を記憶装置に外部より印加される電源電圧Ｖｃｃより
低い値を印加し、メモリセルの２つの状態のしきい値電
圧差（ＶｔｈＨ−ＶｔｈＬ）を小さくするものである。
【００１３】また、書き換え動作電圧を低電圧化するた
めに、メモリセルの２つの状態のしきい値電圧ＶｔｈＨ
とＶｔｈＬに対する、メモリセルの熱平衡状態のしきい
値電圧ＶｔｈｉをＶｔｈＨとＶｔｈＬの間で定義するよ
うにしたものである。
【００１４】特に、この読み出し選択ワード線電圧は、
好ましくは熱平衡状態のしきい値電圧Ｖｔｈｉの±0.５
Ｖ程度とし、また２つの状態のしきい値電圧差（Ｖｔｈ
Ｈ−ＶｔｈＬ）を、好ましくは0.５〜2.０Ｖ程度に設定
するようにしたものである。
【００１５】たとえば、２つの容量（Ｃ１，Ｃ２）に挟
まれた浮遊ゲートの書き換え後の電荷Ｑｆｗは、 ΔＱｆｗ＝Ｃ２・（Ｖｔｈｗ−Ｖｔｈｉ） 式１ 上記式１の通りに表される。Ｖｔｈｗは書き換え後のし
きい値電圧である。また電荷ΔＱｆｗは、ワード線、チ
ャネルなどに印加される書き換え動作電圧に比例してい
る。言い換えると、Ｖｔｈｗ−Ｖｔｈｉが書き換え動作
電圧に比例する。
【００１６】また、本発明のコンピュータシステムは、
前記半導体不揮発性記憶装置に加えて、少なくとも中央
処理装置およびその周辺回路などを有するものである。
【００１７】よって、前記した半導体不揮発性記憶装置
およびそれを用いたコンピュータシステムによれば、書
き換え動作電圧を低電圧化することにより、浮遊ゲート
に電子を注入または電子を放出する際の絶縁膜のダメー
ジが緩和され、膜劣化は著しく軽減される。言い換える
と、書き換え回数の制約を大幅に向上させることができ
る。
【００１８】また、メモリセルの２つの状態のしきい値
電圧ＶｔｈＨとＶｔｈＬとの間に熱平衡状態のしきい値
電圧Ｖｔｈｉを定義することにより、書き換え動作電圧
において、しきい値を高くする動作および低くする動作
に印加する電圧を平等化することができる。
【００１９】さらに、情報（データ）のリテンション特
性は、熱平衡状態のしきい値電圧Ｖｔｈｉと書き換え動
作後のしきい値電圧ＶｔｈＨおよびＶｔｈＬとの差に比
例するため、ＶｔｈＨとＶｔｈＬ間にＶｔｈｉを定義す
ることにより、信頼性に対する２つのデータリテンショ
ンを考慮にいれて読み出しワード線電圧を設定すること
ができる。よって、読み出しワード線電圧を下げるこ
と、およびしきい値を下げる動作での高いしきい値電圧
を保ちたいメモリセルのディスターブ特性を向上させる
ことができる。
【００２０】これにより、電気的書き換えが可能な半導
体不揮発性記憶装置において、書き換えしきい値電圧に
よって低電圧化を図り、浮遊ゲートに電子を注入および
電子を放出する際の絶縁膜の劣化を抑制し、書き換え耐
性を向上させることができる。特に、これを用いたコン
ピュータシステムなどにおいて、低電圧化による消費電
力の低減、信頼性の向上が可能となる。
【００２１】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。
【００２２】図１は本発明の一実施の形態である半導体
不揮発性記憶装置において、原理を説明するための読み
出し動作のワード線電圧に対する電流特性（しきい値特
性）を示す特性図、図２は本実施の形態に対して本発明
者が検討した比較例である読み出し動作のワード線電圧
に対する電流特性を示す特性図、図３は本実施の形態の
半導体不揮発性記憶装置を示す機能ブロック図、図４は
半導体不揮発性メモリセルのトランジスタを示す断面
図、図５〜図８はメモリマトリックスを構成するメモリ
セルの接続例を示す回路図、図９〜図１３は本実施の形
態における作用効果を示す特性図、図１４は本実施の形
態の半導体不揮発性記憶装置を用いたコンピュータシス
テムを示す機能ブロック図、図１５はワード線電圧を発
生するための機能ブロック図、図１６および図１７は本
実施の形態において、しきい値電圧に対するビット数を
示す特性図、図１８および図１９は本実施の形態に対す
る比較例において、しきい値電圧に対するビット数を示
す特性図、図２０はシリアルアクセス方式を示すタイミ
ングチャート、図２１はシリアルアクセス方式における
データ出力の概略を示す説明図、図２２はランダムアク
セス方式を示すタイミングチャート、図２３はランダム
アクセス方式におけるデータ出力の概略を示す説明図、
図２４は基準電圧発生回路を示す回路図、図２５は外部
電源電圧に対する内部電源電圧を示す特性図、図２６お
よび図２８は他の半導体不揮発性メモリセルのトランジ
スタを示す断面図、図２７および図２９は書き換えおよ
び読み出し動作の概略を示す説明図、図３０および図３
１はメモリセルのしきい値電圧を下げる動作および上げ
る動作におけるデータ内容を示す説明図、図３２はメモ
リマトリックスの一部を詳細に示す回路図、図３３およ
び図３４はメモリセルのしきい値電圧を下げる動作およ
び上げる動作を示すタイミングチャート、図３５は本実
施の形態の半導体不揮発性記憶装置を用いたＰＣカード
を示す機能ブロック図である。
【００２３】まず、図１により本実施の形態の半導体不
揮発性記憶装置の原理として、読み出し動作のワード線
電圧に対する電流特性（しきい値特性）を説明する。
【００２４】本実施の形態の半導体不揮発性記憶装置に
おいては、たとえばデータを電気的に書き換える（消
去、書き込み）ことが可能なトランジスタからなる半導
体不揮発性記憶装置に適用され、読み出し選択ワード線
電圧が、メモリセルの２つの状態のしきい値を検証する
ワード線電圧の間の電位とされ、かつ半導体不揮発性記
憶装置に外部より印加される電源電圧より低い値の電圧
が印加されている。
【００２５】すなわち、図１に示すように、読み出し選
択ワード線電圧Ｖｒｗは外部より印加される電源電圧Ｖ
ｃｃより低い値が印加され、かつメモリセルの２つの状
態の高いしきい値電圧ＶｔｈＨと低いしきい値電圧Ｖｔ
ｈＬとのしきい値電圧差（ＶｔｈＨ−ＶｔｈＬ）が小さ
く、高いしきい値電圧ＶｔｈＨが低いしきい値電圧Ｖｔ
ｈＬに近づけられている。なお、非選択ワード線電圧は
０Ｖ（接地電圧Ｖｓｓ）となっている。
【００２６】また、書き換え動作電圧を低電圧化するた
めに、メモリセルの２つの状態の高いしきい値電圧Ｖｔ
ｈＨと低いしきい値電圧ＶｔｈＬに対応するメモリセル
の熱平衡状態のしきい値電圧Ｖｔｈｉが、高いしきい値
電圧ＶｔｈＨと低いしきい値電圧ＶｔｈＬの間に定義さ
れている。
【００２７】これに対して、図２に示す比較例において
は、メモリセルの２つの状態がともに０Ｖ以上の場合の
例を示し、このときの読み出し選択ワード線電圧Ｖｒｗ
は２つの状態の高いしきい値電圧ＶｔｈＨと低いしきい
値電圧ＶｔｈＬとの間に対応する電源電圧Ｖｃｃであ
る。この比較例においては、図１に比較してメモリセル
の２つの状態のしきい値電圧差（ＶｔｈＨ−ＶｔｈＬ）
が大きく、高いしきい値電圧ＶｔｈＨが低いしきい値電
圧ＶｔｈＬから離れている。
【００２８】また、本実施の形態の図１に対応し、しき
い値電圧に対するビット数を示す特性においては、たと
えば図１６に示すように、読み出し選択ワード線電圧Ｖ
ｒｗは外部から印加される電源電圧Ｖｃｃ（3.３Ｖ）に
基づいて発生される安定化された２Ｖに設定され、また
メモリセルの熱平衡状態のしきい値電圧Ｖｔｈｉも読み
出し選択ワード線電圧Ｖｒｗと同じ２Ｖに設定されてい
る。そして、書き換え時、書き込み動作を行うことによ
ってメモリセルのしきい値電圧は低くＶｔｈＬとされ、
また消去動作を行うことによって、メモリセルのしきい
値電圧は高くＶｔｈＨとされる。書き込み動作において
は、１ビットごとにしきい値を低くすることができるの
で、しきい値電圧の下がるのが比較的遅いメモリセルに
対して、書き込み回数あるいは書き込み時間を増やすこ
とにより、低しきい値電圧ＶｔｈＬの分布を急峻にする
ことができる。
【００２９】本実施の形態においては、読み出し選択ワ
ード線電圧Ｖｒｗに対して書き込み動作および消去動作
におけるビット数の特性波形を近づけて電荷量の移動を
低減させており、また読み出し選択ワード線電圧Ｖｒｗ
が熱平衡状態のしきい値電圧Ｖｔｈｉと同じであること
で、書き込み動作および消去動作後のしきい値のリテン
ション特性を向上することができる。
【００３０】ところで、前記図１６で示すようにしきい
値電圧に対するビット数を示す特性においては、書き込
み動作と消去動作における対象ビット数が等しくても、
しきい値電圧にばらつきがあるので、消去動作におい
て、しきい値電圧が高くなるのが比較的遅いメモリセル
に対しても、選択的な消去動作を実行することにより、
図１７に示すような高いしきい値電圧ＶｔｈＨの分布を
急峻にすることができる。これにより、書き込み動作に
おいて書き込み対象となるメモリセルの数と、消去動作
において消去対象となるメモリセルの数が等しい不揮発
性記憶装置において、しきい値電圧のばらつきをなくす
ことができる。
【００３１】これに対して、本実施の形態に対する比較
例として、たとえばＮＯＲ方式によるメモリセルの接続
例においては、図１８に示すように、読み出し選択ワー
ド線電圧Ｖｒｗは外部から印加される電源電圧Ｖｃｃ
（５Ｖ）に設定され、またメモリセルの熱平衡状態のし
きい値電圧Ｖｔｈｉは電源電圧Ｖｃｃと異なる２Ｖに設
定される。データの書き換えにおいては、書き込み動作
はメモリセルのしきい値を高いしきい値電圧ＶｔｈＨに
し、また消去動作はメモリセルのしきい値を低いしきい
値電圧ＶｔｈＬにする。この図１８の特性の場合には、
消去対象ビット数が多い。つまり、消去動作において、
低いしきい値電圧にされるために選択されるブロック内
のメモリセル数は、図１６や図１７で示した低いしきい
値電圧にされるために選択されるメモリセルの数より多
いので、同図においては低く、しきい値電圧にばらつき
が生じることになる。
【００３２】また、比較例としてのＡＮＤ方式によるメ
モリセルの接続例においては、図１９に示すように、読
み出し選択ワード線電圧Ｖｒｗは外部から印加される電
源電圧Ｖｃｃ（3.３Ｖ）に設定し、またメモリセルの熱
平衡状態のしきい値電圧Ｖｔｈｉは電源電圧Ｖｃｃと異
なる1.５Ｖに設定され、書き込み動作は１ビットごとで
行うことができ、書き込みが完了したメモリセルのしき
い値電圧は低いしきい値電圧ＶｔｈＬ側とされ、また消
去動作が完了したメモリセルのしきい値電圧は高いしき
い値電圧ＶｔｈＨとされる。この図１９の特性の場合
は、低いしきい値電圧ＶｔｈＬの分布と高いしきい値電
圧ＶｔｈＨの分布の間が離れた特性となっている。
【００３３】次に、本実施の形態の半導体不揮発性記憶
装置の構成を説明する。なお、この半導体不揮発性記憶
装置は、特に制限されるものではないが、たとえば図３
のような複数枚のメモリマットにより構成される。
【００３４】すなわち、メモリマトリックスＭｅｍｏｒ
ｙ Ｍａｔｒｉｘ、行アドレスバッファＸＡＤＢ、行ア
ドレスデコーダＸＤＣＲ、センスラッチ回路ＳＬ、列ゲ
ートアレイ回路ＹＧ、列アドレスバッファＹＡＤＢ、列
アドレスデコーダＹＤＣＲ、ソース・チャネル電位切り
換え回路ＳＶＣ、入力バッファ回路ＤＩＢ、出力バッフ
ァ回路ＤＯＢ、マルチプレクサ回路ＭＰ、モードコント
ロール回路ＭＣ、コントロール信号バッファ回路ＣＳ
Ｂ、内蔵電源回路ＶＳなどから構成されている。
【００３５】また、この半導体不揮発性記憶装置におい
て、コントロール信号バッファ回路ＣＳＢには、特に制
限されるものではないが、たとえば外部端子／ＣＥ、／
ＯＥ、／ＷＥ、ＳＣなどに供給されるチップイネーブル
信号、アウトプットイネーブル信号、ライトイネーブル
信号、シリアルクロック信号などが入力され、これらの
信号に応じて内部制御信号のタイミング信号を発生し、
またモードコントロール回路ＭＣから外部端子Ｒ／（／
Ｂ）にレディ／ビジィ信号が出力されている。なお、本
実施の形態における／ＣＥ、／ＯＥ、／ＷＥなどの
「／」は相補信号を表している。
【００３６】さらに、内蔵電源回路ＶＳにおいては、特
に制限されるものではないが、たとえば外部から電源電
圧Ｖｃｃが入力され、読み出しワード線電圧Ｖｒｗ、書
き込みワード線電圧Ｖｗｗ、低いしきい値電圧ＶｔｈＬ
に対応する書き込みベリファイワード線電圧Ｖｗｖ、消
去ワード線電圧Ｖｅｗ、高いしきい値電圧ＶｔｈＨに対
応する消去ベリファイワード線電圧Ｖｅｖ、消去チャネ
ル・ソース電圧Ｖｅｃ、読み出しデータ線電圧Ｖｒｄ、
書き込みドレイン端子電圧Ｖｗｄなどが生成されるよう
になっている。なお、上記各電圧は外部から供給される
ようにしてもよい。
【００３７】ここで生成された各電圧は、読み出しワー
ド線電圧Ｖｒｗ、書き込みワード線電圧Ｖｗｗ、書き込
みベリファイワード線電圧Ｖｗｖ、消去ワード線電圧Ｖ
ｅｗ、消去ベリファイワード線電圧Ｖｅｖが行アドレス
デコーダＸＤＣＲに、消去チャネル・ソース電圧Ｖｅｃ
がソース・チャネル電位切り換え回路ＳＶＣに、読み出
しデータ線電圧Ｖｒｄ、書き込みドレイン端子電圧Ｖｗ
ｄがセンスラッチ回路ＳＬにそれぞれ入力されている。
センスラッチ回路は、ビット線毎に、メモリセルのセン
ス動作とメモリセルのしきい値電圧の書き換えデータの
ラッチ動作を行うフリップフロップと、ベリファイ後メ
モリセルのしきい値状態に応じてビット毎にフリップフ
ロップの再データの自動設定を行う回路から構成されて
いる。
【００３８】この半導体不揮発性記憶装置においては、
外部端子から供給される行、列アドレス信号ＡＸ、ＡＹ
を受ける行、列アドレスバッファＸＡＤＢ、ＹＡＤＢを
通して形成された相補アドレス信号が行、列アドレスデ
コーダＸＤＣＲ、ＹＤＣＲに供給される。また特に制限
されるものではないが、たとえば上記行、列アドレスバ
ッファＸＡＤＢ、ＹＡＤＢは装置内部のチップイネーブ
ル選択信号により活性化され、外部端子からのアドレス
信号ＡＸ、ＡＹを取り込み、外部端子から供給されたア
ドレス信号と同相の内部アドレス信号と逆相のアドレス
信号とからなる相補アドレス信号を形成する。
【００３９】行アドレスデコーダＸＤＣＲは、行アドレ
スバッファＸＡＤＢの相補アドレス信号に従ったメモリ
セル群のワード線ＷＬの選択信号を形成し、列アドレス
デコーダＹＤＣＲは、列アドレスバッファＹＡＤＢの相
補アドレス信号に従ったメモリセル群のデータ線ＤＬの
選択信号を形成する。これにより、メモリマトリックス
Ｍｅｍｏｒｙ Ｍａｔｒｉｘ内において、任意のワード
線ＷＬおよびデータ線ＤＬが指定されて所望とするメモ
リセルが選択される。
【００４０】特に制限されるものではないが、１つのデ
ータブロックのメモリセルはワード線方向（行方向）に
Ｘ個、データ線方向（列方向）にＹ個とすると、システ
ムバス幅が８ビットあるいは１６ビットでは、Ｘ×Ｙ個
のメモリセル群のデータブロックが８個あるいは１６個
などから構成される。
【００４１】ここで、メモリマトリックスＭｅｍｏｒｙ
Ｍａｔｒｉｘの任意のメモリセルを選択し、この選択
されたメモリセルからのデータの読み出し動作につい
て、メモリセルに対してシリアルアクセス方式を用いる
場合と、ランダムアクセス方式を用いる場合について、
図２０〜図２３により説明する。本実施の形態において
は、出力の際に一時データをラッチするセンスラッチ回
路を設けてシリアルアクセス方式を採用することで、特
に大きな効果が期待できる。
【００４２】たとえば、シリアルアクセス方式において
は、図２０のようなタイミングチャートとなり、メモリ
マトリックスＭｅｍｏｒｙ Ｍａｔｒｉｘの一部概略を
示す図２１のようにしてデータが出力される。すなわ
ち、チップイネーブル信号／ＣＥ、アウトプットイネー
ブル信号／ＯＥ、ライトイネーブル信号／ＷＥが活性化
され、データ入力コマンドＤｉｎの入力後にアドレス信
号Ａｄｄｒｅｓｓが入力されると、シリアルクロック信
号ＳＣに同期して、アドレス信号が順次インクリメント
またはデクリメントされ、たとえば０ビットから５１１
ビットまでの５１２ビットのデータＤａｔａが順次出力
される。
【００４３】この場合に、メモリマトリックスＭｅｍｏ
ｒｙ Ｍａｔｒｉｘにおいては、図２１(a) のように１
つのワード線ＷＬｉが指定され、さらにデータ線ＤＬｊ
が順に指定されることで、ワード線ＷＬｉとデータ線Ｄ
Ｌｊに接続されるメモリセルが順次選択されて、センス
ラッチ回路にデータが取り込まれる。そして、このセン
スラッチ回路に取り込まれたデータは、図２１(b) のよ
うにメインアンプを通じて順次出力される。たとえば、
アドレス信号Ａｄｄｒｅｓｓが入力されてから最初のデ
ータが出力されるまでの時間ｔｗｓｃは１μｓ、１つの
データが出力される時間ｔｓｃｃは５０ｎｓとなること
ができ、データの高速な読み出しが可能となる。
【００４４】これに対して、ランダムアクセス方式にお
いては、図２２のようなタイミングチャートとなり、メ
モリマトリックスＭｅｍｏｒｙ Ｍａｔｒｉｘの一部概
略を示す図２３のようにしてデータが出力される。すな
わち、最初のアドレス信号Ａｄｄｒｅｓｓが入力される
と、メモリマトリックスＭｅｍｏｒｙ Ｍａｔｒｉｘに
おいては、１つのワード線ＷＬｉと１つのデータ線ＤＬ
ｊが指定され、このワード線ＷＬｉとデータ線ＤＬｊに
接続されるメモリセルが選択される。そして、この選択
されたメモリセルのデータはセンスアンプを通じて出力
される。同様に、次のアドレス信号Ａｄｄｒｅｓｓに対
しても、このアドレス信号Ａｄｄｒｅｓｓの入力から時
間ｔａｃｃ後に、ワード線ＷＬｉとデータ線ＤＬｊによ
り選択されたメモリセルのデータを出力することができ
る。
【００４５】ところで、本実施の形態において、内蔵電
源回路ＶＳで発生する電圧のうち従来の電圧値との相違
は、読み出しワード線電圧Ｖｒｗが従来のＶｃｃの外部
電源電圧に対して降圧電圧たとえば2.０Ｖと、メモリセ
ルの高いしきい値電圧をベリファイするワード線電圧Ｖ
ｅｖが4.３Ｖから外部電源電圧Ｖｃｃのスペック範囲に
近いたとえば2.８Ｖとする点である。内蔵電源電圧値が
外部電源電圧Ｖｃｃより低い電圧値の発生には、抵抗ま
たはＭＯＳトランジスタを用いて外部電源電圧Ｖｃｃを
分圧させ、また外部電源電圧Ｖｃｃより高い電圧値の発
生には、昇圧ポンプ回路を用いる。
【００４６】ただし、内蔵電源電圧の精度を必要とする
場合には、図１５のブロック構成による内蔵電源回路Ｖ
Ｓを用いることが考えられる。すなわち、内蔵電源回路
ＶＳは、基準電圧発生回路、降圧回路、昇圧ポンプ回
路、リミッタ回路、電源切り換え回路から構成され、出
力電源電圧はたとえばワード線ＷＬを選択する行アドレ
スデコーダＸＤＣＲ内の電源変換回路、ドライバー回路
に接続され、モードコントロール回路ＭＣから制御され
ている。読み出しワード線電圧Ｖｒｗの発生は、カレン
トミラー回路などで構成される降圧回路に基準電圧発生
回路の基準電圧を用いることにより、電圧精度の向上が
図れる。
【００４７】また、メモリセルの高いしきい値電圧をベ
リファイするワード線電圧Ｖｅｖの発生は、昇圧ポンプ
回路で発生させた後、基準電圧発生回路の基準電圧をリ
ミッタ回路に用いることにより、電圧精度の向上が図れ
る。ただし、本発明では、ベリファイワード線電圧Ｖｅ
ｖが外部電源電圧Ｖｃｃのスペック範囲に近い電圧であ
るため、電圧を接地電圧にリセットさせてから昇圧す
る。
【００４８】この内蔵電源回路ＶＳを構成する基準電圧
発生回路は、たとえば図２４のように、２個のＰチャネ
ル型ＭＯＳトランジスタＱ１，Ｑ２を用い、共通に接続
されたソースが電流源を介して外部電源電圧Ｖｃｃ、ド
レインが電流源を介して接地電位に接続された回路構成
とすることができる。すなわち、この基準電圧発生回路
は、ＭＯＳトランジスタＱ１，Ｑ２のしきい値電圧の差
を利用した参照電圧発生回路であり、外部電源電圧Ｖｃ
ｃや温度に対する依存性が少なく、またＰチャネル型Ｍ
ＯＳトランジスタＱ１，Ｑ２である上にソースが直接電
源に接続されていないので、参照電圧ＶｒｅｆはＰ型基
板の基準電位や電源電圧の過渡変動の影響を受けにくい
という利点がある。
【００４９】このＰチャネル型ＭＯＳトランジスタＱ
１，Ｑ２は、同じ寸法の２個のトランジスタの一方のし
きい値電圧を他方のしきい値電圧よりも高く設定してお
き（｜Ｖｔｐ１｜−｜Ｖｔｐ２｜）、これらに等しい電
流を流すとソースは共通なので、｜Ｖｔｐ１｜−｜Ｖｔ
ｐ２｜に等しい参照電圧Ｖｒｅｆが得られる。このＶｒ
ｅｆはしきい値電圧の差だけで決まるので、Ｖｃｃ依存
性や温度依存性は小さく、安定した内部電源電圧とする
ことができる。
【００５０】たとえば、外部電源電圧Ｖｃｃと、この基
準電圧発生回路を用いて発生される内部電源電圧であ
る、2.０Ｖの読み出しワード線電圧Ｖｒｗ、2.８Ｖの消
去ベリファイワード線電圧Ｖｅｖ、1.５Ｖの書き込みベ
リファイワード線電圧Ｖｗｖとの関係は図２５のように
なり、Ｖｒｗ、Ｖｅｖ、Ｖｗｖのいずれの内部電源電圧
も外部電源電圧Ｖｃｃに依存せず、たとえば外部電源電
圧Ｖｃｃが５Ｖ時、3.３Ｖ時でも一定の電圧となる。従
って、ワード線に印加される電圧は外部電源電圧依存性
を持たないことが分かる。なお、その他の周辺回路は外
部電源電圧Ｖｃｃに接続されてもよい。
【００５１】上記メモリセルは、特に制限されるもので
はないが、たとえばＥＰＲＯＭのメモリセルと類似の構
成であり、制御ゲートと浮遊ゲートとを有する公知のメ
モリセル、または制御ゲートと浮遊ゲート、および選択
ゲートを有する公知のメモリセルである。ここでは、制
御ゲートと浮遊ゲートとを有するメモリセルの構造を図
４により説明する。
【００５２】図４において、この不揮発性メモリセル
は、たとえば１９８７年に発行されたInternational El
ectron Devices Meeting Tech. Dig. pp.560-563におい
て発表されたフラッシュメモリのメモリセルのトランジ
スタと同一の構造である。このメモリセルは、特に制限
されるものではないが、たとえば単結晶Ｐ型シリコンか
らなる半導体基板上に形成される。
【００５３】すなわち、この不揮発性メモリセルは、図
４に示すように制御ゲート電極１、ドレイン電極２、ソ
ース電極３、浮遊ゲート４、層間絶縁膜５、トンネル絶
縁膜６、Ｐ型基板７、ドレイン・ソース領域の高不純物
濃度のＮ型拡散層８，９、ドレイン側の低不純物濃度の
Ｎ型拡散層１０、ソース側の低不純物濃度のＰ型拡散層
１１からなるトランジスタ１素子によって、１つのフラ
ッシュ消去型のＥＥＰＲＯＭセルが構成されている。
【００５４】また、メモリセルを形成するためのＤＰ型
ウェル領域１３に負電圧を印加し、消去動作電圧すなわ
ち制御ゲート電極に印加する電圧を下げるためには、た
とえば図２６に示すような構造が考えられる。すなわ
ち、ドレイン・ソース領域の高不純物濃度のＮ型拡散層
８，９の間隔が狭く、ドレインまたはソース側の低不純
物濃度のＮ型拡散層１０またはＰ型拡散層１１とＰ型基
板７との間に、Ｄ（デプレッション）Ｐ型ウェル領域１
３と、このＤＰ型ウェル領域１３とＰ型基板７との間を
分離するためのＮ型アイソレーション層１４が積層され
て形成されている。
【００５５】この図２６のメモリセルに対する書き換え
（消去、書き込み）および読み出し動作は、たとえばＡ
ＮＤ方式によるメモリセルの接続例について考えると図
２７のようになり、消去動作モード（一括）では図２７
(a) のように、制御ゲート電極１に印加する電圧Ｖｇを
＋１４Ｖ、ソース電極３に印加する電圧Ｖｓを−２Ｖ、
ドレイン電極２に印加する電圧Ｖｄはｏｐｅｎにして、
ＤＰ型ウェル領域１３に−２Ｖの電圧Ｖｗを印加するこ
とで、浮遊ゲート４に電子を注入（しきい値は上がる）
することができる。Ｎ型アイソレーション層１４（ｎｉ
ｓｏ）の電位は、電源電圧Ｖｃｃを印加して、ＤＰ型ウ
ェル領域１３とＰ型基板７とを分けている。ただし、Ｎ
型アイソレーション層１４（ｎｉｓｏ）の電位は接地電
圧Ｖｓｓであってもよい。
【００５６】また、書き込み動作モードの場合には、図
２７(b) のように、制御ゲート電極１に印加する電圧Ｖ
ｇを−９Ｖ、ドレイン電極２に印加する電圧Ｖｄを選択
時には＋５Ｖ、非選択時には０Ｖ、ソース電極３に印加
する電圧Ｖｓはｏｐｅｎにして、ＤＰ型ウェル領域１３
の電圧Ｖｗを０Ｖにすることで、浮遊ゲート４から電子
を放出（しきい値は下がる）することができる。
【００５７】さらに、読み出し動作モードの場合には、
図２７(c) のように、制御ゲート電極１に印加する電圧
Ｖｇを2.０Ｖ、ドレイン電極２に印加する電圧Ｖｄを＋
１Ｖ、ソース電極３に印加する電圧Ｖｓは０Ｖにして、
ＤＰ型ウェル領域１３の電圧Ｖｗを０Ｖにすることで、
浮遊ゲート４のしきい値電圧を出力させることができ
る。
【００５８】また、消去動作電圧を下げるために分圧化
する他の構造としては、たとえば図２８に示すように、
ドレイン・ソース領域の高不純物濃度のＮ型拡散層８，
９の間隔が狭く、ドレインまたはソース側の低不純物濃
度のＮ型拡散層１０またはＰ型拡散層１１とＰ型基板７
との間に、Ｐ型ウェル領域１２のみを積層されて形成す
ることも考えられる。
【００５９】このメモリセルの構造において、ドレイン
側の低不純物濃度のＮ型拡散層１０はドレイン耐圧を確
保する働きを持ち、またソース側の低不純物濃度のＮ型
拡散層１１はパンチスルー防止の役割と、イントリンシ
ックのしきい値電圧Ｖｔｈｉの制御を行う作用を持って
いる。なお、イントリンシックのしきい値電圧Ｖｔｈｉ
の制御においては、ソース側の低不純物濃度のＮ型拡散
層１１とは別に、浮遊ゲート４の下にチャネルインプラ
でイントリンシックのしきい値電圧Ｖｔｈｉを制御して
もよい。このイントリンシックのしきい値電圧Ｖｔｈｉ
は、熱平衡状態のしきい値電圧であり、紫外線で照射さ
れた時のしきい値電圧である。
【００６０】この図２８のメモリセルに対する消去動作
モード（一括）の場合には、たとえば図２９(a) に示す
ように、制御ゲート電極１に印加する電圧Ｖｇを＋１６
Ｖ、ソース電極３に印加する電圧ＶｓをＶｓｓ、ドレイ
ン電極２に印加する電圧Ｖｄはｏｐｅｎにして、Ｐ型ウ
ェル領域１２の電圧ＶｗをＶｓｓにすることで、浮遊ゲ
ート４に電子を注入（しきい値は上がる）することがで
きる。
【００６１】また、しきい値電圧を上げる動作を書き込
み動作モードとする場合には、図２９(b) のように、制
御ゲート電極１に印加する電圧Ｖｇを＋１６Ｖ、ドレイ
ン電極２に印加する電圧Ｖｄを選択時には０Ｖ、非選択
時には＋８Ｖ、ソース電極３に印加する電圧Ｖｓはｏｐ
ｅｎにして、Ｐ型ウェル領域１２の電圧ＶｗをＶｓｓに
することで、浮遊ゲート４に電子を注入することができ
る。
【００６２】メモリセルを複数接続するメモリセル群に
ついては、種々の接続例が提案されており、特に制限さ
れるものではないが、たとえば図５〜図８に示すような
ＮＯＲ方式、ＤＩＮＯＲ方式、ＡＮＤ方式、ＨＩＣＲ方
式などがあり、以下において順に説明する。なお、これ
に制限されるものではなく、たとえばＮＡＮＤ方式など
の他の接続方式にも適用可能である。
【００６３】図５は、メモリセルをＮＯＲ方式により接
続した例であり、メモリセルのＭＯＳトランジスタに対
してワード線ＷＬ０〜ＷＬＸとデータ線ＤＬ０〜ＤＬ
Ｙ、さらにＳｏｕｒｃｅ Ｌｉｎｅが接続され、これら
を通して書き換え（書き込み、消去）動作または読み出
し動作が行われる。すなわち、ワード線ＷＬ０〜ＷＬＸ
はＭＯＳトランジスタのゲート、データ線ＤＬ０〜ＤＬ
ＹはＭＯＳトランジスタのドレイン、Ｓｏｕｒｃｅ Ｌ
ｉｎｅはＭＯＳトランジスタのソースにそれぞれ接続さ
れている。
【００６４】図６は、ＤＩＮＯＲ方式によるメモリセル
の接続例で、Ｓｅｌｅｃｔ ＧａｔｅおよびＳｕｂ Ｄ
ａｔａ Ｌｉｎｅが追加され、Ｓｅｌｅｃｔ Ｇａｔｅ
のＭＯＳトランジスタのソースはデータ線ＤＬ０〜ＤＬ
Ｙに接続され、またこのＭＯＳトランジスタのドレイン
はＳｕｂ Ｄａｔａ Ｌｉｎｅを通してそれぞれのメモ
リセルのＭＯＳトランジスタのドレインに接続されてい
る。
【００６５】図７は、ＡＮＤ方式による接続例を示し、
Ｓｅｌｅｃｔ Ｇａｔｅ１およびＳｅｌｅｃｔ Ｇａｔ
ｅ２、さらにＳｕｂ Ｓｏｕｒｃｅ Ｌｉｎｅを有し、
Ｓｅｌｅｃｔ Ｇａｔｅ１のＭＯＳトランジスタのソー
スはデータ線ＤＬ０〜ＤＬＹに接続され、さらにこのＭ
ＯＳトランジスタのドレインはＳｕｂ Ｄａｔａ Ｌｉ
ｎｅを通してそれぞれのメモリセルのＭＯＳトランジス
タのドレインに接続されている。また、Ｓｅｌｅｃｔ
Ｇａｔｅ２のＭＯＳトランジスタのソースはＳｏｕｒｃ
ｅ Ｌｉｎｅに接続され、さらにこのＭＯＳトランジス
タのドレインはＳｕｂ Ｓｏｕｒｃｅ Ｌｉｎｅを通し
てそれぞれのメモリセルのＭＯＳトランジスタのソース
に接続されている。
【００６６】図８は、ＨＩＣＲ方式によるメモリセルの
接続例で、Ｓｅｌｅｃｔ Ｇａｔｅ１のＭＯＳトランジ
スタのソースはデータ線ＤＬ０〜ＤＬＹに接続され、さ
らにこのＭＯＳトランジスタのドレインはＳｕｂ Ｄａ
ｔａ Ｌｉｎｅを通してそれぞれのメモリセルのＭＯＳ
トランジスタのドレインに接続されている。また、Ｓｅ
ｌｅｃｔ Ｇａｔｅ２のＭＯＳトランジスタのソースは
Ｓｏｕｒｃｅ Ｌｉｎｅに接続され、さらにこのＭＯＳ
トランジスタのドレインはＳｕｂ Ｓｏｕｒｃｅ Ｌｉ
ｎｅを通してそれぞれのメモリセルのＭＯＳトランジス
タのソースに接続されている。
【００６７】具体的に、たとえば図５のＮＯＲ接続方式
においては、メモリセルＭＯＳトランジスタＭ１〜Ｍ１
６と、ワード線ＷＬ０〜ＷＬＸ、データ線ＤＬ０〜ＤＬ
Ｙおよび共通のＳｏｕｒｃｅ Ｌｉｎｅとにより構成さ
れている。Ｓｏｕｒｃｅ Ｌｉｎｅの電位は、ソース・
チャネル電位切り換え回路ＳＶＣにより切り換えられ
る。同図のメモリセル群において、同じ行に配置された
メモリセル、たとえばＭ１、Ｍ５、・・・、Ｍ１３の制
御ゲートは同一のワード線ＷＬ０に接続され、同じ列に
配置されたメモリセル、たとえばＭ１、Ｍ２、・・・、
Ｍ４のドレインは同一のデータ線ＤＬ０に接続されてい
る。
【００６８】データ線ＤＬ０〜ＤＬＹは、上記列アドレ
スデコーダＹＤＣＲによって形成された選択信号を受け
る列選択スイッチを介して共通のＤａｔａ Ｌｉｎｅに
接続される。Ｄａｔａ Ｌｉｎｅには外部端子Ｉ／Ｏか
らマルチプレクサ回路ＭＰを介して入力される書き込み
信号を受ける書き込みデータの入力バッファ回路ＤＩＢ
の外部端子が、書き込み時にオンとなる書き込み制御信
号を受けるスイッチＭＯＳトランジスタを介して接続さ
れる。この書き込み時には、入力バッファ回路ＤＩＢに
入力される電源電圧がメモリセルのドレイン端子電圧と
なる。
【００６９】共通のＤａｔａ Ｌｉｎｅは、読み出し時
にオンとなる読み出し制御信号を受けるスイッチＭＯＳ
トランジスタを介してデータレジスタ＆センスアンプ共
用回路ＤＲ＆ＳＡに結合され、さらに読み出しデータの
出力バッファ回路ＤＯＢを通りマルチプレクサ回路ＭＰ
を介して外部端子Ｉ／Ｏに接続される。また、データ線
ＤＬ０〜ＤＬＹ毎にセンスラッチ回路ＳＬが接続され、
列選択スイッチＭＯＳトランジスタを介して共通のＤａ
ｔａ Ｌｉｎｅに接続されるようにしてもよい。
【００７０】しきい値の高いメモリセルは、その浮遊ゲ
ートに電子が蓄積されているため、制御ゲートすなわち
ワード線ＷＬに選択電位を与えてもドレイン電流は流れ
ない。他方、浮遊ゲートに電子の注入が行われていない
メモリセルのしきい値は低く、ワード線ＷＬに選択電位
を与えた場合に電流が流れる。このドレイン電流をセン
スラッチ回路ＳＬで読み出すことにより、メモリセルの
しきい値の高低を記憶装置の情報とする。
【００７１】読み出し動作、書き換え動作（消去動作お
よび書き込み動作）などの動作モードには、上記外部端
子／ＣＥ、／ＷＥのチップイネーブル信号、ライトイネ
ーブル信号の活性と外部端子Ｉ／Ｏのデータ、たとえば
読み出し動作００Ｈ、消去動作２０Ｈ、書き込み動作１
０Ｈなどによるコマンド入力により各動作モードとな
り、この場合にコントロール信号バッファ回路ＣＳＢで
各動作に必要な内部信号を発生する。
【００７２】また、書き換え動作中であるか、書き換え
動作が終了したか、消去動作中か否か、書き込み動作中
か否かをステータスポーリングまたはレディ／ビジィ信
号などにより外部から知ることを可能とする。セクタ単
位での連続的な読み出し動作およびセクタ単位での書き
込みデータ（セクタデータ）の受け付けなどにおいて
は、外部端子ＳＣからの信号に同期させて出力および入
力させてもよい。
【００７３】読み出し動作時には、読み出しが行われる
メモリセルに接続されたワード線ＷＬおよびデータ線Ｄ
Ｌを選択する。
【００７４】以上のようにして、メモリマトリックスＭ
ｅｍｏｒｙ Ｍａｔｒｉｘ内の任意のワード線ＷＬおよ
びデータ線ＤＬにより所望とするメモリセルが選択さ
れ、このメモリセルに対して書き込みまたは消去による
書き換え動作、読み出し動作が行われる。
【００７５】ここで、本実施の形態のメモリセルのしき
い値電圧を下げる動作および上げる動作シーケンスのセ
ンスラッチ回路内のフリップフロップのデータを図３０
および図３１に、また図３２のセンスラッチ回路を動作
させるタイミング波形図を図３３および図３４により説
明する。図３２にはメモリマトリックスＭｅｍｏｒｙＭ
ａｔｒｉｘの一部が詳細に示され、この例ではメモリマ
トリックスＭｅｍｏｒｙ Ｍａｔｒｉｘがオープンビッ
トライン方式による構成となっている。なお、折り返し
データ線方式などについても適用可能である。
【００７６】このオープンビットライン方式による図３
２においては、図３に対応するメモリマトリックスＭｅ
ｍｏｒｙ Ｍａｔｒｉｘがｕ側とｄ側の２つのブロック
に分けられ、各ブロック内のデータ線Ｄｕ／ｄにつなが
るセンスラッチ回路ＳＬを有する構成となっており、こ
のセンスラッチ回路ＳＬを構成するＭＯＳトランジスタ
などからなる回路はセンスラッチを中心にしてｕ側とｄ
側に対称に設けられ、図３のセンスラッチ回路ＳＬ、列
ゲートアレイ回路ＹＧに対応される部分である。なお、
図３２においては、一例としてセンスラッチ回路ＳＬ１
のみを枠取りして示している。
【００７７】図３０および図３１に記載のセンスラッチ
回路ＳＬのフリップフロップのデータ“０”は、フリッ
プフロップが接続されているメモリセルのしきい値電圧
が高い状態のしきい値電圧と定義しており、フリップフ
ロップのデータは接地電位Ｖｓｓである。また、フリッ
プフロップのデータ“１”は、メモリセルのしきい値電
圧が低い状態のしきい値電圧と定義しており、フリップ
フロップのデータはたとえば外部電源電圧Ｖｃｃであ
り、書き換え動作時には内部昇圧電位のドレイン端子電
圧となる。
【００７８】図３３および図３４のタイミング波形図
は、メモリマトリックスＭｅｍｏｒｙＭａｔｒｉｘのｕ
側のメモリセル群（セクタ）を選択した波形図であり、
実線の波形がｕ側の信号で、破線がｄ側の信号である。
また、メモリマトリックスＭｅｍｏｒｙ Ｍａｔｒｉｘ
を構成するメモリセルの接続を図７に示すＡＮＤ方式の
接続メモリセルとする。また、説明動作はデータ線をｅ
ｖｅｎ，ｏｄｄに分けて、ベリファイ動作を行っている
が、これに限定されるのではなく、ｅｖｅｎ，ｏｄｄ同
時にベリファイ動作を行ってもよい。
【００７９】まず、メモリセルのしきい値電圧を下げる
動作シーケンスを図３０で説明する。この動作を書き込
み動作とする場合には、高しきい値電圧（消去状態）を
保持するメモリセルに接続されているビットに対応する
センスラッチ回路ＳＬ内のフリップフロップを“０”と
し、低しきい値電圧（選択書き込み）に書き換えるメモ
リセルに接続するフリップフロップを“１”とするデー
タを入力する。消去動作とする場合には、全てのデータ
を“１”にセットする。
【００８０】その後、フローティングゲート内の電荷を
ドレイン領域にＦｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍトンネ
ル現象で引き抜く書き換え動作を行う。ベリファイで
は、選択ワード線の電圧をたとえば1.５Ｖとし、データ
線側を書き換え動作で対象であるフリップフロップのデ
ータ“１”に対応するデータ線のみを選択的にプリチャ
ージを行う。書き換えしきい値電圧レベル、すなわちベ
リファイワード線電圧である1.５Ｖに到達したメモリセ
ルではセル電流が流れてＰａｓｓとなり、データ線の電
位を放電する。従って、フリップフロップのデータは
“０”に書き換えられる。
【００８１】一方、1.５Ｖに未達のメモリセルではセル
電流は流れずにＦａｉｌとなり、データ線の電位はプリ
チャージした電圧を保ち、フリップフロップのデータの
“１”を保持している。ベリファイ後のフリップフロッ
プのデータを再書き換えのデータとし、書き換えとベリ
ファイ動作を繰り返す。フリップフロップの全てのデー
タが“０”となることでしきい値電圧を下げる動作は終
了する。この一括判定はチップ内で自動的に行う。
【００８２】図３３にメモリセルのしきい値電圧を下げ
る動作において、センスラッチ回路ＳＬを動作させるタ
イミング波形図を示す。
【００８３】ｔ２までにフリップフロップのデータを確
定し、ｔ２からｔ６がしきい値電圧を下げる動作、ｔ６
からｔ１０間にｅｖｅｎ側のベリファイ、ｔ１０からｔ
１１間にｏｄｄ側のベリファイ、ｔ１１からｔ１３間に
メモリセルしきい値電圧の全ビット終了判定を行う。
【００８４】しきい値電圧を下げる動作を消去動作とす
る場合には、ｔ１からｔ２間、非選択側のＲＳＬｅｄ，
ＲＳＬｏｄを選択しフリップフロップの電源電圧ＶＳＰ
ｅ／ｏ，ＶＳＮｅ／ｏを活性化することにより、フリッ
プフロップのデータを全選択にセットする。また、しき
い値電圧を下げる動作を書き込み動作とする場合には、
ｔ１までに書き込み情報をセンスラッチ回路ＳＬを構成
するフリップフロップにデータを入力し、ｔ１からｔ２
間をとばし、ｔ２からのタイミング波形となる。
【００８５】ｔ２からｔ３間に、ＰＣｅｕ，ＰＣｏｕを
選択することにより、フリップフロップのデータを選択
的にデータ線Ｄ１からＤｎに情報を伝達させる。その
後、ｔ３からｔ５間に、ＴＲｅｕ，ＴＲｏｕを選択して
書き換えドレイン電圧を供給する。ＴＲｅｕ，ＴＲｏｕ
の選択前にＰＣｅｕ，ＰＣｏｕを選択するのは、ＴＲｅ
ｕ，ＴＲｏｕのみを選択した場合、データ線Ｄｕ１から
Ｄｕｎの容量がフリップフロップ側ＤｕｌｆからＤｕｎ
ｆの容量より大きいので、フリップフロップのデータを
破壊してしまうためである。
【００８６】ＴＲｅｕ，ＴＲｏｕおよびＳＧ１ａ／ｂの
電位を６Ｖとするのは、しきい値電圧を下げる動作時の
ときのドレイン端子電圧５Ｖ（ＶＳＰｅおよびＶＳＰ
ｏ）をトランスファするためであり、ドレイン電圧を上
げる場合には、ＴＲｅｕ，ＴＲｏｕおよびゲート信号Ｓ
Ｇ１ｕ／ｄのドレイン側Ｓｅｌｅｃｔ Ｇａｔｅ１のＭ
ＯＳトランジスタのしきい値電圧を考慮してＴＲｅｕ，
ＴＲｏｕおよびＳＧ１ｕ／ｄのゲート電位を設定する。
【００８７】選択ワード線電圧Ｗｕの電位を立ち下げた
（ｔ３）後、ＳＧ１ｕ／ｄを選択（ｔ４）するのは、ワ
ード線の遅延時間がドレイン側Ｓｅｌｅｃｔ Ｇａｔｅ
１と比較して大きいからである。正味の書き換え時間は
ｔ４からｔ５の間であり、ワード線を負電圧−９Ｖとす
ることで、選択的にデータ線電圧を５Ｖとすることで所
望のメモリセルの浮遊ゲートに電界が生じ、電子が放出
される。
【００８８】ｔ５からｔ６間は、データ線Ｄｕ１からＤ
ｕｎの電位およびサブデータラインＳｕｂ Ｄａｔｅ
Ｌｉｎｅ、サブソースラインＳｕｂ Ｓｏｕｒｃｅ Ｌ
ｉｎｅを接地電圧Ｖｓｓに放電するためにＤＤｅｕ／
ｄ，ＤＤｏｕ／ｄおよびドレイン側Ｓｅｌｅｃｔ Ｇａ
ｔｅ１のゲート信号ＳＧ１ｕ／ｄ、ソース側Ｓｅｌｅｃ
ｔ Ｇａｔｅ２のゲート信号ＳＧ２ｕ／ｄが選択され
る。
【００８９】ｔ６からｔ７間は、フリップフロップのデ
ータにより選択的にデータ線にプリチャージを行うため
と、リファレンス電位を非選択側メモリマトリックスＭ
ｅｍｏｒｙ Ｍａｔｒｉｘのｄ側のデータ線に供給する
ために、ＰＣｅｕとＲＣｅｄが選択される。ここでＭＯ
Ｓトランジスタのしきい値電圧を考慮すると、プリチャ
ージの電位を1.０ＶとするとＰＣｅｕの電位は2.０Ｖと
なり、リファレンス電位0.５ＶではＲＣｅｄの電位は1.
５Ｖとなる。
【００９０】ｔ７までは、フリップフロップのデータを
保持するために内部電源電圧ＶＳＰｅ／ｏ，ＶＳＮｅ／
ｏは活性化されている。ｔ６からｔ１１の直前までの間
では、選択ワード線電位はベリファイ電圧の1.５Ｖであ
る。
【００９１】ｅｖｅｎ側ベリファイ時のメモリセルの放
電時間は、ｔ７のソース側Ｓｅｌｅｃｔ Ｇａｔｅ２の
ゲート信号ＳＧ２ｕの選択から、ｔ８のドレイン側Ｓｅ
ｌｅｃｔ Ｇａｔｅ１のゲート信号ＳＧ１ｕの非活性ま
でであり、この間ｅｖｅｎ側のフリップフロップはＲＳ
Ｌｅｕ／ｄ信号の活性によりリセットされている。
【００９２】その後、ｔ８からｔ９間にＴＲｅｕ／ｄを
選択し、ｅｖｅｎ側のフリップフロップの電源電圧ＶＳ
Ｐｅ，ＶＳＮｅを再び活性化することで、ベリファイ後
のメモリセルの情報をｅｖｅｎ側のフリップフロップに
取り込むことができる。すなわち、メモリセルの情報で
あるしきい値電圧が低い場合または高い場合により、デ
ータ線の電位が放電状態またはプリチャージ電圧を保っ
ている。ｔ９からｔ１０間は、ｅｖｅｎ側ベリファイ時
のデータ線Ｄｕｎ−１の電位およびサブデータラインＳ
ｕｂ Ｄａｔｅ Ｌｉｎｅ、サブソースラインＳｕｂ
ＳｏｕｒｃｅＬｉｎｅを接地電圧Ｖｓｓに放電する。
【００９３】次に、ｏｄｄ側のベリファイ動作をｅｖｅ
ｎ側ベリファイと同様にｔ１０からｔ１１間に行う。そ
の後、ｔ１１からｔ１３間にメモリセルしきい値電圧の
全ビット終了判定を行う。全てのメモリセルのしきい値
電圧が下がっていれば、フリップフロップのデータが接
地電圧Ｖｓｓであり、このＶｓｓを判定する。ＡＬｅｕ
およびＡＬｏｕを活性化（ｔ１１からｔ１２間）した
後、その電位を検証し、接地電圧Ｖｓｓの場合はｔ２へ
繰り返し、しきい値電圧を下げる動作を継続させる。ま
た、ＡＬｅｕ，ＡＬｏｕがＨｉｇｈレベルの場合にはし
きい値電圧を下げる動作を終了する。
【００９４】メモリセルのしきい値電圧を上げる動作シ
ーケンスを図３１で説明する。この動作を書き込み動作
とする場合には、低しきい値電圧（消去状態）を保持す
るメモリセルに接続されているビットに対応するセンス
ラッチ回路ＳＬ内のフリップフロップを“１”とし、高
しきい値電圧（選択書き込み）に書き換えるメモリセル
に接続するフリップフロップを“０”とするデータを入
力する。消去動作とする場合には、全てのデータを
“０”にセットする。
【００９５】その後、チャネル全面Ｆｏｗｌｅｒ−Ｎｏ
ｒｄｈｅｉｍトンネル現象で電子をフローティングゲー
トに注入する書き換え動作を行う。ベリファイでは、選
択ワード線の電圧をたとえば2.８Ｖとし、全データ線を
対象としてプリチャージを行う。書き換えしきい値電圧
レベル、すなわちベリファイワード線電圧である2.８Ｖ
に未達しているメモリセルではセル電流が流れてＦａｉ
ｌとなり、データ線の電位を放電する。従って、フリッ
プフロップのデータは“０”を保持している。
【００９６】また一方、2.８Ｖに到達したメモリセルで
はセル電流が流れずにＰａｓｓとなり、データ線の電位
はプリチャージした電圧を保ち、フリップフロップのデ
ータは“１”に書き換えられる。ベリファイ後のフリッ
プフロップのデータを再書き換えのデータとし、しきい
値電圧を上げる動作とベリファイ動作を繰り返す。フリ
ップフロップの全てのデータが“１”となることで動作
は終了する。この一括判定はチップ内で自動的に行う。
【００９７】図３４にメモリセルのしきい値電圧を上げ
る動作において、センスラッチ回路ＳＬを動作させるタ
イミング波形図を示す。
【００９８】ｔ２までにフリップフロップのデータを確
定し、ｔ２からｔ６がしきい値電圧を上げる動作、ｔ６
からｔ１２間にｅｖｅｎ側のベリファイ、ｔ１２からｔ
１３間にｏｄｄ側のベリファイ、ｔ１３からｔ１５間に
メモリセルしきい値電圧の全ビット終了判定を行う。
【００９９】しきい値電圧を上げる動作を消去動作とす
る場合には、ｔ１からｔ２間、選択側のＲＳＬｅｄ，Ｒ
ＳＬｏｄを選択してフリップフロップの電源電圧ＶＳＰ
ｅ／ｏ，ＶＳＮｅ／ｏを活性化することにより、フリッ
プフロップのデータを全選択にセットする。また、しき
い値電圧を上げる動作を書き込み動作とする場合には、
ｔ１までに書き込み情報をセンスラッチ回路ＳＬを構成
するフリップフロップにデータを入力し、ｔ１からｔ２
間をとばし、ｔ２からのタイミング波形となる。
【０１００】ｔ２からｔ３間に、ＰＣｅｕ，ＰＣｏｕを
活性化させ、フリップフロップのデータをデータ線に伝
達させる。その後、ｔ６までの間、しきい値電圧を下げ
る動作と同様に信号線を活性化することでしきい値電圧
を上げる動作を実行できる。ただし、このときの書き換
えを行った対象ワード線の電位はワード線電圧の１６Ｖ
の高電圧を印加し、フリップフロップの電源電圧ＶＳＰ
ｅ／ｏを非選択チャネル・ドレイン電圧の８Ｖの電圧と
し、さらにドレイン電圧をトランスファするＭＯＳトラ
ンジスタのゲート信号ＴＲｅｕ／ｄ，ＴＲｏｕ／ｄおよ
びＳＧ１ｕ／ｄの電位を９Ｖの選択戻しトランスファゲ
ート電圧とする。
【０１０１】ｔ６からｔ７間は、選択の全データ線にプ
リチャージ電位を、非選択側メモリマトリックスＭｅｍ
ｏｒｙ Ｍａｔｒｉｘのデータ線にリファレンス電位を
供給するために、ＲＣｅｕの電圧を2.０Ｖ、ＲＣｅｄの
電圧を1.５Ｖが印加される。ｅｖｅｎ側ベリファイ時の
メモリセルの放電時間は、ｔ７のソース側Ｓｅｌｅｃｔ
Ｇａｔｅ２のゲート信号ＳＧ２ｕの選択から、ｔ８の
ドレイン側Ｓｅｌｅｃｔ Ｇａｔｅ１のゲート信号ＳＧ
１ｕの非活性までである。
【０１０２】ｔ８からｔ９間に、ＰＣｅｕ／ｄを選択
し、フリップフロップのデータをデータ線に伝達する。
その後、ｔ９からｔ１０間でフリップフロップのリセッ
ト動作を行い、ｔ１０からｔ１１間にＴＲｅｕ／ｄを選
択し、ｅｖｅｎ側のフリップフロップの電源電圧ＶＳＰ
ｅ，ＶＳＮｅを再び活性化することで、ベリファイ後の
メモリセルの情報をｅｖｅｎ側のフリップフロップに取
り込むことができる。
【０１０３】次に、ｏｄｄ側のベリファイ動作をｅｖｅ
ｎ側ベリファイと同様にｔ１２からｔ１３間に行う。そ
の後、ｔ１３からｔ１５間に判定を行う。しきい値電圧
を上げたいメモリセルのしきい値電圧がベリファイワー
ド線電圧以上であれば、フリップフロップのデータが電
源電圧ＶＳＰｅ／ｏの電位となり、このＨｉｇｈ状態を
判定する。そのため、非選択側のＡＬｅｄおよびＡＬｏ
ｄを活性化して検証を行う。接地電圧Ｖｓｓの場合はｔ
２からのしきい値電圧を上げる動作となり、Ｈｉｇｈレ
ベルの場合には動作を終了する。
【０１０４】以上のようにして、半導体不揮発性記憶装
置の情報に対応したメモリセルのしきい値電圧を図１７
に示すように、それぞれの情報に対応するしきい値電圧
を揃えることができる。２値以上の情報に対応するため
には、たとえば最も低いしきい値電圧を消去状態とし、
それをビット毎に制御してしきい値電圧を揃え、１回毎
にしきい値電圧を上げる動作の書き込みデータを入力
し、ビット毎に制御してしきい値電圧を揃える。また、
最も高いしきい値電圧を消去状態とし、書き込み動作で
低いしきい値電圧を実現してもよい。
【０１０５】次に、本実施の形態の特徴として、読み出
し選択ワード線電圧Ｖｒｗを外部より印加される電源電
圧Ｖｃｃより低い値を印加し、メモリセルの２つの状態
の高いしきい値電圧ＶｔｈＨと低いしきい値電圧Ｖｔｈ
Ｌとのしきい値電圧差を小さくして、メモリセルの熱平
衡状態のしきい値電圧ＶｔｈｉをＶｔｈＨとＶｔｈＬの
間に定義することによる作用効果を、図９〜図１３の特
性図に基づいて順に説明する。
【０１０６】図９は、時間変化に対するメモリセルのし
きい値電圧を示す図であり、すなわち書き換え動作時間
に対するしきい値電圧の特性において、たとえば高いし
きい値電圧ＶｔｈＨを4.３Ｖから2.８Ｖに下げて低いし
きい値電圧ＶｔｈＬ（1.５Ｖ）とのしきい値電圧差を1.
３Ｖに小さくした場合に、１ｍｓの書き換え時間で、従
来は１６Ｖの消去ワード線電圧Ｖｅｗであるのに対し
て、本実施の形態においては１4.５Ｖに下げることがで
きる。これによって、書き換え電圧の低電圧化を図るこ
とができる。
【０１０７】図１０は、書き換え回数後の読み出しワー
ド線電圧に対するメモリセルのディスターブ耐性を示す
図であり、読み出し選択ワード線電圧Ｖｒｗとして外部
より印加される電源電圧Ｖｃｃより低い値を印加するこ
とにより、たとえば電源電圧Ｖｃｃを3.３Ｖ、読み出し
選択ワード線電圧Ｖｒｗを2.０Ｖの場合に、１０ｙｅａ
ｒｓのディスターブ時間で、従来は１０5 ｃｙｃｌｅの
書き換え回数Ｗ／Ｅであるのに対して、本実施の形態に
おいては１０6 ｃｙｃｌｅに増やすことができる。これ
により、読み出しワード線電圧の低電圧化を図ることが
できる。
【０１０８】図１１は、書き換え回数に対するＶｔｈＨ
−ＶｔｈＬの変化量を示す図であり、たとえば書き換え
回数が１０5 ｃｙｃｌｅの場合にはＶｔｈＨ−ＶｔｈＬ
の変化量は３Ｖ、１０3 ｃｙｃｌｅの場合には５Ｖとな
り、すなわち本実施の形態のように電位差を小さくする
ことによって書き換え回数を増やすことができる。これ
により、書き換え回数の向上を図ることができる。すな
わち、書き換えしきい値電圧のＶｔｈＨとＶｔｈＬを、
たとえば2.８Ｖと1.５Ｖとすることにより、書き換え動
作時における総通過電荷量の低減を図る。
【０１０９】図１２は、Ｖｔｈｗ−Ｖｔｈｉに対するデ
ータリテンション耐性を示す図であり、すなわちデータ
のリテンション特性は、熱平衡状態のしきい値電圧Ｖｔ
ｈｉと書き換え動作後のしきい値電圧Ｖｔｈｗ（Ｖｔｈ
ＨまたはＶｔｈＬ）との差に比例するため、ＶｔｈＨと
ＶｔｈＬ間にＶｔｈｉを定義することにより、信頼性に
対する２つのデータリテンションを考慮に入れて読み出
しワード線電圧を設定することができる。すなわち、Ｖ
ｔｈＨ−ＶｔｈｉおよびＶｔｈｉ−ＶｔｈＬの差を、た
とえば0.８Ｖと0.５Ｖと小さくすることにより、リテン
ション時のトンネル絶縁膜の電界を緩和することができ
る。
【０１１０】図１３は、書き換え動作時間の変化に対す
るメモリセルのしきい値電圧を示す図であり、たとえば
高いしきい値電圧ＶｔｈＨを4.３Ｖから2.８Ｖに下げて
低いしきい値電圧ＶｔｈＬ（1.５Ｖ）との電圧差を1.３
Ｖに小さくした場合に、選択セルの１ｍｓの書き換え動
作時間で、従来は非選択セルの書き換え動作時間がマー
ジンが１０ｍｓであるのに対して、本実施の形態におい
ては３００ｍｓにマージンを上げることができる。これ
により、非選択セルのワードディスターブ耐性の向上を
図ることができる。
【０１１１】従って、本実施の形態の半導体不揮発性記
憶装置によれば、読み出し選択ワード線電圧として電源
電圧Ｖｃｃより低い値を印加し、メモリセルの２つの状
態のしきい値電圧差（ＶｔｈＨ−ＶｔｈＬ）を小さくす
ることにより、書き換え動作電圧を低電圧化することが
でき、これによって浮遊ゲートに電子を注入または電子
を放出する際の絶縁膜のダメージを緩和して膜劣化を著
しく軽減することができ、書き換え回数の制約を大幅に
向上させることができる。
【０１１２】また、メモリセルの熱平衡状態のしきい値
電圧Ｖｔｈｉを２つの状態のしきい値電圧ＶｔｈＨとＶ
ｔｈＬとの間に定義することにより、書き換え動作電圧
において、しきい値の高くする動作および低くする動作
に印加する電圧を平等化することができる。
【０１１３】さらに、データのリテンション特性におい
て、信頼性に対する２つのデータリテンションを考慮に
いれて読み出しワード線電圧を設定することができるの
で、読み出しワード線電圧を下げること、およびしきい
値を下げる動作での高いしきい値電圧を保ちたいメモリ
セルにおいて、ディスターブ特性を向上させることがで
きる。
【０１１４】また、外部電源電圧Ｖｃｃに熱平衡状態の
しきい値電圧Ｖｔｈｉを近づけて読み出しワード線電圧
をＶｃｃとすることも可能であり、あるいは読み出しワ
ード線電圧をＶｃｃより装置内部で昇圧した高い電圧に
Ｖｔｈｉを近づけてもよい。すなわち、読み出しワード
線電圧ＶｖｗがＶｔｈｉに近づくこと、またＶｔｈｉと
ＶｔｈＨ、ＶｔｈｉとＶｔｈＬが0.５Ｖ〜2.０Ｖである
ことを特徴とする。
【０１１５】以上、本発明者によってなされた発明を実
施の形態に基づき具体的に説明したが、本発明は前記実
施の形態に限定されるものではなく、その要旨を逸脱し
ない範囲で種々変更可能であることはいうまでもない。
【０１１６】たとえば、本実施の形態の半導体不揮発性
記憶装置については、フラッシュメモリ（ＥＥＰＲＯ
Ｍ）に適用した場合について説明したが、本発明は前記
実施の形態に限定されるものではなく、ＥＥＰＲＯＭ、
ＥＰＲＯＭなどの電気的に書き換え可能な他の不揮発性
の半導体記憶装置について広く適用可能である。
【０１１７】また、本実施の形態の半導体不揮発性記憶
装置においては、フラッシュメモリとして記憶装置単位
で使用される場合に限らず、たとえばコンピュータシス
テム、デジタル・スチル・カメラシステム、自動車シス
テムなどの各種システムの記憶装置として広く用いら
れ、一例として図１４によりコンピュータシステムにつ
いて説明する。
【０１１８】図１４において、このコンピュータシステ
ムは、情報機器としての中央処理装置ＣＰＵ、情報処理
システム内に構築したＩ／Ｏバス、Ｂｕｓ Ｕｎｉｔ、
主記憶メモリや拡張メモリなどの高速メモリをアクセス
するメモリ制御ユニットＭｅｍｏｒｙ Ｃｏｎｔｒｏｌ
Ｕｎｉｔ、主記憶メモリとしてのＤＲＡＭ、基本制御
プログラムが格納されたＲＯＭ、先端にキーボードが接
続されたキーボードコントローラＫＢＤＣなどによって
構成される。さらに、表示アダプタとしてのＤｉｓｐｌ
ａｙ ＡｄａｐｔｅｒがＩ／Ｏバスに接続され、上記Ｄ
ｉｓｐｌａｙＡｄａｐｔｅｒの先端にはディスプレイＤ
ｉｓｐｌａｙが接続されている。
【０１１９】そして、上記Ｉ／Ｏバスにはパラレルポー
トＰａｒａｌｌｅｌ Ｐｏｒｔ Ｉ／Ｆ、マウスなどの
シリアルポートＳｅｒｉａｌ Ｐｏｒｔ Ｉ／Ｆ、フロ
ッピーディスクドライブＦＤＤ、上記Ｉ／Ｏバスよりの
ＨＤＤ Ｉ／Ｆに変換するバッファコントローラＨＤＤ
Ｂｕｆｆｅｒが接続される。また、上記メモリ制御ユ
ニットＭｅｍｏｒｙ Ｃｏｎｔｒｏｌ Ｕｎｉｔからの
バスと接続されて拡張ＲＡＭおよび主記憶メモリとして
のＤＲＡＭが接続されている。
【０１２０】ここで、このコンピュータシステムの動作
について説明する。電源が投入されて動作を開始する
と、まず上記中央処理装置ＣＰＵは、上記ＲＯＭを上記
Ｉ／Ｏバスを通してアクセスし、初期診断、初期設定を
行う。そして、補助記憶装置からシステムプログラムを
主記憶メモリとしてのＤＲＡＭにロードする。また、上
記中央処理装置ＣＰＵは、上記Ｉ／Ｏバスを通してＨＤ
ＤコントローラにＨＤＤをアクセスするものとして動作
する。
【０１２１】そして、システムプログラムのロードが終
了すると、ユーザの処理要求に従い、処理を進めてい
く。なお、ユーザは上記Ｉ／Ｏバス上のキーボードコン
トローラＫＢＤＣや表示アダプタＤｉｓｐｌａｙ Ａｄ
ａｐｔｅｒにより処理の入出力を行いながら作業を進め
る。そして、必要に応じてパラレルポートＰａｒａｌｌ
ｅｌ Ｐｏｒｔ Ｉ／Ｆ、シリアルポートＳｅｒｉａｌ
Ｐｏｒｔ Ｉ／Ｆに接続された入出力装置を活用す
る。
【０１２２】また、本体上の主記憶メモリとしてのＤＲ
ＡＭでは主記憶容量が不足する場合は、拡張ＲＡＭによ
り主記憶を補う。ユーザがファイルを読み書きしたい場
合には、ユーザは上記ＨＤＤが補助記憶装置であるもの
として補助記憶装置へのアクセスを要求する。そして、
本発明のフラッシュメモリによって構成されたフラッシ
ュファイルシステムはそれを受けてファイルデータのア
クセスを行う。
【０１２３】以上のようにして、フラッシュメモリなど
の記憶装置は、コンピュータシステムのフラッシュファ
イルシステムなどとして広く適用可能である。
【０１２４】さらに、ノート型パーソナルコンピュー
タ、携帯情報端末などのコンピュータシステムにおいて
は、システムに挿脱可能に設けられるＰＣカードなどが
用いられ、このＰＣカードはたとえば図３５に示すよう
に、ＲＯＭおよびＲＡＭを有する中央処理装置ＣＰＵ
と、このＣＰＵとの間でデータの送受信が可能に接続さ
れるフラッシュアレイＦＬＡＳＨ−ＡＲＲＡＹ、コント
ローラＣｏｎｔｒｏｌｌｅｒと、データの送信が可能に
接続されるコントロールロジック回路Ｃｏｎｔｒｏｌ
Ｌｏｇｉｃ、バッファ回路Ｂｕｆｆｅｒ、インタフェー
ス回路Ｉｎｔｅｒｆａｃｅなどから構成されている。
【０１２５】また、このＰＣカードにおいては、フラッ
シュアレイＦＬＡＳＨ−ＡＲＲＡＹ、コントロールロジ
ック回路Ｃｏｎｔｒｏｌ Ｌｏｇｉｃ、バッファ回路Ｂ
ｕｆｆｅｒ、インタフェース回路Ｉｎｔｅｒｆａｃｅの
間でデータの送受信が可能となっており、ＰＣカードは
システム本体への挿入状態においてインタフェース回路
Ｉｎｔｅｒｆａｃｅを介してシステムバスＳＹＳＴＥＭ
−ＢＵＳに接続されるようになっている。
【０１２６】たとえば、中央処理装置ＣＰＵは８ビット
のデータ形式により全体の管理を行い、インタフェース
制御、書き換えおよび読み出し動作制御、さらに演算処
理などを司り、またフラッシュアレイＦＬＡＳＨ−ＡＲ
ＲＡＹはたとえば３２Ｍビットのフラッシュデバイスア
レイで形成され、たとえば１セクタは５１２バイトのデ
ータエリアと１６バイトのユーティリティエリアからな
り、８１９２セクタが１デバイスとなっている。
【０１２７】また、コントローラＣｏｎｔｒｏｌｌｅｒ
は、セルベースまたはディスクリートＩＣなどから形成
され、ＤＲＡＭまたはＳＲＡＭなどによるセクタテーブ
ルが設けられている。コントロールロジック回路Ｃｏｎ
ｔｒｏｌ Ｌｏｇｉｃからは、タイミング信号、コント
ロール信号が発生され、またバッファ回路Ｂｕｆｆｅｒ
は書き換え時のデータの一時的な格納のために用いられ
る。
【０１２８】以上のように、フラッシュメモリなどの記
憶装置はＰＣカードにも用いることができ、さらにこの
不揮発性の半導体記憶装置は電気的にデータの書き換え
が要求される各種システムに広く用いることができる。
【０１２９】
【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
【０１３０】(1).メモリセルの２つの状態のしきい値電
圧のうち、高い方のしきい値電圧を低い方のしきい値電
圧に近づけ、書き換え動作電圧を低電圧化することによ
り、浮遊ゲートに電子を注入または電子を放出する際の
絶縁膜の劣化の起因である移動電荷量を低減させ、絶縁
膜の膜劣化を抑制することができるので、書き換え回数
の制約を大幅に向上させて書き換え耐性の向上を図るこ
とが可能となる。
【０１３１】(2).メモリセルの２つの状態の高いしきい
値電圧ＶｔｈＨと低いしきい値電圧ＶｔｈＬとの間に熱
平衡状態のしきい値電圧Ｖｔｈｉを定義することによ
り、書き換え動作電圧において、しきい値の高くする動
作および低くする動作に印加する電圧を平等化すること
が可能となる。
【０１３２】(3).データのリテンション特性において、
熱平衡状態のしきい値電圧Ｖｔｈｉを高いしきい値電圧
ＶｔｈＨと低いしきい値電圧ＶｔｈＬの間に定義するこ
とにより、信頼性に対する２つのデータリテンションを
考慮にいれて読み出しワード線電圧を設定することがで
きるので、読み出しワード線電圧を下げること、および
しきい値を下げる動作での高いしきい値電圧を保ちたい
メモリセルのディスターブ特性を向上させることが可能
となる。
【０１３３】(4).特に電気的書き換えが可能な半導体不
揮発性記憶装置において、書き換えしきい値電圧によっ
て低電圧化を図り、浮遊ゲートに電子を注入および電子
を放出する際の絶縁膜の劣化を抑制し、書き換え耐性を
向上させることができ、特にこれを用いたコンピュータ
システムなどにおいて、低電圧化によるシステムの消費
電力の低減、信頼性の向上が可能となる。
【図面の簡単な説明】
【図１】図１は本発明の一実施の形態である半導体不揮
発性記憶装置において、原理を説明するための読み出し
動作のワード線電圧に対する電流特性（しきい値特性）
を示す特性図である。
【図２】本実施の形態に対して本発明者が検討した比較
例である読み出し動作のワード線電圧に対する電流特性
を示す特性図である。
【図３】本実施の形態の半導体不揮発性記憶装置を示す
機能ブロック図である。
【図４】本実施の形態において、半導体不揮発性メモリ
セルのトランジスタを示す断面図である。
【図５】本実施の形態において、メモリマトリックスを
構成するメモリセルの接続例（ＮＯＲ）を示す回路図で
ある。
【図６】本実施の形態において、メモリマトリックスを
構成するメモリセルの接続例（ＤＩＮＯＲ）を示す回路
図である。
【図７】本実施の形態において、メモリマトリックスを
構成するメモリセルの接続例（ＡＮＤ）を示す回路図で
ある。
【図８】本実施の形態において、メモリマトリックスを
構成するメモリセルの接続例（ＨＩＣＲ）を示す回路図
である。
【図９】本実施の形態において、時間変化に対するメモ
リセルしきい値電圧を示す特性図である。
【図１０】本実施の形態において、読み出しワード線電
圧に対するメモリセルのディスターブ耐性を示す特性図
である。
【図１１】本実施の形態において、書き換え回数に対す
るＶｔｈＨ−ＶｔｈＬの変化量を示す特性図である。
【図１２】本実施の形態において、Ｖｔｈｗ−Ｖｔｈｉ
に対するデータリテンション耐性を示す特性図である。
【図１３】本実施の形態において、時間変化に対するメ
モリセルしきい値電圧を示す特性図である。
【図１４】本実施の形態の半導体不揮発性記憶装置を用
いたコンピュータシステムを示す機能ブロック図であ
る。
【図１５】本実施の形態において、ワード線電圧を発生
するための機能ブロック図である。
【図１６】本実施の形態において、しきい値電圧に対す
るビット数を示す特性図である。
【図１７】本実施の形態において、他のしきい値電圧に
対するビット数を示す特性図である。
【図１８】本実施の形態に対する比較例において、しき
い値電圧に対するビット数を示す特性図である。
【図１９】本実施の形態に対する比較例において、他の
しきい値電圧に対するビット数を示す特性図である。
【図２０】本実施の形態において、シリアルアクセス方
式を示すタイミングチャートである。
【図２１】本実施の形態において、シリアルアクセス方
式におけるデータ出力の概略を示す説明図である。
【図２２】本実施の形態に対する比較例において、ラン
ダムアクセス方式を示すタイミングチャートである。
【図２３】本実施の形態に対する比較例において、ラン
ダムアクセス方式におけるデータ出力の概略を示す説明
図である。
【図２４】本実施の形態において、基準電圧発生回路を
示す回路図である。
【図２５】本実施の形態において、外部電源電圧に対す
る内部電源電圧を示す特性図である。
【図２６】本実施の形態において、他の半導体不揮発性
メモリセルのトランジスタを示す断面図である。
【図２７】本実施の形態において、図２６のメモリセル
における書き換えおよび読み出し動作の概略を示す説明
図である。
【図２８】本実施の形態において、さらに他の半導体不
揮発性メモリセルのトランジスタを示す断面図である。
【図２９】本実施の形態において、図２８のメモリセル
における書き換えおよび読み出し動作の概略を示す説明
図である。
【図３０】本実施の形態において、メモリセルのしきい
値電圧を下げる動作におけるデータ内容を示す説明図で
ある。
【図３１】本実施の形態において、メモリセルのしきい
値電圧を上げる動作におけるデータ内容を示す説明図で
ある。
【図３２】本実施の形態において、メモリマトリックス
の一部を詳細に示す回路図である。
【図３３】本実施の形態において、メモリセルのしきい
値電圧を下げる動作を示すタイミングチャートである。
【図３４】本実施の形態において、メモリセルのしきい
値電圧を上げる動作を示すタイミングチャートである。
【図３５】本実施の形態の半導体不揮発性記憶装置を用
いたＰＣカードを示す機能ブロック図である。
【符号の説明】
Ｍｅｍｏｒｙ Ｍａｔｒｉｘ メモリマトリックス ＸＡＤＢ 行アドレスバッファ ＸＤＣＲ 行アドレスデコーダ ＳＬ センスラッチ回路 ＹＧ 列ゲートアレイ回路 ＹＡＤＢ 列アドレスバッファ ＹＤＣＲ 列アドレスデコーダ ＳＶＣ ソース・チャネル電位切り換え回路 ＤＩＢ 入力バッファ回路 ＤＯＢ 出力バッファ回路 ＭＰ マルチプレクサ回路 ＭＣ モードコントロール回路 ＣＳＢ コントロール信号バッファ回路 ＶＳ 内蔵電源回路 １ 制御ゲート電極 ２ ドレイン電極 ３ ソース電極 ４ 浮遊ゲート ５ 層間絶縁膜 ６ トンネル絶縁膜 ７ Ｐ型基板 ８，９ 高不純物濃度のＮ型拡散層 １０ 低不純物濃度のＮ型拡散層 １１ 低不純物濃度のＰ型拡散層 １２ Ｐ型ウェル領域 １３ ＤＰ型ウェル領域 １４ Ｎ型アイソレーション層
───────────────────────────────────────────────────── フロントページの続き (72)発明者 辻川 哲也 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内 (72)発明者 大嶋 一義 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内 (72)発明者 宮沢 一幸 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内

Claims (12)

    【特許請求の範囲】
  1. 【請求項１】 半導体不揮発性のメモリセルのトランジ
    スタに流れる電流の大小に対応した、該メモリセルのし
    きい値電圧を読み出す半導体不揮発性記憶装置であっ
    て、任意の電圧が印加可能とされる１つの外部入力電源
    電圧端子を有し、読み出し選択ワード線電圧は、前記メ
    モリセルの２つの状態のしきい値を検証するワード線電
    圧の間の電位であり、かつ前記半導体不揮発性記憶装置
    に外部より印加される電源電圧より低い値の電圧が印加
    されていることを特徴とする半導体不揮発性記憶装置。
  2. 【請求項２】 それぞれが制御ゲート、ドレインおよび
    ソースを有する複数の不揮発性半導体メモリセルをアレ
    イ状に配置したメモリセルアレイと、前記複数のメモリ
    セル群（セクタ）の制御ゲートが共通に接続されたワー
    ド線と、前記複数のメモリセルのドレインが共通に接続
    されたビット線とを有し、ビット線毎に、メモリセルの
    センス動作とメモリセルのしきい値電圧の書き換えデー
    タのラッチ動作を行うフリップフロップと、ベリファイ
    後メモリセルのしきい値状態に応じてビット毎にフリッ
    プフロップの再データの自動設定を行う回路、総称セン
    スラッチ回路を備え、メモリセルのビット線毎に設けら
    れている、センスラッチ回路を構成するフリップフロッ
    プの書き換えデータを、書き換え動作後のメモリセルの
    しきい値電圧がベリファイワード線電圧に未達時にはデ
    ータ書き換え動作においてそのままのデータを維持し、
    しきい値電圧がベリファイワード線電圧に到達時にはデ
    ータ書き換え動作においてデータを書き換える動作シー
    ケンスを備えている半導体不揮発性記憶装置であって、
    任意の電圧が印加可能とされる１つの外部入力電源電圧
    端子を有し、読み出し選択ワード線電圧は、前記メモリ
    セルの２つの状態のしきい値を検証するワード線電圧の
    間の電位であり、かつ前記半導体不揮発性記憶装置に外
    部より印加される電源電圧より低い値の電圧が印加され
    ていることを特徴とする半導体不揮発性記憶装置。
  3. 【請求項３】 請求項１または２記載の半導体不揮発性
    記憶装置であって、前記読み出し選択ワード線電圧は、
    接地電圧でない正の電圧であり、かつ外部より印加され
    る電源電圧より低い値の電圧が印加されていることを特
    徴とする半導体不揮発性記憶装置。
  4. 【請求項４】 請求項１、２または３記載の半導体不揮
    発性記憶装置であって、前記読み出し選択ワード線電圧
    は、前記電源電圧より前記半導体不揮発性記憶装置内で
    降圧安定化した電源であることを特徴とする半導体不揮
    発性記憶装置。
  5. 【請求項５】 請求項２、３または４記載の半導体不揮
    発性記憶装置であって、前記読み出し選択ワード線電圧
    は、前記メモリセルの熱平衡状態のしきい値電圧に近い
    値であることを特徴とする半導体不揮発性記憶装置。
  6. 【請求項６】 請求項５記載の半導体不揮発性記憶装置
    であって、前記読み出し選択ワード線電圧は、前記メモ
    リセルの熱平衡状態のしきい値電圧の±0.５Ｖ程度であ
    ることを特徴とする半導体不揮発性記憶装置。
  7. 【請求項７】 請求項１、２または３記載の半導体不揮
    発性記憶装置であって、前記２値情報に対応するおのお
    ののしきい値電圧の間に前記メモリセルの熱平衡状態の
    しきい値電圧が定義されていることを特徴とする半導体
    不揮発性記憶装置。
  8. 【請求項８】 請求項７記載の半導体不揮発性記憶装置
    であって、前記２値情報に対応するおのおののしきい値
    電圧は、前記メモリセルの熱平衡状態のしきい値電圧か
    らの電位差がほぼ同じであることを特徴とする半導体不
    揮発性記憶装置。
  9. 【請求項９】 請求項８記載の半導体不揮発性記憶装置
    であって、前記電位差は0.５〜2.０Ｖ程度であることを
    特徴とする半導体不揮発性記憶装置。
  10. 【請求項１０】 請求項１、２、３、４、５、６、７、
    ８または９記載の半導体不揮発性記憶装置であって、前
    記メモリセルに対してシリアルアクセス可能とすること
    を特徴とする半導体不揮発性記憶装置。
  11. 【請求項１１】 請求項１、２、３、４、５、６、７、
    ８または９記載の半導体不揮発性記憶装置であって、前
    記メモリセルに対してシリアルアクセスにデータを読み
    出すことを特徴とする半導体不揮発性記憶装置。
  12. 【請求項１２】 請求項１、２、３、４、５、６、７、
    ８、９、１０または１１記載の半導体不揮発性記憶装置
    を用いたコンピュータシステムであって、前記半導体不
    揮発性記憶装置に加えて、少なくとも中央処理装置およ
    びその周辺回路などを有することを特徴とするコンピュ
    ータシステム。
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