JPH05266680A - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
- Publication number
- JPH05266680A JPH05266680A JP4063899A JP6389992A JPH05266680A JP H05266680 A JPH05266680 A JP H05266680A JP 4063899 A JP4063899 A JP 4063899A JP 6389992 A JP6389992 A JP 6389992A JP H05266680 A JPH05266680 A JP H05266680A
- Authority
- JP
- Japan
- Prior art keywords
- voltage
- control gate
- sense amplifier
- cell
- cell transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Landscapes
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
- Read Only Memory (AREA)
Abstract
(57)【要約】
【目的】 本発明は情報読出しのとき動作の安定したＥ
ＰＲＯＭによる不揮発性半導体記憶装置に関し、センス
増幅器の出力が期待値どおり確実に出力されるように構
成した不揮発性半導体記憶装置を提供することを目的と
する。 【構成】 制御ゲート２とフローティングゲート３を持
つメモリセル・トランジスタを備え、情報読出し時にメ
モリセルの制御ゲート２に印加される選択電圧を外部電
源電圧よりも低く降圧した電圧とする手段を有すること
で構成する。
ＰＲＯＭによる不揮発性半導体記憶装置に関し、センス
増幅器の出力が期待値どおり確実に出力されるように構
成した不揮発性半導体記憶装置を提供することを目的と
する。 【構成】 制御ゲート２とフローティングゲート３を持
つメモリセル・トランジスタを備え、情報読出し時にメ
モリセルの制御ゲート２に印加される選択電圧を外部電
源電圧よりも低く降圧した電圧とする手段を有すること
で構成する。
Description
【０００１】
【産業上の利用分野】本発明は情報読出しのとき動作の
安定したＥＰＲＯＭによる不揮発性半導体記憶装置に関
する。
安定したＥＰＲＯＭによる不揮発性半導体記憶装置に関
する。
【０００２】従来の紫外線消去形プログラマブルＲＯＭ
を構成するメモリセルは、情報読出しのとき制御ゲート
に与える電圧によっては、多量に並列接続されたメモリ
セルに流れる電流が発生し、センス増幅器の動作を不安
定にすることが生じた。そのため、常に動作の安定な大
容量のメモリ集積回路とすることが要望された。
を構成するメモリセルは、情報読出しのとき制御ゲート
に与える電圧によっては、多量に並列接続されたメモリ
セルに流れる電流が発生し、センス増幅器の動作を不安
定にすることが生じた。そのため、常に動作の安定な大
容量のメモリ集積回路とすることが要望された。
【０００３】
【従来の技術】紫外線消去形ＥＰＲＯＭは電気的に情報
を書込むことが出来るだけでなく、素子に紫外線を照射
することで情報を消去することが出来るので、何度でも
情報を書換えることが可能な不揮発性のメモリ集積回路
となっている。
を書込むことが出来るだけでなく、素子に紫外線を照射
することで情報を消去することが出来るので、何度でも
情報を書換えることが可能な不揮発性のメモリ集積回路
となっている。
【０００４】図５はｎチャネルＥＰＲＯＭの断面構造を
示す図である。図５において、１はセルトランジスタの
ドレーン電極、２は制御ゲート、３はフローティングゲ
ート、４はソース電極を示す。図４に示すようにゲート
は二層構造となっていて、制御ゲート２をワード線に、
ドレーン電極１をビット線と接続する。今、メモリセル
に情報を書込むときは、制御ゲート２とドレーン電極１
との間に高電圧（１０〜２０Ｖ）を与えてセルに電流を
流す。セルを流れる電子の一部はドレーン電極付近の高
電界により加速されてエネルギーを獲得し、ゲート絶縁
膜のエネルギー障壁を越えてフローティングゲートに注
入される。このフローティングゲートは他の回路部分と
電気的に接続されていないため、電荷を半永久的に蓄え
ることが出来る。電荷が蓄えられたときの情報を例えば
“０”と定めておく。
示す図である。図５において、１はセルトランジスタの
ドレーン電極、２は制御ゲート、３はフローティングゲ
ート、４はソース電極を示す。図４に示すようにゲート
は二層構造となっていて、制御ゲート２をワード線に、
ドレーン電極１をビット線と接続する。今、メモリセル
に情報を書込むときは、制御ゲート２とドレーン電極１
との間に高電圧（１０〜２０Ｖ）を与えてセルに電流を
流す。セルを流れる電子の一部はドレーン電極付近の高
電界により加速されてエネルギーを獲得し、ゲート絶縁
膜のエネルギー障壁を越えてフローティングゲートに注
入される。このフローティングゲートは他の回路部分と
電気的に接続されていないため、電荷を半永久的に蓄え
ることが出来る。電荷が蓄えられたときの情報を例えば
“０”と定めておく。
【０００５】その情報を読出すためには、ワード線とビ
ット線によりセルを選択する。図６はそのための回路図
を示す。図６において、５は高電圧電源で電圧をＶpp＝
12.5Ｖとするもの、Ｖccは５Ｖの電源、6-1,6-2 〜はそ
れぞれＥＰＲＯＭ型のセルトランジスタ、7-1,7-2 〜7-
11はインバータと通称されるもの、８は読出し用ゲート
用トランジスタ、９はセンス増幅器を示す。セルトラン
ジスタ6-1,6-2 〜はそれぞれ前述のような構造をしてい
る。インバータ7-1,7-2 〜を介して所定のセルトランジ
スタ6-1,6-2 〜の制御ゲートと、ドレーン電極に高電圧
Ｖppを与えれば、前述の動作により情報が書込まれる。
読出しは例えばインバータ7-1,7-2 〜の正電圧源Ｖccの
電圧即ちドレイン電極の電圧を５Ｖとし、選択されたセ
ルトランジスタの制御ゲートの電圧ＶG を５Ｖ程度の電
圧とする。そのときフローティングゲートに蓄えられて
いた電荷によりセルトランジスタのしきい値が変化し
て、選択されたセルに流れる電流は情報により変化す
る。なお、正電圧源Ｖcc、高電圧源Ｖppはチップ外から
供給されている。
ット線によりセルを選択する。図６はそのための回路図
を示す。図６において、５は高電圧電源で電圧をＶpp＝
12.5Ｖとするもの、Ｖccは５Ｖの電源、6-1,6-2 〜はそ
れぞれＥＰＲＯＭ型のセルトランジスタ、7-1,7-2 〜7-
11はインバータと通称されるもの、８は読出し用ゲート
用トランジスタ、９はセンス増幅器を示す。セルトラン
ジスタ6-1,6-2 〜はそれぞれ前述のような構造をしてい
る。インバータ7-1,7-2 〜を介して所定のセルトランジ
スタ6-1,6-2 〜の制御ゲートと、ドレーン電極に高電圧
Ｖppを与えれば、前述の動作により情報が書込まれる。
読出しは例えばインバータ7-1,7-2 〜の正電圧源Ｖccの
電圧即ちドレイン電極の電圧を５Ｖとし、選択されたセ
ルトランジスタの制御ゲートの電圧ＶG を５Ｖ程度の電
圧とする。そのときフローティングゲートに蓄えられて
いた電荷によりセルトランジスタのしきい値が変化し
て、選択されたセルに流れる電流は情報により変化す
る。なお、正電圧源Ｖcc、高電圧源Ｖppはチップ外から
供給されている。
【０００６】読出し用ゲートトランジスタ８はｎチャネ
ル型ＦＥＴであるため、その制御ゲートに正電圧Ｖccを
与えることでオン状態となる。したがってセルトランジ
スタに流れた電流を、読出し用ゲートトランジスタ８を
介してセンス増幅器９において増幅することで、情報が
外部に読出される。
ル型ＦＥＴであるため、その制御ゲートに正電圧Ｖccを
与えることでオン状態となる。したがってセルトランジ
スタに流れた電流を、読出し用ゲートトランジスタ８を
介してセンス増幅器９において増幅することで、情報が
外部に読出される。
【０００７】ＥＰＲＯＭに蓄えられた情報を消去すると
きは、セルに紫外線を照射する。
きは、セルに紫外線を照射する。
【０００８】
【発明が解決しようとする課題】図６に示す回路図にお
いて、セルトランジスタ・読出しゲート用トランジスタ
については、トランジスタ製造プロセスによって制御ゲ
ート・フローティングゲートを形成するポリシリコンの
厚さが変化し易い。そのためセルトランジスタがオフか
らオンに変化する「しきい値」にばらつきが生じること
があり、データ書込みの状態がＦＥＴにより若干異なっ
ている。そのため多数のセルトランジスタが同時に選択
されて、センス増幅器９に大きな電流が流れることがあ
る。セルトランジスタのしきい値に低いものがあると、
並列接続されているセルトランジスタの動作につられ
て、本来選択されてないセルまで選択されたことと同様
に動作するからである。このような反転動作が多数同時
に起こったとき、センス増幅器の出力状態が本来あるべ
き状態とは反転する欠点を生じた。
いて、セルトランジスタ・読出しゲート用トランジスタ
については、トランジスタ製造プロセスによって制御ゲ
ート・フローティングゲートを形成するポリシリコンの
厚さが変化し易い。そのためセルトランジスタがオフか
らオンに変化する「しきい値」にばらつきが生じること
があり、データ書込みの状態がＦＥＴにより若干異なっ
ている。そのため多数のセルトランジスタが同時に選択
されて、センス増幅器９に大きな電流が流れることがあ
る。セルトランジスタのしきい値に低いものがあると、
並列接続されているセルトランジスタの動作につられ
て、本来選択されてないセルまで選択されたことと同様
に動作するからである。このような反転動作が多数同時
に起こったとき、センス増幅器の出力状態が本来あるべ
き状態とは反転する欠点を生じた。
【０００９】本発明の目的は前述の欠点を改善し、セン
ス増幅器の出力が期待値どおり確実に出力されるように
構成した不揮発性半導体記憶回路を提供することにあ
る。
ス増幅器の出力が期待値どおり確実に出力されるように
構成した不揮発性半導体記憶回路を提供することにあ
る。
【００１０】
【課題を解決するための手段】図１は本発明の原理構成
を示す図である。図１において、１はメモリセル、２は
制御ゲート、３はフローティングゲート、９はセンス増
幅器を示す。
を示す図である。図１において、１はメモリセル、２は
制御ゲート、３はフローティングゲート、９はセンス増
幅器を示す。
【００１１】本発明は前述の目的を達成するため、下記
の構成としている。即ち、メモリセルの制御ゲート２と
フローティングゲート３を持つメモリセルほトランジス
タを備え、情報読出し時にメモリセルの制御ゲート２に
印加される電圧を外部電源電圧よりも低く降圧した電圧
とする手段を有することで構成する。
の構成としている。即ち、メモリセルの制御ゲート２と
フローティングゲート３を持つメモリセルほトランジス
タを備え、情報読出し時にメモリセルの制御ゲート２に
印加される電圧を外部電源電圧よりも低く降圧した電圧
とする手段を有することで構成する。
【００１２】
【作用】本発明においては情報を書込むときの高電圧は
従来技術と変更がない。情報を読出すときはセルトラン
ジスタの制御ゲートに与える電圧を従来より低下して、
同トランジスタのしきい値電圧に近い値とする。その値
は従来の制御ゲート電圧が５Ｖのとき、例えば４Ｖとす
る。そのためセルトランジスタは従来に比べて容易にオ
ンすることが無くセンス増幅器出力は確実な動作を行
う。
従来技術と変更がない。情報を読出すときはセルトラン
ジスタの制御ゲートに与える電圧を従来より低下して、
同トランジスタのしきい値電圧に近い値とする。その値
は従来の制御ゲート電圧が５Ｖのとき、例えば４Ｖとす
る。そのためセルトランジスタは従来に比べて容易にオ
ンすることが無くセンス増幅器出力は確実な動作を行
う。
【００１３】
【実施例】図２は本発明の一実施例の構成を示す図であ
る。図２は従来の図５と比較し、各構成素子の符号を１
０位の位で符している。例えば図５において7-1 とすれ
ば図２において17-1と、８であれば１８と対応する。図
２において、インバータ7-1,7-2 〜のドレイン電極電圧
を従来のＶccより低下させ、例えばＶA ＝４Ｖとする。
そのためセルトランジスタ16-1,16-2 〜の制御ゲートの
電圧Ｖｇは４Ｖ程度となる。またインバータ17-1、セン
ス増幅器１９の各ドレイン電極電圧も同様に低下させて
置く。
る。図２は従来の図５と比較し、各構成素子の符号を１
０位の位で符している。例えば図５において7-1 とすれ
ば図２において17-1と、８であれば１８と対応する。図
２において、インバータ7-1,7-2 〜のドレイン電極電圧
を従来のＶccより低下させ、例えばＶA ＝４Ｖとする。
そのためセルトランジスタ16-1,16-2 〜の制御ゲートの
電圧Ｖｇは４Ｖ程度となる。またインバータ17-1、セン
ス増幅器１９の各ドレイン電極電圧も同様に低下させて
置く。
【００１４】制御ゲートの電圧Ｖｇが従来より低く、セ
ルトランジスタのしきい値とは異なる電圧となるから、
セルトランジスタにリーク電流の流れることが少ない。
したがってメモリ読出しの動作が正確となる。
ルトランジスタのしきい値とは異なる電圧となるから、
セルトランジスタにリーク電流の流れることが少ない。
したがってメモリ読出しの動作が正確となる。
【００１５】なお、本発明はＥ2 ＰＲＯＭ内蔵の１チッ
プマイコンに利用できる。１チップマイコンは、外部か
ら通常５Ｖが与えられ、コントロール部・演算部が動作
する。Ｅ2 ＰＲＯＭの書込み電圧12.5Ｖも外部から与え
られる。Ｅ2 ＰＲＯＭの低電圧4.0 Ｖは通常電源５Ｖか
ら生成する。
プマイコンに利用できる。１チップマイコンは、外部か
ら通常５Ｖが与えられ、コントロール部・演算部が動作
する。Ｅ2 ＰＲＯＭの書込み電圧12.5Ｖも外部から与え
られる。Ｅ2 ＰＲＯＭの低電圧4.0 Ｖは通常電源５Ｖか
ら生成する。
【００１６】図３はそのような電圧発生回路の例を示す
図である。図３の左側は電圧Ｖrefを発生するための回
路、右側はその電圧を使用して電圧Ｖout を発生するた
めの回路を示す。
図である。図３の左側は電圧Ｖrefを発生するための回
路、右側はその電圧を使用して電圧Ｖout を発生するた
めの回路を示す。
【００１７】Ｖref の電圧は下式で与えられる。 Ｖref ＝Ｖth＋（Ｒ２／Ｒ３）ＶT ・log｛（Ｒ２／Ｒ１）・（Ｉs2／Ｉs1) ｝ ここでＶthはトランジスタＴｒ１，ｔｒ２のしきい値電
圧を、ＶT はｋＴ／Ｑで表される値で大略２６ｍＶを示
す。なおｋはボルツマン定数、Ｔは温度、Ｑは電荷を示
す。またＩs2, Ｉs1はトランジスタＴｒ１，Ｔｒ２の逆
方向飽和電流を示す。
圧を、ＶT はｋＴ／Ｑで表される値で大略２６ｍＶを示
す。なおｋはボルツマン定数、Ｔは温度、Ｑは電荷を示
す。またＩs2, Ｉs1はトランジスタＴｒ１，Ｔｒ２の逆
方向飽和電流を示す。
【００１８】 Ｖout ＝Ｖref ｛（Ｒ５＋Ｒ６）／Ｒ６｝ で示す式で与えられる。次に図４は本発明の他の実施例
の構成を示す図である。図２と異なる点はセンス増幅器
１９の挿入箇所であって、メモリセル16-1,16-2 〜の電
源側としている。図４におけるセンス増幅器１９はリー
ドイネーブル信号（反転ＲＥと示す信号）に応答してセ
ンス動作を行う。（反転ＰＧＭ）はプログラム信号で書
込みのときオフとなる。（反転ＷＥ）はライトイネーブ
ル信号で書込みのときオンして、メモリセル16-1,16-2
〜のドレイン電極にＶpp＝12.5Ｖを印加する。なおトラ
ンジスタ１８は読出しゲート用トランジスタである。ま
た17-1,17-2 〜はインバータであってその高電位電源と
しては図４に例示するような電圧ＶA が入力する。電圧
ＶA はインバータ17-1,17-2 〜を介してメモリセル16-
1,16-2 〜に与えられる。Ｖpp＝12.5Ｖ，ＶB ＝４Ｖの
電圧が切換えられ、各所望電圧端子に印加される。なお
ＶA ，ＶB の電圧はメモリセルの書込み／読出し／ベリ
ファイ（比較チェック）に応じて下記のように選定す
る。
の構成を示す図である。図２と異なる点はセンス増幅器
１９の挿入箇所であって、メモリセル16-1,16-2 〜の電
源側としている。図４におけるセンス増幅器１９はリー
ドイネーブル信号（反転ＲＥと示す信号）に応答してセ
ンス動作を行う。（反転ＰＧＭ）はプログラム信号で書
込みのときオフとなる。（反転ＷＥ）はライトイネーブ
ル信号で書込みのときオンして、メモリセル16-1,16-2
〜のドレイン電極にＶpp＝12.5Ｖを印加する。なおトラ
ンジスタ１８は読出しゲート用トランジスタである。ま
た17-1,17-2 〜はインバータであってその高電位電源と
しては図４に例示するような電圧ＶA が入力する。電圧
ＶA はインバータ17-1,17-2 〜を介してメモリセル16-
1,16-2 〜に与えられる。Ｖpp＝12.5Ｖ，ＶB ＝４Ｖの
電圧が切換えられ、各所望電圧端子に印加される。なお
ＶA ，ＶB の電圧はメモリセルの書込み／読出し／ベリ
ファイ（比較チェック）に応じて下記のように選定す
る。
【００１９】 ＥＰＲＯＭモード ・ ＶA ・ ＶB ・・・・・・・・・ ・ ・・・・・・・・・ ・・・・・・・・ プログラム（書込） ・ 約１２．５Ｖ ・ ４．０Ｖ ベリファイ ・ ４．０Ｖ ・ ４．０Ｖ 読出し ・ ４．０Ｖ ・ ４．０Ｖ
【００２０】
【発明の効果】このようにして本発明によると、セルト
ランジスタとして紫外線消去形ＥＰＲＯＭを使用するメ
モリであって、その制御ゲート電極のしきい値電圧が従
来素子におけるより若干低い場合であっても、情報の読
出し処理のとき容易にオンすることがない。そのためセ
ンス増幅器に対しリーク電流が少ないから、情報読出し
の時のメモリ動作が安定となる効果を有する。
ランジスタとして紫外線消去形ＥＰＲＯＭを使用するメ
モリであって、その制御ゲート電極のしきい値電圧が従
来素子におけるより若干低い場合であっても、情報の読
出し処理のとき容易にオンすることがない。そのためセ
ンス増幅器に対しリーク電流が少ないから、情報読出し
の時のメモリ動作が安定となる効果を有する。
【図１】本発明の原理構成を示す図である。
【図２】本発明の実施例の構成を示す図である。
【図３】図２における電圧を発生する回路を示す図であ
る。
る。
【図４】本発明の他の実施例の構成を示す図である。
【図５】従来のｎチャネル型ＥＰＲＯＭの断面構造を示
す図である。
す図である。
【図６】従来のメモリ集積回路の構成を示す図である。
１ セルトランジスタのドレーン電極 ２ 同制御電極 ３ 同フローティングゲート ４ 同ソース電極 6-11,6-12 〜セルトランジスタ 7-1,7-2 〜インバータ ９ センス増幅器
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/792 Ｈ０１Ｌ 29/78 ３７１
Claims (1)
- 【請求項１】制御ゲート(2) とフローティングゲート
(3) を持つメモリセルトランジスタを備え、 情報読出し時にメモリセルの制御ゲート(2) に印加され
る選択電圧を外部電源電圧よりも低く降圧した電圧とす
る手段を有することを特徴とする不揮発性半導体記憶装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4063899A JPH05266680A (ja) | 1992-03-19 | 1992-03-19 | 不揮発性半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4063899A JPH05266680A (ja) | 1992-03-19 | 1992-03-19 | 不揮発性半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05266680A true JPH05266680A (ja) | 1993-10-15 |
Family
ID=13242621
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4063899A Withdrawn JPH05266680A (ja) | 1992-03-19 | 1992-03-19 | 不揮発性半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05266680A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5594697A (en) * | 1994-06-28 | 1997-01-14 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device |
| US5748532A (en) * | 1995-07-10 | 1998-05-05 | Hitachi, Ltd. | Semiconductor nonvolatile memory device and computer system using the same |
-
1992
- 1992-03-19 JP JP4063899A patent/JPH05266680A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5594697A (en) * | 1994-06-28 | 1997-01-14 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device |
| US5748532A (en) * | 1995-07-10 | 1998-05-05 | Hitachi, Ltd. | Semiconductor nonvolatile memory device and computer system using the same |
| US5872734A (en) * | 1995-07-10 | 1999-02-16 | Hitachi, Ltd. | Semiconductor nonvolatile memory device and computer system using the same |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| TW529028B (en) | Single chip computer and method for renewing data therein | |
| JP3152762B2 (ja) | 不揮発性半導体記憶装置 | |
| JP2853217B2 (ja) | 半導体メモリ | |
| KR940006611B1 (ko) | 전기적으로 소거 및 프로그램이 가능한 반도체 메모리장치의 자동 소거 최적화회로 및 방법 | |
| KR960005370B1 (ko) | 비휘발성 반도체 메모리 장치를 소거하고 검증하기 위한 방법 및 장치 | |
| JP3450629B2 (ja) | 負電圧検知回路及び不揮発性半導体記憶装置 | |
| US6947325B2 (en) | Non-volatile semiconductor memory device and controlling method of the same | |
| JPH09306188A (ja) | 不揮発性半導体記憶装置 | |
| JP3137993B2 (ja) | 不揮発性半導体記憶装置 | |
| JPS63188896A (ja) | 不揮発性半導体メモリ | |
| JPS6034198B2 (ja) | 不揮発性メモリ | |
| JP2933090B2 (ja) | 不揮発性半導体記憶装置 | |
| JP3693504B2 (ja) | メモリデバイス | |
| US4974206A (en) | Nonvolatile semiconductor memory device having reference potential generating circuit | |
| JP3214395B2 (ja) | 不揮発性半導体記憶装置 | |
| JPH05266680A (ja) | 不揮発性半導体記憶装置 | |
| US6115293A (en) | Non-volatile semiconductor memory device | |
| JP3578478B2 (ja) | 不揮発性半導体記憶装置 | |
| JPH05250889A (ja) | 不揮発性半導体記憶装置 | |
| JPH10334073A (ja) | １チップマイクロコンピュータ | |
| JPH03230397A (ja) | 不揮発生メモリ装置 | |
| JPH02137196A (ja) | 不揮発性半導体記憶装置 | |
| JPH05174586A (ja) | 電気的消去可能な不揮発性メモリ | |
| JPH041437B2 (ja) | ||
| JPH07120726B2 (ja) | 不揮発性半導体メモリ |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990608 |