JPH02137196A - 不揮発性半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は電気的に消去、書込みが可能な不揮発性半導
体記憶装置（以下ＥＥＰＲＯＭと略す）に関するもので
、特に消去時にチップ全体もしくは一部分を一括して消
去する（フラッシュ型ＥＥＦＲＯＭという）不揮発性半
導体記憶装置の消去動作の改良に関するものである。

［従来の技術］ 第７図は従来のフラッシュ型ＥＥＦＲＯＭの構成を示す
ブロック図である。第７図を参照して従来のフラッシュ
型ＥＥＰＲＯＭは、複数のメモリセルがマトリックス状
に配列されたメモリアレイ１と、メモリアレイ１に接続
され、個々のメモリセルを選択するためのＸアドレスデ
コーダ２、Ｙアドレスデコーダ３と、メモリアレイ１に
接続され、各々のメモリセルに情報電荷（電子）を書込
み、また各々のメモリセルから情報電荷を読出すための
データ入出力回路４と、Ｘアドレスデコーダ２およびデ
ータ入出力回路４に接続され、各々のメモリセルに情報
電荷を書込み、消去また読出すための電位を与えるため
の書込／読出回路５とを含む。

第８図は、メモリアレイ１内にメモリセルが配置されて
いる状態を具体的に示した図である。第９Ａ図は、第７
図に示したメモリアレイ１を構成している１つのメモリ
セルの断面図である。

第８図、第９Ａ図を参照して、メモリセル１０はメモリ
アレイ１内にマトリックス状に配列されている。各々の
メモリセル１０のドレイン１３はビット線ＢＬに接続さ
れ、コントロールゲート１１はワード線ＷＬに接続され
る。ソース１４は共通のＧＮＤ線に接続される。メモリ
セル１０が上記のように接続されると、メモリセル１０
の書込、読出動作は選択ビット線ＢＬと選択ワード線Ｗ
Ｌの交点に位置するメモリセル１０のみに行なわれる。

消去動作は選択されたワード線ＷＬに共通に接続された
メモリセル群について一括して行なわれ、特にすべての
ワード線ＷＬが同時に選択されて消去動作が行なわれる
と、チップ全体が一括して消去される。第９Ａ図を参照
して、メモリセル１０は、半導体基板１５の主表面上に
間隔を隔てて形成されたドレイン／ソース領域１３．１
４と、ドレイン／ソース領域１３．１４の間であってか
つ半導体基板１５の主表面上に酸化膜１９を介して形成
されたフローティングゲート１２と、フローティングゲ
ート１２の上に酸化膜２０を介して形成されたコントロ
ールゲート１１とを含む。

次にメモリセル１０へ情報電荷を書込み、消去また読出
すときの動作について説明する。第９Ｂ図はメモリセル
へ情報電荷を書込む場合、消去する場合、読出す場合の
各々についてのコントロールゲート１１、ドレイン１３
、ソース１４に与えられる電位の大きさとその時間とを
示した図である。第９Ｂ図を参照して、メモリセル１０
に情報電荷が書込まれるときは、ドレイン１３に高電圧
（たとえばＩＭビット級では８■）、コントロールゲー
ト１１には高電圧（たとえば１２．５Ｖ）が印加され、
ソース１４と基板１５とが接地される。するとドレイン
１３とソース１４との間に大きなチャネル電流が流れ、
ドレイン端で発生したホットエレクトロンの一部はコン
トロールゲート電圧の作る電界に引かれる。その結果酸
化膜１９中にホットエレクトロンの一部が注入され、フ
ローティングゲート１２に到達してそこに蓄積される。

この後、ドレイン１３およびコントロールゲート１１の
高電圧が解除されても、フローティングゲート１２上に
電子は留まる。まわりが絶縁性の良い酸化膜で覆われて
いるため、蓄積された電子は長時間フローティングゲー
ト１２上に保持される。以上の書込みを行なうと、フロ
ーティングゲート１２上に蓄積された電子により、コン
トロールゲート１１から見たしきい値電圧は正方向にシ
フトする。この状態が第１０図に示されている。

第１０図は、Ｘ軸にゲート／ソース間の電位ｖＧ、をと
り、Ｙ軸上にドレイン電流Ｉｏｓをとった場合のグラフ
である。第１０図を参照して、フローティングゲート１
２に電子が蓄積されると図中の矢印「書込み」で示すよ
うに電圧−電流特性は正方向にシフトする。

次に消去動作について説明する。消去時にはドレイン１
３は接地またはフローティング状態にされる。ソース１
４は接地され、コントロールゲート１１には消去用高電
圧（たとえば１５Ｖ以上）が印加される。コントロール
ゲート１１とフローティングゲート１２との間の酸化膜
２０には高電界が印加される。好ましくは、フローティ
ングゲート１２の上面（すなわちコントロールゲート１
１に面する側）は多数の微小な突起が生じるように処理
されているのがよい。その結果突起の先端部に電界集中
が生じ、電界放出によりフローティングゲート１２上に
蓄積された電子はコントロールゲート１１に引抜かれる
。書込時に注入された電子が、上記消去動作により引抜
かれると、メモリセル１０は初期の状態に戻る。その結
果コントロールゲート１１側から見たしきい値は、第１
０図の矢印「消去」に示すように負方向にシフトし、初
期値に戻る。

次に読出動作が説明される。メモリセル１０内に情報電
荷が蓄積されているかどうかを判断する読出動作は、ド
レイン１３に読出電圧（たとえばＩＶ）を印加し、ソー
ス１４が接地され、コントロールゲート１１に読出電圧
（たとえば５Ｖ）が印加される。そしてメモリセル１０
のフローティングゲート１２に電子が注入されているか
否かが、ドレイン１３から流れ込む電流の大小によりセ
ンスされ、その電流値が増幅されることにより情報電荷
が蓄積されているか否かが判別される。

次に上記したドレイン１３から流れ込む電流の大小を検
出するセンスアンプについて説明する。

センスアンプは第７図に示したデータ入出力回路４の中
に設けられている。

第１１図はセンスアンプの動作を説明するための概略の
回路図である。センスアンプ７は、電源電圧ＶＣＣと接
地との間に接続され、ノードＮの電位に応答して動作す
るインバータ２１と、電源電圧ＶＣＣとノードＮの間に
接続され、インバータ２１の出力に応答して動作するＮ
チャネルＭＯＳトランジスタ２４と、電源電圧ＶＣＣと
ノードＰとの間に接続され、接地電位に応答して動作す
るＰチャネルＭＯＳトランジスタ２５と、ノードＰとノ
ードＮとの間に接続され、インバータ２１の出力に応答
して動作するＮチャネルＭＯＳ）ランジスタ２６と、電
源電圧ＶＣＣと接地電位との間に接続され、ノードＰの
電位に応答して動作するインバータ２７とを含む。イン
バータ２１はＰチャネルＭＯＳトランジスタ２２と、Ｎ
チャネルＭＯＳ）ランジスタ２３とを含み、インバータ
２７はＰチャネルＭＯＳ）ランジスタ２８とＮチャネル
ＭＯＳ）ランジスタ２９とを含む。ノードＮはメモリセ
ル１０のドレインに接続されている。

次にセンスアンプ７の動作について説明する。

メモリセル１０が消去状態にあると仮定する。読出電圧
がメモリセルのコントロールゲートに印加されると、メ
モリセル１０に電流が流れる。その結果ノードＮの電位
はたとえば１．ＯＶに下がる。

したがってインバータ２１の入力信号は“Ｌ“となり、
インバータ２１の出力はＶＣＣとなる。その結果Ｎチャ
ネルＭＯＳトランジスタ２４はオンされ、電源電圧ＶＣ
ＣがノードＮと接続され電流が流れる。したがってＮの
電位は上昇する。インバータ２１の出力が電源電圧ＶＣ
Ｃであるから、ＮチャネルＭＯＳ）ランジスタ２６はオ
ンする。

その結果、約１．５ｖに昇圧された電位がインバータ２
７に入力される。一方、メモリセルが書込状態にあると
仮定すると、メモリセル１０に電流は流れない。ノード
Ｎの電位は高く保たれたままになる。その結果インバー
タ２１の出力は“Ｌ“となり、ＮチャネルＭＯＳトラン
ジスタ２４はオンしない。したがってＮチャネルＭｏＳ
トランジスタ２６もオンしない。その結果インバータ２
７への入力電圧はノードＮの高い電圧、たとえば約５ｖ
の値となる。インバータ２７のしきい値電圧をたとえば
上記した約５Ｖと約１．５ｖの中間の値である２、５ｖ
程度に設定しておけば、インバータ２７からの出力電圧
はメモリセルが消去状態にあるか書込状態にあるかによ
って電源電圧ＶｃＣもしくは接地電位になる。したがっ
て、その状態が明確に判別される。

［発明が解決しようとする課題］ 従来のフラッシュ型ＥＥＲＰＯＭは以上のように構成さ
れているので、メモリセルの消去時に、フローティング
ゲート上の電子が引抜かれすぎた結果、しきい値がデイ
プリージョン化してメモリ装置として動作しない不良が
発生するという問題点があった。次にこの内容について
説明する。

第１２図は１つのセンスアンプ７に接続された２本のビ
ットラインＢＬ１、ＢＬ２と複数のワードラインＷＬＩ
、ＷＬ２、ＷＬＮの交点に配置された複数のメモリセル
１０を示す図である。第１２図を参照して、今メモリセ
ルＤの内容が読出されるために、ビットラインＢＬ１と
、ワードラインＷＬＮが選択されたとする。今メモリセ
ルＤは書込状態にあると仮定する。本来、メモリセルＤ
は書込状態にあるため、読出電圧がコントロールゲート
に印加されても電流は流れないはずである。

しかし、今メモリセルＣのしきい値がデプリーション化
され、オーバイレーズ状態にあるとする。

このときのメモリセルＣの状態を第１０図を参照して説
明する。このときのメモリセルＣの状態は、第１０図の
Ｃで示す電圧電流特性を有している。

したがってメモリセルＣは、読出電圧がＯボルトであっ
ても読出電流が流れる状態になっている。

このような状態において、メモリセルＤの状態を読出す
ために、ビットラインＢＬＩとワードラインＷＬＮに所
定の読出電圧が印加されると、本来読出電流は流れない
はずであるが、本来読出されていないメモリセルＣを通
してビットラインＢＬ１に読出電流が流れる。その結果
、センスアンプ７は、本来書込状態であると判断すべき
メモリセルＤの状態を、消去状態にあると判断する。

この発明は上記のような問題点を解消するためになされ
たもので、メモリセルのオーバイレーズをなくし、消去
特性のばらつきを減少させ、安定した性能を有するＥＥ
ＰＲＯＭを提供することである。

［課題を解決するための手段］ この発明に係るＥＥＦＲＯＭは、各々が、フローティン
グゲートを含む複数のメモリセルと、メモリセル内の情
報を消去するための消去手段と、メモリセルに接続され
、メモリセル内の情報が消去されたか否かを判定するた
めの判定手段と、判定手段に接続されて判定手段がメモ
リセル内の情報が消去されたと判定するまで、メモリセ
ルに対して消去手段と判定手段とを繰返して動作させる
制御手段とを含む。

［作用］ この発明においてはＥＥＦＲＯＭの消去時に、消去動作
と判定動作とが繰返し行なわれ、所定の消去状態にある
と判定されると消去動作が停止される。その結果、°オ
ーバイレーズが生じない。

Ｃ発明の実施例］ 以下、この発明の実施例を図について説明する。

第１図はこの発明に係るＥＥＰＲＯＭの全体構成を示す
ブロック図である。第１図を参照して、この発明に係る
ＥＥＦＲＯＭは、複数のメモリセルがアレイ状に配置さ
れたメモリアレイ１と、メモリアレイ１に接続され、メ
モリアレイ中の各々のメモリセルを選択するためのＸア
ドレスデコーダ２、Ｙアドレスデコーダ３と、メモリア
レイ１に接続され、各々のメモリセルに情報電荷を書込
み、または消去するためのデータ入出力回路４と、デー
タ入出力回路４およびＸアドレスデコーダ２とに接続さ
れ、情報電荷の書込み、消去のための電圧を個々のメモ
リセルに与えるための書込、読出回路５と、書込／読出
回路５に接続され、メモリセルを段階的に消去するため
の消去／消去確認回路６とを含む。個々のメモリセルの
構造は第９Ａ図に示したものと同様であるので、ここで
は説明を省略する。またメモリセルへの書込、読出動作
についても同様である。

第２図は第１図に示した消去／消去確認回路６の内容を
示すブロック図である。第２図を参照して、消去／消去
確認回路６は、電源電圧ＶＣＣに接続され、メモリセル
の消去モードを設定するための消去モード設定回路３１
と、消去モード設定回路３１に接続され、メモリセルを
消去するためにメモリセルのコントロールゲートに高電
圧を印加するための信号を出力する内部クロック発生回
路Ａ３２と、内部クロック発生回路Ａ３２に接続され、
メモリセルを消去するためにメモリセルのコントロール
ゲートに高電圧を印加するための消去信号を発生する消
去信号発生回路３３と、内部クロック発生回路Ａ３２に
接続され、メモリセルの内容を読出すための読出信号を
発生するための信号を発生する内部クロック発生回路Ｂ
３４と、内部クロック発生回路Ｂ３４に接続され、メモ
リセルの内容を読出すための電圧を発生するための信号
を発生するための読出信号発生回路３５と、書込／読出
回路５に接続され、書込／読出回路５内に設けられたセ
ンスアンプからの出力電圧を用いてメモリセルが消去さ
れたか否かを判定するための判定回路３６とを含み、判
定回路３６は内部クロック発生回路Ａ３２と内部クロッ
ク発生回路Ｂ３４とに接続される。

次に消去／消去確認回路６の動作について第３図、第４
図を参照して説明する。第３図はメモリセルの消去時の
タイミングチャートであり、第４図は消去時のフローチ
ャートである。まずフラッシュ消去モードが検知される
と（Ｓｌ）、クロックＡ信号、クロックＢ信号がそれぞ
れ内部クロック発生回路ＡおよびＢ３２，３４からスタ
ートされる。クロックＡ信号の立上がりによって、メモ
リセルを消去するためのコントロールゲートへ高電圧を
印加するための消去信号発生が行なわれる（Ｓ２）。そ
の後クロックＢ信号の立上がりに応答して、読出信号が
発生され、メモリセルの内容が読出される（Ｓ３）。そ
して所定の消去確認電圧において、所定の消去確認電流
以下の値になっているかが判定回路３６によって判定さ
れる（Ｓ４）。この判定回路３６が、メモリセルは消去
されたと判定しない限り、上記のクロックＡ信号、クロ
ックＢ信号、消去信号、読出信号に応じて消去確認動作
が繰返される（Ｓ２、Ｓ３、Ｓ４）。

そして、判定回路３６がメモリセルは消去されたと判定
したとき、判定回路３６はリセット信号を出力する。こ
の信号に応じて、クロックＡ信号、クロックＢ信号、消
去信号、読出信号がリセットされる（Ｓ５）。なお、上
記括弧内の８１〜Ｓ５は、第４図に示した消去動作のフ
ローチャートの番号である。

次にメモリセルの消去動作について従来例と比較しなが
ら具体的に説明する。第５図は従来の第９Ｂ図に対応す
る図である。第５図を参照して、この発明においては、
上記したようにメモリセルの読出しと消去動作が繰返し
行なわれる。第５図の中央の図を参照して、消去時には
、まずメモリセルの消去動作が行なわれる。その状態が
図中Ａで示される。すなわちコントロールゲート１１１
；高電圧が印加され、メモリセル１０が消去される。

その後図中Ｂに示すように、メモリセル１０の消去状態
がメモリセルを読出されることによって行なわれる。す
なわち、メモリセル１０のドレイン１３、コントロール
ゲート１１に所定の電位が与えられ、メモリセル内の情
報電荷の有無が判定される。ここでメモリセルが消去さ
れていないと判定されたときは、図中Ｂで示すように再
びメモリセル１０が消去される。これが繰返されること
によって、所定のメモリセル１０が消去されたか否かの
消去確認が行なわれる。

この場合の印加電圧と電流との関係が第６図に示される
。第６図を参照して、書込状態から順次消去状態にメモ
リセルの電圧−電流特性が変化してゆく。そして所定の
消去確認電圧で所定の消去確認電流Ｉ、になるまで、こ
の動作が繰返し行なわれる。なお、−例として各動作時
の電圧等を示すと、以下の通りである。読出電圧は５Ｖ
であり、消去確認電圧は２ｖであり、そのときの消去確
認電流１．は７０〜８０μＡである。

［発明の効果］ 以上のように、この発明によれば、ＥＥＦＲＯＭの消去
時に、メモリセル内の情報電荷の有無の読出しと、所定
の消去動作とが、メモリセルが消去されたと判断される
まで繰返し行なわれる。そして、メモリセルが所定の消
去状態にあると判定されると消去動作が停止される。し
たがって、オーバイレーズが生じず、メモリセルの消去
特性のばらつきが生じない。その結果、安定した性能を
有するＥＥＦＲＯＭが提供できる。

【図面の簡単な説明】

第１図はこの発明に係るＥＥＰＲＯＭの全体構成を示す
ブロック図であり、第２図は第１図に示した消去／消去
確認回路の具体的内容を示すブロック図であり、第３図
はこの発明に係るＥＥＰＲＯＭの消去時の動作を示すタ
イミングチャートであり、第４図はこの発明に係るＥＥ
ＰＲＯＭの消去時の動作を示すフローチャートであり、
第５図はこの発明に係るＥＥＰＲＯＭの書込み、消去、
読出しの各状態におけるコントロールゲート、ドレイン
、ソースの各々に印加される電圧を示す図であり、第６
図はメモリセルへの印加電圧とそのときにドレイン／ソ
ース間に流れる電流との関係を示す図であり、第７図は
従来のＥＥＦＲＯＭの全体構成を示すブロック図であり
、第８図はＥＥＦＲＯＭのメモリアレイの具体的内容を
示す図であり、第９Ａ図は従来のＥＥＦＲＯＭの１つの
メモリセルの構成を示す断面図であり、第９Ｂ図は従来
のＥＥＦＲＯＭ＋：’おける第２図に対応する図であり
、第１０図は従来のＥＥＰＲＯＭの１つのメモリセルの
印加電圧とソースドレイン間に流れる電流との関係を示
すグラフであり、第１１図はセンスアンプの作動を説明
するための回路図であり、第１２図は従来のＥＥＦＲＯ
Ｍの消去時に生じる問題点を説明するための図である。 １はメモリアレイ、２はＸアドレスデコーダ、３はＹア
ドレスデコーダ、４はデータ入出力回路、５は書込／読
出回路、６は消去／消去確認回路、７はセンスアンプ、
１０はメモリセル、１１はコントロールゲート、１２は
フローティングゲート、１３はドレイン、１４はソース
、１５は半導体基板、１９．２０は酸化膜、３１は消去
モード設定回路、３２は内部クロック発生回路Ａ、３３
は消去信号発生回路、３４は内部クロック発生回路８１
３５は続出信号発生回路、３６は判定回路である。

Claims (1)

1. 【特許請求の範囲】 各々がフローティングゲートを含む複数のメモリセルを
   有する不揮発性半導体記憶装置であって、前記メモリセ
   ル内の情報を消去するための消去手段と、 前記メモリセルに接続され、前記メモリセル内の情報が
   消去されたか否かを判定するための判定手段と、 前記判定手段に接続されて前記判定手段が前記メモリセ
   ル内の情報が消去されたと判定するまで前記メモリセル
   に対して前記消去手段と前記判定手段とを繰返して動作
   させる制御手段とを含む不揮発性半導体記憶装置。