JP3853844B2 - 電気的プログラマブル・メモリ並びに、そのプログラミング方法および読み出し方法 - Google Patents
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Description
本発明は、電気的プログラマブル・メモリに関し、さらに詳しくは、ＥＥＰＲＯＭ(electrically erasable programmable read-only memory)すなわちＥ2ＰＲＯＭに関するが、それに制限されるものではない。
発明の背景
一般にメモリの分野、特にＥ2ＰＲＯＭの分野では、小型化，高密度化それにダイの低コスト化への要求が絶えない。しかし、Ｅ2ＰＲＯＭは高電圧を要するので、特定の物理的な破壊効果がＥ2ＰＲＯＭセルの小型化を制限し、そのため標準的な５Ｖ論理ゲートについて小型化できない。
従来、Ｅ2ＰＲＯＭメモリ・セルは、バイナリ値、すなわち、「０」または「１」のいずれかを格納していた。格納密度を向上させるために、マルチレベル・セル・システムについて２つの方式が提唱されている。
第１の方式では、多数の異なるサイズの制御ゲートを有する大型二重多結晶シリコン・セル(double-polysilicon cell)を利用して、セルの結合キャパシタンス比を変えることによりセルにマルチレベル値をプログラミングすることを可能にすることが提唱されている。しかし、このマルチレベル方式では、非常に大きなセルを必要とし、そのため全体的には高密度化の効果がないという欠点がある。
第２の方式では、多数の短いプログラミング・バーストを利用して異なる値を標準的なフラッシュＥＥＰＲＯＭにプログラムし、これら多数のバーストがセルの閾値電圧、すなわち、プログラムすべき値を制御することが提唱されており、このとき複雑な多重基準レベル比較器をセンス・アンプとして利用しなければならない。しかし、このマルチレベル方式では、セル自体は小さいかもしれないが、複雑なセンスアンプを必要とし、多くの正確な電圧レベルが必要になるという欠点がある。
発明の概要
本発明の第１の態様に従って、請求項１で請求されるような電気的プログラマブル・メモリが提供される。
本発明の第２の態様に従って、請求項７で請求されるような、電気的プログラマブル・メモリをプログラミングする方法が提供される。
本発明の第３の態様に従って、請求項８で請求されるような、電気的プログラマブル・メモリを読み出す方法が提供される。
【図面の簡単な説明】
本発明の好適な実施例による一つのＥ2ＰＲＯＭについて、添付の図面を参照して以下で一例としてのみ説明し、ここで：
第１図は、本発明において用いられるＥ2ＰＲＯＭセルの概略回路図である。
第２図は、第１図のセルの一部の断面図である。
第３図は、本発明において用いられ、かつ静的な反復検出方式を利用してプログラムされたセル・データを読み出すための追加回路を内蔵するＥ2ＰＲＯＭセルの概略回路図である。
第４図は、本発明において用いられ、かつ動的な検出方式を利用してプログラムされたセル・データを読み出すための追加回路を内蔵するＥ2ＰＲＯＭセルの概略回路図である。
好適な実施例の詳細な説明
まず第１図を参照して、一般的な標準のＥ2ＰＲＯＭセル・アレイにおいて、Ｅ2ＰＲＯＭセル１０は、電荷蓄積領域としてフローティング・ゲートを有するＦＥＴＭＯＳ(field effect transistor metal-oxide-semiconductor)二重多結晶シリコン構造１２を含む。このアレイにおいてセルを個別にアドレス指定できるようにするためには、セルはアドレス指定用ＦＥＴＭＯＳトランジスタ１４も含む。トランジスタ１２のソース電極は、「アレイ・グランド」ノードＡＧに接続され、トランジスタ１２のゲート電極は、「制御ゲート」ノードＣＧに接続される。トランジスタ１２のドレイン電極は、トランジスタ１４のソース電極に接続される。トランジスタ１４のドレイン電極は、「ビット・ライン」ノードＢＬに接続され、トランジスタ１４のゲート電極は、「ワード／行ライン」ノードＷＬに接続される。
ここで特に第２図を参照して、トランジスタ１２は、ｐ−型シリコンの基板領域１２．１と、ｎ＋型シリコンのドレイン領域１２．２およびソース領域１２．３とを有する。また、トランジスタ１２は、第２多結晶シリコン材料の制御ゲート１２．５の上に載せる第１多結晶シリコン材料のフローティング・ゲート１２．４を有する。多結晶シリコンゲート１２．４，１２．５は、約１０ｎｍの厚さを有する薄い酸化層１２．６によって基板から分離される。
トランジスタ１２のフローティング・ゲート１２．４上の電荷の極性は、トランジスタとしてのＥ2ＰＲＯＭの動作モード、すなわち、エンハンスメント・モードまたは空乏モードを決定する。フローティング・ゲート上の電荷は、ファウラ・ノルトハイム（ＦＮ）トンネル効果という量子力学的プロセスにより、薄い酸化層１２．６を介してゲートと電子をやり取りすることによって制御される。しかし、このプロセスは、このトンネル効果を発生するために、ＶPP（代表的に１５Ｖ以上）と呼ばれる比較的高い電圧を必要とする。
このようなＥ2ＰＲＯＭセルのプログラミングは、本来自己制限的である。プログラミング中に、ＶPP（＞１５Ｖ）がＢＬノードおよびＷＬノードに乗せられ、ＶPPより若干低い電圧がＣＧノードに印加される（例えば、ＶSS−一般に０Ｖ，あるいはＶDD−一般に５．５Ｖ〜２．７Ｖ，もしくはさらに低い）。電子はフローティング・ゲートから引き出され、フローティング・ゲートを正に帯電させる、すなわち、負の閾値にする。プログラミング・イベント中に、電子はフローティング・ゲートから無限に引き出されることはなく、セル自体によって制限される。フローティング・ゲートがより正に帯電されると（電子がなくなると）、ＶGS（フローティング・ゲートとソース間の電圧）がＮＭＯＳ閾値電圧（〜０．７Ｖ）よりも大きくなる状況が生じる。この状態では、セルは「オン」トランジスタとして機能し、導通する。これにより、ＶPPでＢＬノードから電流が流れ、そのためノードＢＬの電圧を、ＦＮトンネル効果に必要なレベル以下に低減し、それによりプログラミングをオフにする。
ここで第３図および第４図を参照して、本発明を内蔵するＥ2ＰＲＯＭセル２０，３０は、この自己制限機構を利用して、異なる電圧レベルをフローティング・ゲートにプログラムする。任意の所望の数の異なるレベルを選ぶことができるが、この例では簡単にするために、セル１０が蓄積できる異なるレベルの数は４とする、すなわち、セル２０，３０はデータ値「０」，「１」，「２」および「３」に対応する固有のレベルを格納できる。従って、この例では、セル２０，３０のそれぞれは４つの異なる閾値を有する。
ここで特に第３図を参照して、マルチレベルＥ2ＰＲＯＭセル２０は、上記の従来のセル１０と同様である。セル２０は、電荷蓄積用の二重多結晶シリコン・フローティング・ゲートＦＥＴＭＯＳトランジスタ２２（セル１０のトランジスタ１２と同様）と、アドレス指定用のＦＥＴＭＯＳトランジスタ２４（セル１０のトランジスタ１４と同様）とを有する。さらに、以下で説明するように、セル２０は、選択可能なマルチレベル値の基準電圧を電荷蓄積用トランジスタ２２のノードＡＧに印加するための選択可能な基準電圧源２６を有する。
セル２０は、以下のようにしてマルチレベル値にプログラムされる。
データ状態「３」の閾値電圧は、最も正となる（すなわち負のフローティング・ゲートとなる）ように選択される。これは、消去されたセルに対応する（ＶPPをノードＣＧ，ＷＬに乗せ、ＶSSをノードＡＧ，ＢＬに乗せることによって消去される）。データ状態「０」は、データ状態「３」の閾値電圧よりも低い閾値電圧を有するプログラム済みセルに対応し、データ状態「１」および「２」の閾値電圧は、データ状態「３」と「０」の閾値電圧の間であり、データ状態「０」の閾値電圧はデータ状態「１」の閾値電圧よりも小さく、データ状態「１」の閾値電圧はデータ状態「２」の閾値電圧よりも小さく、データ状態「２」の閾値電圧はデータ状態「３」の閾値電圧よりも小さい。これは、プログラミング中にＡＧノード上の電圧ＶMLを変えることによって達成される。例えば、「０」状態をプログラムする場合、１０ＶのＡＧノード電圧が用いられ、これによりセルは高いフローティング・ゲート電圧（１０Ｖ）までプログラムされる。「１」状態はＡＧノードの７Ｖを利用し、「２」状態はＡＧノードの３Ｖを利用する。なお、異なる閾値間の広い帯域は、異なるデータ状態間で広い余裕を与えることが理解される。
セル２０のプログラミングは上記の自己制限効果に依存するので、所望の電圧がＡＧノードに印加されると、所望のマルチレベル値でセルをプログラミングすることはプログラミング時間ＴPに関係なく行われる（ただし、もちろんプログラミング時間ＴPはプログラム済み値が所望のレベルで安定させるために十分であるものとする）ことが理解される。
また、選択可能な基準電圧源２６の詳細な構造は本発明にとって重要ではなく、ノードＡＧに印加するために所望の電圧レベルを生成するための特定の基準電圧源を決定することは一般的な集積回路設計者の通常の技術範囲内であることが理解される。
本例では、マルチレベルＥ2ＰＲＯＭセル２０の検出／読み出しは２段階からなり、第１段階では、検出すべき閾値よりも１ボルト高くまでＢＬノードをプリチャージし、第２段階では、ＶDDをＷＬノードに印加し、ＶSSをＣＧノードに印加することによって、セルをオープンにする。
２つの異なる検出方式、すなわち、静的な検出方式と動的な検出方式、が考えられるが、双方とも同じ原理を利用する。両方の方式は、読み出しサイクル中にＡＧノードに、変化する電圧を乗せ、セルにおける電流を検出して、フローティング・ゲート上の電圧を判定する。
両方の方式において、ＢＬノード上の電圧は一定に維持してもよく、あるいはＡＧノード上の変化する電圧（例えば、ＡＧノードに印加される電圧に等しい電圧、もしくはこの電圧よりも１Ｖ上または下の電圧）を追跡するようにしてもよい。
まず第３図を参照して、データ状態「１」にプログラムされた（すなわち、上記の例では、ＡＧノード上の７Ｖでプログラムされた）セル２０について考える。静的な検出方式では、反復的検出方法が実行される。
最初に、３ＶがＡＧノードに乗せられ、ＢＬノードが４Ｖにプリチャージされる。ＶGS＞ＶTNなので、セルは導通し、プリチャージされたＢＬノードは放電される。センス・アンプ２８はこの電流を監視・検出し、セル２０にプログラムされた可能な値として「２」の値が加重データ・ラッチ(weighted data latch)２９に格納される。
次に、この手順はＡＧ＝７Ｖで繰り返され、これにより電流が生じ（ＶGS＞ＶTNなので）、そのためセル２０にプログラムされた可能な値として「１」の値がデータ・ラッチ２９に格納される。次に、この手順はＡＧ＝１０Ｖで繰り返されるが、ここでＶGS＜ＶTNなので、電流は流れない。そのため、反復検出の各段階におけるセンス・アンプ出力を考慮して、セルは「１」の値でプログラムされたと判断される。
「３」データ状態（すなわち、消去）については、消去済みセルでは電流は決して流れないので、最初のＡＧ＝３Ｖの検出のみでよい。「０」データ状態については、ＡＧ＝３Ｖ，７Ｖ，１０Ｖで電流が流れる。
ここで第４図を参照して、マルチレベルＥ2ＰＲＯＭセル３０は上記のマルチレベルＥ2ＰＲＯＭセル２０と同様である。セル３０は、電荷蓄積用の二重多結晶シリコン・フローティング・ゲートＦＥＴＭＯＳトランジスタ３２（セル２０のトランジスタ２２と同様）と、アドレス指定用のＦＥＴＭＯＳトランジスタ３４（セル２０のトランジスタ２４と同様）と、選択可能なマルチレベル値の基準電圧を電荷蓄積用トランジスタ３２のノードＡＧに印加するための選択可能な基準電圧源３６（セル２０の選択可能な基準電圧源２６と同様）とを有する。
ただし、マルチレベルＥ2ＰＲＯＭセル３０では、第３図のマルチレベルＥ2ＰＲＯＭセル２０について説明した静的な反復検出方式は動的になっている。マルチレベルＥ2ＰＲＯＭセル３０は、プログラム済みの電荷蓄積用トランジスタ３２のＡＧノードにランプ電圧を印加するためのランプ電圧発生器(ramp voltage generator)３８と、セルにおける電流を検出するためのセンス・アンプ３９とを含む。
マルチレベルＥ2ＰＲＯＭセル３０における動的な検出は次のようにして行われる。
ＷＬノードはオープンになり、ランプ電圧発生器３８は、３Ｖから１０Ｖにランプする電圧を、ＡＧノードに印加し、電流がセルに流れるのを待つ。電圧がランプアップすると、センス・アンプ３９は、電流が生じるときにこの電流を監視・検出する。電流が検出されると、印加されたＡＧ電圧のレベルが測定される。これは、セルがプログラムされたときの閾値、ひいてはセルのデータ状態に対応する。
なお、上記の２つの異なる検出方式のそれぞれは固有の長所および短所を有する。第３図で説明したような静的な反復検出方式では、単純なセンス・アンプ２８しか必要としないが、データ状態を判定するために３つの読み出しサイクルが必要となるので、高速なクロックを必要とする。第４図で説明したような動的な検出方式はより高速であるが、より複雑なセンス・アンプ３９を必要とする。
また、上記の選択可能な電圧発生器１８の場合と同様に、センス・アンプ２８，ランプ電圧発生器３８およびセンス・アンプ３９の詳細な構造は本発明にとって重要ではなく、上記のごとく実施するためにこれらの通常の機能について特定の構造を決定することは一般的な集積回路設計者の通常の技術範囲内であることが理解される。
従って、本発明は、非常に正確な基準電圧や複雑なアナログ回路を必要とせずに、ＥＥＰＲＯＭセル密度を大幅に向上できることが理解される。
また、本発明は可変セル閾値（すなわち、データ状態）を判定するために堅牢な自己制限的Ｅ2ＰＲＯＭプログラミング機構を利用するので、密なセル閾値分散および再現性のある性能を部品の書き込み／消去の耐久寿命を通じて本質的に提供することが理解される。
もちろん、上記の例ではマルチレベルＥ2ＰＲＯＭセルについて説明したが、本発明はＥ2ＰＲＯＭセルに制限されず、電荷移動機構としてファウラ・ノルトハイム（ＦＮ）トンネル効果を利用する、「フラッシュ」メモリなどの任意の電気的プログラマブル・メモリに適用可能である。
発明の背景
一般にメモリの分野、特にＥ2ＰＲＯＭの分野では、小型化，高密度化それにダイの低コスト化への要求が絶えない。しかし、Ｅ2ＰＲＯＭは高電圧を要するので、特定の物理的な破壊効果がＥ2ＰＲＯＭセルの小型化を制限し、そのため標準的な５Ｖ論理ゲートについて小型化できない。
従来、Ｅ2ＰＲＯＭメモリ・セルは、バイナリ値、すなわち、「０」または「１」のいずれかを格納していた。格納密度を向上させるために、マルチレベル・セル・システムについて２つの方式が提唱されている。
第１の方式では、多数の異なるサイズの制御ゲートを有する大型二重多結晶シリコン・セル(double-polysilicon cell)を利用して、セルの結合キャパシタンス比を変えることによりセルにマルチレベル値をプログラミングすることを可能にすることが提唱されている。しかし、このマルチレベル方式では、非常に大きなセルを必要とし、そのため全体的には高密度化の効果がないという欠点がある。
第２の方式では、多数の短いプログラミング・バーストを利用して異なる値を標準的なフラッシュＥＥＰＲＯＭにプログラムし、これら多数のバーストがセルの閾値電圧、すなわち、プログラムすべき値を制御することが提唱されており、このとき複雑な多重基準レベル比較器をセンス・アンプとして利用しなければならない。しかし、このマルチレベル方式では、セル自体は小さいかもしれないが、複雑なセンスアンプを必要とし、多くの正確な電圧レベルが必要になるという欠点がある。
発明の概要
本発明の第１の態様に従って、請求項１で請求されるような電気的プログラマブル・メモリが提供される。
本発明の第２の態様に従って、請求項７で請求されるような、電気的プログラマブル・メモリをプログラミングする方法が提供される。
本発明の第３の態様に従って、請求項８で請求されるような、電気的プログラマブル・メモリを読み出す方法が提供される。
【図面の簡単な説明】
本発明の好適な実施例による一つのＥ2ＰＲＯＭについて、添付の図面を参照して以下で一例としてのみ説明し、ここで：
第１図は、本発明において用いられるＥ2ＰＲＯＭセルの概略回路図である。
第２図は、第１図のセルの一部の断面図である。
第３図は、本発明において用いられ、かつ静的な反復検出方式を利用してプログラムされたセル・データを読み出すための追加回路を内蔵するＥ2ＰＲＯＭセルの概略回路図である。
第４図は、本発明において用いられ、かつ動的な検出方式を利用してプログラムされたセル・データを読み出すための追加回路を内蔵するＥ2ＰＲＯＭセルの概略回路図である。
好適な実施例の詳細な説明
まず第１図を参照して、一般的な標準のＥ2ＰＲＯＭセル・アレイにおいて、Ｅ2ＰＲＯＭセル１０は、電荷蓄積領域としてフローティング・ゲートを有するＦＥＴＭＯＳ(field effect transistor metal-oxide-semiconductor)二重多結晶シリコン構造１２を含む。このアレイにおいてセルを個別にアドレス指定できるようにするためには、セルはアドレス指定用ＦＥＴＭＯＳトランジスタ１４も含む。トランジスタ１２のソース電極は、「アレイ・グランド」ノードＡＧに接続され、トランジスタ１２のゲート電極は、「制御ゲート」ノードＣＧに接続される。トランジスタ１２のドレイン電極は、トランジスタ１４のソース電極に接続される。トランジスタ１４のドレイン電極は、「ビット・ライン」ノードＢＬに接続され、トランジスタ１４のゲート電極は、「ワード／行ライン」ノードＷＬに接続される。
ここで特に第２図を参照して、トランジスタ１２は、ｐ−型シリコンの基板領域１２．１と、ｎ＋型シリコンのドレイン領域１２．２およびソース領域１２．３とを有する。また、トランジスタ１２は、第２多結晶シリコン材料の制御ゲート１２．５の上に載せる第１多結晶シリコン材料のフローティング・ゲート１２．４を有する。多結晶シリコンゲート１２．４，１２．５は、約１０ｎｍの厚さを有する薄い酸化層１２．６によって基板から分離される。
トランジスタ１２のフローティング・ゲート１２．４上の電荷の極性は、トランジスタとしてのＥ2ＰＲＯＭの動作モード、すなわち、エンハンスメント・モードまたは空乏モードを決定する。フローティング・ゲート上の電荷は、ファウラ・ノルトハイム（ＦＮ）トンネル効果という量子力学的プロセスにより、薄い酸化層１２．６を介してゲートと電子をやり取りすることによって制御される。しかし、このプロセスは、このトンネル効果を発生するために、ＶPP（代表的に１５Ｖ以上）と呼ばれる比較的高い電圧を必要とする。
このようなＥ2ＰＲＯＭセルのプログラミングは、本来自己制限的である。プログラミング中に、ＶPP（＞１５Ｖ）がＢＬノードおよびＷＬノードに乗せられ、ＶPPより若干低い電圧がＣＧノードに印加される（例えば、ＶSS−一般に０Ｖ，あるいはＶDD−一般に５．５Ｖ〜２．７Ｖ，もしくはさらに低い）。電子はフローティング・ゲートから引き出され、フローティング・ゲートを正に帯電させる、すなわち、負の閾値にする。プログラミング・イベント中に、電子はフローティング・ゲートから無限に引き出されることはなく、セル自体によって制限される。フローティング・ゲートがより正に帯電されると（電子がなくなると）、ＶGS（フローティング・ゲートとソース間の電圧）がＮＭＯＳ閾値電圧（〜０．７Ｖ）よりも大きくなる状況が生じる。この状態では、セルは「オン」トランジスタとして機能し、導通する。これにより、ＶPPでＢＬノードから電流が流れ、そのためノードＢＬの電圧を、ＦＮトンネル効果に必要なレベル以下に低減し、それによりプログラミングをオフにする。
ここで第３図および第４図を参照して、本発明を内蔵するＥ2ＰＲＯＭセル２０，３０は、この自己制限機構を利用して、異なる電圧レベルをフローティング・ゲートにプログラムする。任意の所望の数の異なるレベルを選ぶことができるが、この例では簡単にするために、セル１０が蓄積できる異なるレベルの数は４とする、すなわち、セル２０，３０はデータ値「０」，「１」，「２」および「３」に対応する固有のレベルを格納できる。従って、この例では、セル２０，３０のそれぞれは４つの異なる閾値を有する。
ここで特に第３図を参照して、マルチレベルＥ2ＰＲＯＭセル２０は、上記の従来のセル１０と同様である。セル２０は、電荷蓄積用の二重多結晶シリコン・フローティング・ゲートＦＥＴＭＯＳトランジスタ２２（セル１０のトランジスタ１２と同様）と、アドレス指定用のＦＥＴＭＯＳトランジスタ２４（セル１０のトランジスタ１４と同様）とを有する。さらに、以下で説明するように、セル２０は、選択可能なマルチレベル値の基準電圧を電荷蓄積用トランジスタ２２のノードＡＧに印加するための選択可能な基準電圧源２６を有する。
セル２０は、以下のようにしてマルチレベル値にプログラムされる。
データ状態「３」の閾値電圧は、最も正となる（すなわち負のフローティング・ゲートとなる）ように選択される。これは、消去されたセルに対応する（ＶPPをノードＣＧ，ＷＬに乗せ、ＶSSをノードＡＧ，ＢＬに乗せることによって消去される）。データ状態「０」は、データ状態「３」の閾値電圧よりも低い閾値電圧を有するプログラム済みセルに対応し、データ状態「１」および「２」の閾値電圧は、データ状態「３」と「０」の閾値電圧の間であり、データ状態「０」の閾値電圧はデータ状態「１」の閾値電圧よりも小さく、データ状態「１」の閾値電圧はデータ状態「２」の閾値電圧よりも小さく、データ状態「２」の閾値電圧はデータ状態「３」の閾値電圧よりも小さい。これは、プログラミング中にＡＧノード上の電圧ＶMLを変えることによって達成される。例えば、「０」状態をプログラムする場合、１０ＶのＡＧノード電圧が用いられ、これによりセルは高いフローティング・ゲート電圧（１０Ｖ）までプログラムされる。「１」状態はＡＧノードの７Ｖを利用し、「２」状態はＡＧノードの３Ｖを利用する。なお、異なる閾値間の広い帯域は、異なるデータ状態間で広い余裕を与えることが理解される。
セル２０のプログラミングは上記の自己制限効果に依存するので、所望の電圧がＡＧノードに印加されると、所望のマルチレベル値でセルをプログラミングすることはプログラミング時間ＴPに関係なく行われる（ただし、もちろんプログラミング時間ＴPはプログラム済み値が所望のレベルで安定させるために十分であるものとする）ことが理解される。
また、選択可能な基準電圧源２６の詳細な構造は本発明にとって重要ではなく、ノードＡＧに印加するために所望の電圧レベルを生成するための特定の基準電圧源を決定することは一般的な集積回路設計者の通常の技術範囲内であることが理解される。
本例では、マルチレベルＥ2ＰＲＯＭセル２０の検出／読み出しは２段階からなり、第１段階では、検出すべき閾値よりも１ボルト高くまでＢＬノードをプリチャージし、第２段階では、ＶDDをＷＬノードに印加し、ＶSSをＣＧノードに印加することによって、セルをオープンにする。
２つの異なる検出方式、すなわち、静的な検出方式と動的な検出方式、が考えられるが、双方とも同じ原理を利用する。両方の方式は、読み出しサイクル中にＡＧノードに、変化する電圧を乗せ、セルにおける電流を検出して、フローティング・ゲート上の電圧を判定する。
両方の方式において、ＢＬノード上の電圧は一定に維持してもよく、あるいはＡＧノード上の変化する電圧（例えば、ＡＧノードに印加される電圧に等しい電圧、もしくはこの電圧よりも１Ｖ上または下の電圧）を追跡するようにしてもよい。
まず第３図を参照して、データ状態「１」にプログラムされた（すなわち、上記の例では、ＡＧノード上の７Ｖでプログラムされた）セル２０について考える。静的な検出方式では、反復的検出方法が実行される。
最初に、３ＶがＡＧノードに乗せられ、ＢＬノードが４Ｖにプリチャージされる。ＶGS＞ＶTNなので、セルは導通し、プリチャージされたＢＬノードは放電される。センス・アンプ２８はこの電流を監視・検出し、セル２０にプログラムされた可能な値として「２」の値が加重データ・ラッチ(weighted data latch)２９に格納される。
次に、この手順はＡＧ＝７Ｖで繰り返され、これにより電流が生じ（ＶGS＞ＶTNなので）、そのためセル２０にプログラムされた可能な値として「１」の値がデータ・ラッチ２９に格納される。次に、この手順はＡＧ＝１０Ｖで繰り返されるが、ここでＶGS＜ＶTNなので、電流は流れない。そのため、反復検出の各段階におけるセンス・アンプ出力を考慮して、セルは「１」の値でプログラムされたと判断される。
「３」データ状態（すなわち、消去）については、消去済みセルでは電流は決して流れないので、最初のＡＧ＝３Ｖの検出のみでよい。「０」データ状態については、ＡＧ＝３Ｖ，７Ｖ，１０Ｖで電流が流れる。
ここで第４図を参照して、マルチレベルＥ2ＰＲＯＭセル３０は上記のマルチレベルＥ2ＰＲＯＭセル２０と同様である。セル３０は、電荷蓄積用の二重多結晶シリコン・フローティング・ゲートＦＥＴＭＯＳトランジスタ３２（セル２０のトランジスタ２２と同様）と、アドレス指定用のＦＥＴＭＯＳトランジスタ３４（セル２０のトランジスタ２４と同様）と、選択可能なマルチレベル値の基準電圧を電荷蓄積用トランジスタ３２のノードＡＧに印加するための選択可能な基準電圧源３６（セル２０の選択可能な基準電圧源２６と同様）とを有する。
ただし、マルチレベルＥ2ＰＲＯＭセル３０では、第３図のマルチレベルＥ2ＰＲＯＭセル２０について説明した静的な反復検出方式は動的になっている。マルチレベルＥ2ＰＲＯＭセル３０は、プログラム済みの電荷蓄積用トランジスタ３２のＡＧノードにランプ電圧を印加するためのランプ電圧発生器(ramp voltage generator)３８と、セルにおける電流を検出するためのセンス・アンプ３９とを含む。
マルチレベルＥ2ＰＲＯＭセル３０における動的な検出は次のようにして行われる。
ＷＬノードはオープンになり、ランプ電圧発生器３８は、３Ｖから１０Ｖにランプする電圧を、ＡＧノードに印加し、電流がセルに流れるのを待つ。電圧がランプアップすると、センス・アンプ３９は、電流が生じるときにこの電流を監視・検出する。電流が検出されると、印加されたＡＧ電圧のレベルが測定される。これは、セルがプログラムされたときの閾値、ひいてはセルのデータ状態に対応する。
なお、上記の２つの異なる検出方式のそれぞれは固有の長所および短所を有する。第３図で説明したような静的な反復検出方式では、単純なセンス・アンプ２８しか必要としないが、データ状態を判定するために３つの読み出しサイクルが必要となるので、高速なクロックを必要とする。第４図で説明したような動的な検出方式はより高速であるが、より複雑なセンス・アンプ３９を必要とする。
また、上記の選択可能な電圧発生器１８の場合と同様に、センス・アンプ２８，ランプ電圧発生器３８およびセンス・アンプ３９の詳細な構造は本発明にとって重要ではなく、上記のごとく実施するためにこれらの通常の機能について特定の構造を決定することは一般的な集積回路設計者の通常の技術範囲内であることが理解される。
従って、本発明は、非常に正確な基準電圧や複雑なアナログ回路を必要とせずに、ＥＥＰＲＯＭセル密度を大幅に向上できることが理解される。
また、本発明は可変セル閾値（すなわち、データ状態）を判定するために堅牢な自己制限的Ｅ2ＰＲＯＭプログラミング機構を利用するので、密なセル閾値分散および再現性のある性能を部品の書き込み／消去の耐久寿命を通じて本質的に提供することが理解される。
もちろん、上記の例ではマルチレベルＥ2ＰＲＯＭセルについて説明したが、本発明はＥ2ＰＲＯＭセルに制限されず、電荷移動機構としてファウラ・ノルトハイム（ＦＮ）トンネル効果を利用する、「フラッシュ」メモリなどの任意の電気的プログラマブル・メモリに適用可能である。
Claims (2)
- ドレイン電極、ソース電極、及びゲート電極を有するフローティング・ゲートＦＥＴセルから成る電気的プログラマブル・メモリを読み出す方法であって、
前記ゲート電極に固定電圧を印加するステップと、
前記ドレイン電極に第１の電圧を印加するステップと、
前記ソース電極に、前記第１の電圧よりも低い可変の値で第２の電圧を、前記セルに所定の閾値よりも大きい電流が生じるまでランプ電圧を印加することによって、印加するステップと、
前記セルにプログラムされたマルチレベル値を判定するために、前記所定の閾値よりも大きい電流が流れたときのソース電極の電圧を測定し、この測定値を前記マルチレベル値に対応させるステップとを備える、電気的プログラマブル・メモリの読み出し方法。 - ドレイン電極、ソース電極、及びゲート電極を有するフローティング・ゲートＦＥＴセルから成る電気的プログラマブル・メモリを読み出す方法であって、
前記ゲート電極に固定電圧を印加するステップと、
前記ドレイン電極に第１の電圧を印加するステップと、
前記ソース電極に、前記第１の電圧よりも低い可変の値で第２の電圧を、階段状に異なる大きさで順次印加するステップと、
前記異なる大きさのそれぞれの電圧において、前記セルにおける電流が所定の閾値よりも大きいか否かを検出し、この検出結果から前記セルにプログラムされたマルチレベル値を判定する、検出ステップとからなる、電気的プログラマブル・メモリの読み出し方法。
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