CN1194716A - 电可编程存储器、编程方法以及读方法 - Google Patents

电可编程存储器、编程方法以及读方法 Download PDF

Info

Publication number
CN1194716A
CN1194716A CN96196585A CN96196585A CN1194716A CN 1194716 A CN1194716 A CN 1194716A CN 96196585 A CN96196585 A CN 96196585A CN 96196585 A CN96196585 A CN 96196585A CN 1194716 A CN1194716 A CN 1194716A
Authority
CN
China
Prior art keywords
voltage
electrode
unit
programmable memory
source electrode
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN96196585A
Other languages
English (en)
Other versions
CN1134019C (zh
Inventor
安德鲁·博尼
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Motorola Solutions UK Ltd
Original Assignee
Motorola Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Motorola Ltd filed Critical Motorola Ltd
Publication of CN1194716A publication Critical patent/CN1194716A/zh
Application granted granted Critical
Publication of CN1134019C publication Critical patent/CN1134019C/zh
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
    • G11C11/5642—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
    • G11C11/5628—Programming or writing circuits; Data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
    • G11C11/5628—Programming or writing circuits; Data input circuits
    • G11C11/5635—Erasing circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Read Only Memory (AREA)

Abstract

一种电可编程存储器,包括:一个具有漏电极和源电极的浮动栅FET单元(10);用于在编程时间(TP)向漏电极施加第一电压(VPP)的装置;用于在编程时间向源电极施加第二电压(VML)的装置,该第二电压在两个以上的电平之间是可变的,以便确定在浮动栅上引起的电荷量,从而确定将基本上独立于编程时间被编程到该单元中的多电平值。通过将累接或动态变化的电压施加到源电极来检测被编程到单元中的多电平值,并且检测单元中的电流来确定浮动栅上的电压。

Description

电可编程存储器、编程方法以及读方法
本发明涉及一种电可编程存储器，尤其是但不是排他地涉及一种电可擦除可编程只读存储器(EEPROM或E2PROM)。
一般在存储器领域，尤其是在E2PROM领域内，一直需要缩小几何尺寸，增加密度并从而降低芯片成本。然而，因为E2PROM使用高电压，某些物理破坏作用限制着E2PROM单元的尺寸，所以对于标准5V逻辑门不能对其进行缩小。
常规上，E2PROM存储单元已经存储了二进制值，即或者是“0”或者是“1”。为了增加存储密度，对于多电平单元系统已经提出两个方案：
首先提出的是，使用具有数个不同尺寸的控制栅的大型双-多晶硅单元，允许通过改变单元的耦合电容率将多电平值编程到单元中。然而，这种多电平方案具有这样的缺点：它需要非常大的单元，从而没有总体密度获益。
其次提出的是，利用数个短编程脉冲将不同的值编程到标准闪速EEPROM单元中，脉冲的数目控制着单元的阈值电压，即待编程的值；必须使用一个复杂的多基准电压比较器作为读出放大器。然而，这种多电平方案具有这样的缺点：尽管单元本身可以是小的，但是它需要复杂的读出放大器方案并且需要许多精确的电压电平。
根据本发明第一方面，提供一种如权利要求1所述的电可编程存储器。
根据本发明第二方面，提供一种如权利要求7所述的对电可编程存储器进行编程的方法。
根据本发明第三方面，提供一种如权利要求8所述的对电气编程的存储器进行读的方法。
下面，参照附图仅以示例形式描述根据本发明最佳实施方式的E2PROM单元。
图1是本发明中所用的E2PROM单元的示意电路图；
图2是图1的单元的部分截面视图；
图3是本发明中所用的E2PROM单元的示意电路图以及利用静态、累接检测方案集成用于读已编程单元数据的附加电路；以及
图4是本发明中所用的E2PROM单元的示意电路图以及利用动态检测方案集成用于读已编程单元数据的附加电路。
首先参照图1，在一般标准E2PROM单元阵列中，一个E2PROM单元10包括一个场效应晶体管金属氧化物半导体(FETMOS)双-多晶硅结构12，带有一个浮动栅作为电荷存储区。为了允许在阵列中单独寻址单元10，该单元还包括一个寻址FETMOS晶体管14。晶体管12的源电极与“阵列地”节点AG连接，晶体管12的栅电极与“控制栅”节点CG连接。晶体管12的漏电极与晶体管14的源电极连接。晶体管14的漏电极与“位线”节点BL连接，晶体管14的栅电极与“字/行线”节点WL连接。
现在参照图2，晶体管12具有一个p型硅的基片区12.1，以及n+型硅的漏区和源区12.2和12.3。晶体管12还具有一个第一多晶硅材料的浮动栅12.4，覆盖着第二多晶硅的控制栅12.5。多晶硅栅12.4和12.5由厚度大约为10nm的氧化物薄层12.6隔开。
晶体管12的浮动栅12.4上的电荷极性记录着作为晶体管的E2PROM的工作类型，即增强型或耗尽型。浮动栅上的电荷是利用称为Fowler Nordheim(FN)沟道效应的量子机械过程、通过氧化物薄层12.6向/从该栅传送电子而得到控制的。然而，这一过程需要相当高的电压，称为VPP(一般大于15V)，以便引起这种沟道效应。
对这一E2PROM单元的编程本质上是自限制的。在编程过程中，在BL和WL节点上施加VPP(＞15V)，在CG节点上施加略微低于VPP的电压(例如，一般为0V的VSS，或一般在5.5V与2.7V之间或者可能更低的VDD)。电子被从浮动栅拉出，使其正向充电，即在负阈值的情况下。在编程事件期间，并不是无限制地从浮动栅拉出电子，而是受到单元本身的限制。当浮动栅变为更加正向充电时(耗尽了电子)，将出现一种饱合，其中VCS(浮动栅-源电压)大于NMOS阈值电压(～0.7V)。在这种状态下，该单元将工作为一个“接通”晶体管，并导通。这将从电压为VPP的BL节点引出电流，从而将节点BL处的电压阵低到FN沟道效应所需的电平，从而关断编程。
现在参照图3和图4，采用本发明的E2PROM单元20和30利用这种自限制机制将不同的电压电平编程到浮动栅。可以选择任何所需数目的不同电平，但是在本例中，为了简便，单元10能够存储的不同电平的数目选为4个，即单元20和30能够存储与数据值“0”、“1”、“2”和“3”相应的不同电平。因此，在该例中，单元20和30每个都能够具有4个不同的阈值。
现在具体地参照图3，多电平E2PPROM单元20与上述现有技术的单元10类似。单元20具有一个双-多晶硅浮动栅FETMOS晶体管22(与单元10的晶体管12类似)用于电荷存储，和FETMOS晶体管24(与单元10的晶体管14类似)，用于寻址。另外，如下所述，单元20具有一可选择的基准电压源26，用于向电荷存储晶体管22的节点AG施加可选择的多电平值的基准电压。
下面将单元20编程为多电平值。
将数据状态“3”的阈值电压选为最正的(即负浮动栅)。这与已擦除的单元(通过在节点CG和WL上施加VPP、在节点AG和BL上施加VSS而擦除)相应。数据状态“0”与利用比数据状态“3”低的阈值电压编程的单元相应，而数据状态“1”和“2”的阈值电压界于数据状态“3”和“0”的阈值电压之间：数据状态“0”的阈值电压低于数据状态“1”的阈值电压，“1”的低于“2”的，“2”的低于“3”的。这是通过在编程期间改变AG节点上的电压VML实现的：例如，为了编程一个“0”状态，使用10V的AG节点电压VML，这使得该单元被编程到高浮动栅电压(10V)；“1”状态在AG节点上使用7V；而“2”状态在AG节点上使用3V。应看到，不同阈值之间的宽带提供不同数据状态之间的宽范围。
应理解到，因为单元20的编程依赖于上述自限制效应，所以一旦将所需电压施加到AG节点，则利用所需多电平值对该单元进行编程，与编程时间TP无关(当然，假设编程时间TP足以允许被编程值稳定到所需电平)。
应理解到，可选择的基准电压源26的详细结构对于本发明是不重要的，它属于一般集成电路设计人员在判定产生施加到节点AG的所需电压电平的特定基准电压源时的普通技术。
在本例中，对多电平E2PROM单元20的检测/读包括两个步骤：首先将BL节点预充电到比将被检测的阈值高的伏特，然后通过向WL节点施加VDD(一般为大约几伏)向CG节点施加VSS打开该单元。
可以设计两个可替换的检测方案-一个静态和和一个动态的，尽管两个依赖于相同的原理。两个方案在读周期中都将变化的电压施加到AG节点，并检测单元中的电流，以确定浮动栅上的电压。
在两个方案中，BL节点上的电压可以保持恒定或者使其跟随AG节点上的变化电压(例如，等于施加到AG节点上的电压或者比如比它高或低1V的电压)。
首先参照图3，考虑被编程到(即利用上例中在AG节点上的7V被编程到)数据状态“1”的单元20。在静态检测方案中，执行一个累接检测方法。
首先将3V作用在AG节点上，将BL节点预充电到4V。因为VGS＞VTN，单元将导通，并且预充电的BL节点将放电。读出放大器28监测或检测该电流，将值“2”存储到加权数据锁存器29中，作为在单元20中编程的可能值。
然后利用AG＝7V重复该过程，该电压也产生电流(因为VCS＞VTN)，因而将值“1”存储在数据锁存器29中，作为编程到单元20中的可能值。然后利用AG＝10V重复该过程，但是此时因为VCS＜VTN，所以没有电流。从而，考虑到累接检测的每个步骤的读出放大器输出，于是认为单元已经利用值“1”完成编程。
对于“3”数据状态(即，被擦除)，只需要AG＝3V时的第一检测，因为对于一个被擦除的单元从来没有任何电流。对于“0”数据状态，在AG＝3V、7V和10V时将有电流。
现在参照图4，多电平E2PROM单元30与上述多电平E2PROM单元20类似。单元30具有一个双-多晶硅浮动栅FETMOS晶体管32(与单元20的晶体管22类似)，用于电荷存储，一个FETMOS晶体管34(与单元20的晶体管24类似)，用于寻址，以及一个可选择的基准电压源36(与单元20的可选择基准电压源26类似)，用于向电荷存储晶体管32的节点AG施加可选择的多电平值的基准电压。
然而，在多电平E2PROM单元30中，与图3的多电平E2PROM单元30有关的上述静态累接检测方案被做成是动态的。多电平E2PROM单元30包括一个斜坡电压发生器38，用于向被编程的电荷存储晶体管32的AG节点施加斜坡电压，以及一个读出放大器39，用于检测单元中的电流。
多电平E2PROM单元30中的动态检测是如下执行的。
打开WL节点，斜坡电压发生器38向AG节点施加一个电压，它从3V逐渐升高到10V，等待电流在单元中流动。当电压逐渐升高时，读出放大器39监视并且检测所产生的电流。当检测到电流时，测量所施加的AG电压的电平。这与单元已被编程时的阈值相应，并且从而与单元的数据状态相应。
应认识到，上述两个可替换的检测方案中的每一个具有其自身的利与弊：参照图3所述的静态累接检测方案只需要一个简单的读出放大器28，但是需要快速锁定，因为需要三个读周期来确定数据状态。参照图4所述的动态检测方案较快，但是将需要更复杂的读出放大器39。
应理解的是，当利用上述可选择的电压发生器18时，读出放大器28、斜坡电压发生器38以及读出放大器39的详细结构对于本发明是不重要的，并且属于一般集成电路设计人员在判定用于以所述方式执行的这些例行功能的特定结构时的普通技术。
因而，应认识到，本发明能够显著增加EEPROM单元密度，而不需非常精确的基准电压或复杂的模拟电路。
也应认识到，因为本发明利用了健壮自限制E2PROM编程机制来确定可变单元阈值(即，数据状态)，它在部件写/擦除持续寿命期间本质上提供了紧密的单元阈值分布和可重复的性能。
当然，也应认识到，尽管在上例中描述了一个多电平E2PROM单元，但是本发明并不限于E2PROM单元，而是一般地可应用于采用Fowler Nordheim(FN)沟道作为电荷传送机制的任何电可编程存储器，比如闪速存储器。

Claims (13)

1.电可编程存储器，包括：
一个浮动栅FET单元，它具有：
一个漏电极，以及
一个源电极；
用于在编程时间向漏电极和源电极中的一个电极施加第一电压的装置；
用于在编程时间向漏电极和源电极中的另一个电极施加第二电压的装置，该第二电压在两个以上的电平之间是可变的，以便确定在浮动栅上引起的电荷量，从而确定将基本上独立于编程时间被编程到该单元中的多电平值。
2.根据权利要求1的电可编程存储器，还包括一个设置在浮动栅与FET其他部分之间的薄绝缘层。
3.根据权利要求1或2的电可编程存储器，其中浮动栅包括一种多晶硅材料。
4.根据前述任一权利要求的电可编程存储器，其中漏电极和源电极中的一个电极是漏电极。
5.根据前述任一权利要求的电可编程存储器，其中漏电极和源电极中的另一个电极是源电极。
6.根据前述任一权利要求的电可编程存储器，其中该存储器是一个电可擦除只读存储器-E2PROM。
7.对电可编程存储器进行编程的方法，该电可编程存储器包括：
一个浮动栅FET单元，它具有：
    一个漏电极，以及
    一个源电极；
该方法包括步骤：
在编程时间向漏电极和源电极中的一个电极施加第一电压；以及
在编程时间向漏电极和源电极中的另一个电极施加第二电压，该第二电压在两个以上的电平之间是可变的，以便确定在浮动栅上引起的电荷量，从而确定将基本上独立于编程时间被编程到该单元中的多电平值。
8.对电气上被编程的存储器进行读的方法，该存储器包括：
一个浮动栅FET单元，它具有：
    一个漏电极，以及
    一个源电极；
该方法包括步骤：
向漏电极和源电极中的一个电极施加第三电压；以及
向漏电极和源电极中的另一个电极施加第四可变电压；以及
检测单元中的电流，以便确定被编程到单元中的多电平值。
9.根据权利要求8的方法，其中施加第四可变电压的步骤包括：施加一个逐渐上升的电压，直到在单元中产生大于预定阈值的电流。
10.根据权利要求8的方法，其中施加第四可变电压的步骤包括：施加一个在顺序上具有多个电平的电压，并且检测在每个顺序电平下单元中的电流是否大于预定阈值，直到能够确定被编程到该单元中的多电平值。
11.基本上如在此参照附图所述的电可编程存储器。
12.基本上如在此参照附图所述的对电可编程存储器进行编程的方法。
13.基本上如在此参照附图所述的对电气上被编程的存储器进行读的方法。
CNB961965851A 1995-08-31 1996-08-30 电可编程存储器、编程方法以及读方法 Expired - Fee Related CN1134019C (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
GB9517759.8 1995-08-31
GB9517759A GB2304947B (en) 1995-08-31 1995-08-31 Electrically programmable memory, method of programming and method of reading

Publications (2)

Publication Number Publication Date
CN1194716A true CN1194716A (zh) 1998-09-30
CN1134019C CN1134019C (zh) 2004-01-07

Family

ID=10779984

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB961965851A Expired - Fee Related CN1134019C (zh) 1995-08-31 1996-08-30 电可编程存储器、编程方法以及读方法

Country Status (7)

Country Link
US (1) US5949709A (zh)
EP (1) EP0847583B1 (zh)
JP (1) JP3853844B2 (zh)
CN (1) CN1134019C (zh)
DE (1) DE69616807T2 (zh)
GB (1) GB2304947B (zh)
WO (1) WO1997008706A1 (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101465162B (zh) * 2007-12-20 2013-06-12 世界先进积体电路股份有限公司 存储器的自动循序烧录判别装置与方法

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6081453A (en) * 1997-04-15 2000-06-27 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device
GB2325546B (en) * 1997-05-21 2001-10-17 Motorola Inc Electrically programmable memory and method of programming
FR2770326B1 (fr) * 1997-10-28 2001-12-28 Sgs Thomson Microelectronics Procede d'ecriture dans une memoire non volatile modifiable electriquement
US6292395B1 (en) * 1999-12-30 2001-09-18 Macronix International Co., Ltd. Source and drain sensing
JP2002133876A (ja) * 2000-10-23 2002-05-10 Hitachi Ltd 半導体記憶装置
US7064978B2 (en) * 2002-07-05 2006-06-20 Aplus Flash Technology, Inc. Monolithic, combo nonvolatile memory allowing byte, page and block write with no disturb and divided-well in the cell array using a unified cell structure and technology with a new scheme of decoder and layout
US6862223B1 (en) * 2002-07-05 2005-03-01 Aplus Flash Technology, Inc. Monolithic, combo nonvolatile memory allowing byte, page and block write with no disturb and divided-well in the cell array using a unified cell structure and technology with a new scheme of decoder and layout

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0772996B2 (ja) * 1987-01-31 1995-08-02 株式会社東芝 不揮発性半導体メモリ
JP3099887B2 (ja) * 1990-04-12 2000-10-16 株式会社東芝 不揮発性半導体記憶装置
US5218571A (en) * 1990-05-07 1993-06-08 Cypress Semiconductor Corporation EPROM source bias circuit with compensation for processing characteristics
EP0463331A3 (en) * 1990-06-28 1992-12-23 Texas Instruments Incorporated An improved method for programming a non-volatile memory
US5187683A (en) * 1990-08-31 1993-02-16 Texas Instruments Incorporated Method for programming EEPROM memory arrays
US5418743A (en) * 1992-12-07 1995-05-23 Nippon Steel Corporation Method of writing into non-volatile semiconductor memory
EP0649147A1 (en) * 1993-10-11 1995-04-19 Texas Instruments France Increased capacity storage device
US5629890A (en) * 1994-09-14 1997-05-13 Information Storage Devices, Inc. Integrated circuit system for analog signal storing and recovery incorporating read while writing voltage program method

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101465162B (zh) * 2007-12-20 2013-06-12 世界先进积体电路股份有限公司 存储器的自动循序烧录判别装置与方法

Also Published As

Publication number Publication date
GB2304947B (en) 2000-02-23
JPH11512208A (ja) 1999-10-19
EP0847583B1 (en) 2001-11-07
JP3853844B2 (ja) 2006-12-06
DE69616807T2 (de) 2002-04-11
CN1134019C (zh) 2004-01-07
US5949709A (en) 1999-09-07
GB9517759D0 (en) 1995-11-01
WO1997008706A1 (en) 1997-03-06
EP0847583A1 (en) 1998-06-17
GB2304947A (en) 1997-03-26
DE69616807D1 (de) 2001-12-13

Similar Documents

Publication Publication Date Title
US5424993A (en) Programming method for the selective healing of over-erased cells on a flash erasable programmable read-only memory device
CN101595529B (zh) 非易失性存储器软编程中的受控升压
US5844841A (en) Memory system
US5835415A (en) Flash EEPROM memory systems and methods of using them
US6958936B2 (en) Erase inhibit in non-volatile memories
EP0349775A2 (en) Flash eeprom memory systems and methods of using them
JP3284358B2 (ja) 不揮発性メモリ装置
JP3450456B2 (ja) 半導体記憶装置
US8064267B2 (en) Erase voltage reduction in a non-volatile memory device
CN1619701A (zh) 用于测量与非闪存装置的门限电压的方法
US5818762A (en) Memory having charge-carrying floating gate memory cells with time/voltage dependent refresh
JP3828376B2 (ja) 記憶システム
CN1134019C (zh) 电可编程存储器、编程方法以及读方法
JPH08249893A (ja) 半導体記憶装置
US4434479A (en) Nonvolatile memory sensing system
US6751125B2 (en) Gate voltage reduction in a memory read
CN113611346A (zh) 存储装置及其阈值电压调节方法和存储控制方法
US20110032768A1 (en) Erase degradation reduction in non-volatile memory
CN1656565A (zh) 具有2t存储器单元的存储器阵列
WO2009120691A1 (en) Random access memory with cmos-compatible nonvolatile storage element
US6188613B1 (en) Device and method in a semiconductor memory for erasing/programming memory cells using erase/program speeds stored for each cell
JP3670763B2 (ja) 不揮発性半導体メモリ
JPH0936259A (ja) 不揮発性半導体記憶装置

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
C17 Cessation of patent right
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20040107

Termination date: 20110830