CN101595529B - 非易失性存储器软编程中的受控升压 - Google Patents

非易失性存储器软编程中的受控升压 Download PDF

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Abstract

一种软编程预充电电压提供用于非易失性存储器装置的软编程操作期间的升压控制。可将预充电电压施加到存储器单元的块的字线，以实现对待被抑制软编程的NAND串的沟道区域的预充电。通过所述预充电电压及软编程电压来控管所述经抑制的NAND串的所述沟道区域的升压的电平。通过控制所述预充电电压，可实现更可靠且一致的沟道升压。在一个实施例中，在所述软编程电压的施加之间增加所述预充电电压，以降低或消除沟道的升压电位的升高。在一个实施例中，在作为制造工艺的一部分而执行的测试期间确定所述软编程预充电电压电平。

Description

非易失性存储器软编程中的受控升压
技术领域
本发明的实施例针对于非易失性存储器技术。
背景技术
半导体存储器装置在各种电子装置中的使用已变得较普遍。举例来说，非易失性半导体存储器用于蜂窝式电话、数字相机、个人数字助理、移动计算装置、非移动计算装置及其它装置中。电可擦除可编程只读存储器(EEPROM)(其包括快闪EEPROM)及电子可编程只读存储器(EPROM)属于最普遍的非易失性半导体存储器。
快闪存储器系统的一个实例使用NAND结构，其包括在两个选择栅极之间串联布置多个晶体管。串联的晶体管及选择栅极称作NAND串。图1为展示一个NAND串30的俯视图。图2为其等效电路。图1及图2中所描绘的NAND串包括在第一选择栅极12与第二选择栅极22之间串联的四个晶体管10、12、14及16。选择栅极12将NAND串连接到位线26。选择栅极22将NAND串连接到源极线28。通过经由选择线SGD将适当电压施加到控制栅极20CG来控制选择栅极12。通过经由选择线SGS将适当电压施加到控制栅极22CG来控制选择栅极22。晶体管10、12、14及16中的每一者包括控制栅极及浮动栅极，从而形成存储器单元的栅极元件。举例来说，晶体管10包括控制栅极10CG及浮动栅极10FG。晶体管12包括控制栅极12CG及浮动栅极12FG。晶体管14包括控制栅极14CG及浮动栅极14FG。晶体管16包括控制栅极16CG及浮动栅极16FG。控制栅极10CG连接到字线WL3，控制栅极12CG连接到字线WL2，控制栅极14CG连接到字线WL1，且控制栅极16CG连接到字线WL0。适用于快闪EEPROM系统中的另一类型的存储器单元利用非传导性介电材料替代传导性浮动栅极来以非易失性方式存储电荷。
注意，尽管图1及图2展示了NAND串中的四个存储器单元，但仅作为一实例来提供四个晶体管的使用。NAND串可具有少于四个存储器单元或多于四个存储器单元。举例来说，某些NAND串将包括8个存储器单元、16个存储器单元、32个存储器单元等。本文的论述不限于NAND串中的任何特定数目的存储器单元。NAND类型快闪存储器及其操作的相关实例提供于以下美国专利/专利申请案中：美国专利第5,570,315号；美国专利第5,774,397号；美国专利第6,046,935号；美国专利第5,386,422号；美国专利第6,456,528号；及美国专利申请案序号09/893,277(公开案第US 2003/0002348号)，所有所述美国专利/专利申请案的全文均以引用的方式并入本文中。还可根据实施例来使用除了NAND快闪存储器之外的其它类型的非易失性存储器。
使用NAND结构的快闪存储器系统的典型架构将包括若干NAND串。举例来说，图3展示具有极多NAND串的存储器阵列的三个NAND串40、42及44。图3的NAND串中的每一者包括两个选择晶体管或栅极，及四个存储器单元。举例来说，NAND串40包括选择晶体管50及60，以及存储器单元52、54、56及58。NAND串42包括选择晶体管70及80，以及存储器单元72、74、76及78。每一串通过选择栅极60、80等连接到源极线。选择线SGS用以控制源极侧选择栅极。各种NAND串通过选择栅极50、70等(其由选择线SGD所控制)连接到相应位线。在其它实施例中，选择线未必需要为共用的。字线WL3连接到存储器单元52及存储器单元72的控制栅极。字线WL2连接到存储器单元54及存储器单元74的控制栅极。字线WL1连接到存储器单元56及存储器单元76的控制栅极。字线WL0连接到存储器单元58及存储器单元78的控制栅极。如可见，位线及相应NAND串包含存储器单元的阵列的一列。字线包含阵列的行。每一字线连接行中的每一存储器单元的控制栅极。举例来说，字线WL2连接到存储器单元54、74及94的控制栅极。在许多实方案中，字线形成行中的每一存储器单元的控制栅极。
图4说明NAND串(例如，图1到图3中所示的NAND串)的示范性阵列100。沿每一列，位线26耦合到NAND串的位线选择栅极的漏极端子。沿NAND串的每一行，源极线28可连接NAND串的源极线选择栅极的所有源极端子。
存储器单元的阵列100划分成存储器单元的大量块。如对于快闪EEPROM系统为共同的，块为擦除的单位且可称作擦除块或物理块。尽管可同时擦除多个块，但每一块可含有一同擦除的最小数目的存储器单元。在一些实施方案中，可一同擦除单元的较小单位。在图4中，块包括连接到字线WL0到WL3的共用集合的单元。举例来说，块90包括NAND串40及42，以及彼此连接到字线WL0到WL3的串30。
当编程EEPROM或快闪存储器装置时，通常将编程电压施加到控制栅极且将位线接地。将来自沟道的电子注入浮动栅极中。当电子在浮动栅极中累积时，浮动栅极变得带负电且存储器单元的阈值电压升高，使得存储器单元处于经编程状态中。浮动栅极电荷及单元的阈值电压可指示对应于所存储数据(模拟或数字)的特定状态。关于编程的更多信息可在以下专利申请案中找到：于2003年3月5日申请的美国专利申请案10/379,608，标题为“自升压技术(Self Boosting Technique)”；及于2003年7月29日申请的美国专利申请案10/629,068，标题为“对经编程存储器进行检测(Detecting OverProgrammed Memory)”，所述两个申请案的全文均以引用的方式并入本文中。
为了擦除NAND型快闪存储器的存储器单元，电子从每一存储器单元的浮动栅极转移到阱区域及衬底。通常，将一个或一个以上高电压擦除脉冲施加到阱区域，以将电子远离每一存储器单元的浮动栅极吸引到阱区域。每一存储器单元的字线接地或供应有0V，以跨越隧道氧化物区域建立高电位来吸引电子。如果在施加擦除电压脉冲之后未擦除NAND串的每一存储器单元，则可增加脉冲的大小且将脉冲再施加到NAND串，直到擦除每一存储器单元为止。
在擦除操作期间以不同速率来擦除且擦除到不同阈值电压电平对于个别存储器单元为常见的。举例来说，装置尺寸、间距及/或材料组合物的略微变化将影响存储器单元的块或串内的个别存储器单元的行为。因此，某些存储器单元与其它存储器单元相比较在经受擦除电压时将经历阈值电压的较大或较小移位。此外，同时，针对经擦除状态或条件而经常验证例如NAND串等的存储器单元的分组。如果如通过验证操作所检测串的任何存储器单元未被擦除，则在施加额外擦除电压脉冲期间启用整个NAND串以用于擦除。此可导致与所期望相比而将较快擦除的单元放置于较深的经擦除状态中。经擦除单元的群组的阈值电压的范围或分布因所述因素而增加。
大体称作软编程的技术已用以在擦除操作期间调整一个或一个以上存储器单元的阈值电压。软编程可收紧或缩窄在擦除之后存储器单元的群组的阈值电压的分布。通常，软编程尝试将一个或一个以上存储器单元的阈值电压移位得较接近于在擦除期间所使用的验证电平。软编程包括将相对较低的编程电压(比用于实际编程的编程电压低)施加到一个或一个以上存储器单元。通常，作为每一施加之间增加的一系列脉冲来施加编程电压。如同擦除操作，经常通过将软编程电压脉冲施加到存储器单元的块的每一字线来以块电平进行软编程。举例来说，可将软编程电压脉冲施加到块90的字线WL0、WL1、WL2及WL3，以软编程块90的每一单元。在施加一个或一个以上软编程脉冲之后，针对软编程条件来验证个别NAND串。如果确定NAND串待被软编程，则必须抑制其在软编程电压的后续施加期间软编程，以继续软编程共享字线的共用集合的其它NAND串。举例来说，可能必须抑制NAND串42的存储器单元72、74、76及78被软编程，同时继续施加软编程脉冲，以软编程NAND串40的存储器单元52、54、56及58。
传统上，通过升高串的位线电压来在特定NAND串中抑制软编程。在升高位线电压之后，通过关闭漏极选择栅极来将NAND串从位线电断开。因为NAND串从位线电断开，所以施加到字线的软编程电压将致使经抑制的NAND串的沟道区域归因于电容电荷耦合而升压到正电压电平。NAND串的正电压电平消除了将电子注入存储器单元的浮动栅极区域中所必需的大电压电位，且因此，抑制了软编程。
如果在待被抑制软编程的NAND串中升压不充分，则可能无意地软编程串的存储器单元。举例来说，当将软编程电压施加到字线WL0、WL1、WL2及WL3以软编程NAND串40同时抑制NAND串42时，可能无意地软编程NAND串42的存储器单元72、74、76或80中的一者。此类型的无意软编程经常称作软编程干扰。
发明内容
一种软编程预充电电压提供用于非易失性存储器装置的软编程操作期间的升压控制。可施加预充电电压到存储器单元块的字线，以实现待被抑制软编程的NAND串的沟道区域的预充电。通过所述预充电电压及软编程电压来控管所述经抑制的NAND串的所述沟道区域的升压的电平。通过控制所述预充电电压，可实现更可靠且一致的沟道升压。在一个实施例中，在所述软编程电压的施加之间增加所述预充电电压，以降低或消除沟道的升压电位的升高。在一个实施例中，在经执行为制造过程的部分的测试期间确定所述软编程预充电电压电平。
一个实施例包括将第一电压施加到经耦合到非易失性存储元件的多个群组的字线集合，以实现待被抑制软编程的所述群组的第一子集的预充电。第一电压不同于在读取操作期间施加到未经选择的字线的通过电压(pass voltage)。将抑制电压施加到群组的第一子集，以预充电所述第一子集的每一群组的沟道区域。在施加第一电压之后，将软编程电压施加到字线集合，以软编程群组的第二子集的存储元件。
在一个实施例中，软编程可包括将第一电压施加到经耦合到非易失性存储元件的多个群组的字线集合，以实现待被抑制软编程的所述多个群组中的若干群组的预充电。在施加第一电压之后，将第一软编程电压施加到字线集合，以软编程待被软编程的所述多个群组中的若干群组。在软编程之后确定所述多个群组中的哪些群组经充分软编程。将第二电压施加到字线集合，以实现经确定为充分软编程的所述多个群组中的若干群组的预充电。第二电压不同于第一电压。接着，通过在施加第二电压之后将第二软编程电压施加到字线集合来执行经确定为未充分软编程的所述多个群组中的若干群组的软编程。
各种实施例可包括非易失性存储元件及与存储元件通信的管理电路，以执行各种所描述的过程。管理电路可包括例如控制电路(例如，包括状态机)、行及列解码器、读取/写入电路及/或控制器的元件。
附图说明
图1为NAND串的俯视图。
图2为图1的NAND串的等效电路图。
图3为描绘三个NAND串的电路图。
图4为NAND快闪存储器单元的阵列的框图。
图5为非易失性存储器系统的框图。
图6描绘非易失性存储器阵列的示范性组织。
图7描绘可用于编程及验证非易失性存储器的编程的示范性电压信号。
图8为描绘编程非易失性存储器的示范性方法的流程图。
图9为描绘已编程的非易失性存储器单元的群组的阈值电压分布的曲线图。
图10为描绘使用四个物理状态来存储2个数据位的非易失性存储器单元的群组的阈值电压分布的曲线图。
图11为描绘可应用于擦除NAND串的偏压条件的NAND串的横截面图。
图12为描绘可应用于验证经擦除状态的存储器单元的偏压条件的NAND串的横截面图。
图13A及13B描绘在擦除之前及在擦除之后的存储器单元的群组的阈值电压分布。
图14为描绘可应用于验证充分软编程的NAND串的偏压条件的NAND串的横截面图。
图15描绘在软编程之后的图13A及13B的存储器单元的群组的阈值电压分布。
图16为描绘在软编程期间的非易失性存储器系统的所选择信号的时序图。
图17描绘示范性NAND串的一系列软编程电压脉冲及所得升压的电压电平。
图18为描绘根据一个实施例的在软编程期间的非易失性存储器系统的所选择信号的时序图。
图19描绘根据一个实施例的一系列软编程电压及经启用以进行软编程的NAND串及被抑制软编程的NAND串的所得升压电压。
图20为描绘根据一个实施例的软编程非易失性存储器的技术的流程图。
图21描绘根据一个实施例的一系列软编程电压脉冲及经启用以进行软编程的NAND串及被抑制软编程的NAND串的所得升压电压。
具体实施方式
图5说明具有用于并行读取及编程一页存储器单元的读取/写入电路的存储器装置110。存储器装置110可包括一个或一个以上存储器裸片或芯片112。存储器裸片112包括存储器单元的二维阵列100、控制电路120以及读取/写入电路130A及130B。在一个实施例中，在阵列的相对侧上，以对称方式来实施通过各种外围电路对存储器阵列100的存取，使得将每一侧上的存取线及电路的密度降低一半。读取/写入电路130A及130B包括多个感测块200，所述感测块200允许并行读取或编程一页存储器单元。可通过字线经由行解码器140A及140B及通过位线经由列解码器142A及142B来寻址存储器阵列100。在一个典型实施例中，控制器144与所述一个或一个以上存储器裸片112包括在同一存储器装置110(例如，可装卸存储卡或封装)中。经由线132在主机与控制器144之间及经由线134在控制器与所述一个或一个以上存储器裸片112之间传送命令及数据。在一个实施例中，控制器可包括任选RAM存储器131以辅助数据传送。
控制电路120与读取/写入电路130A及130B协作，以在存储器阵列100上执行存储器操作。控制电路120包括状态机122、芯片上地址解码器124，及功率控制模块126。状态机122提供存储器操作的芯片级控制。芯片上地址解码器124在由主机或存储器控制器所使用的地址与由解码器140A、140B、142A及142B所使用的硬件地址之间提供地址接口。功率控制模块126在存储器操作期间控制供应到字线及位线的功率及电压。
参看图6，描述了存储器单元阵列100的示范性结构。作为一个实例，描述了分割成1,024个块的NAND快闪EEPROM。存储器单元的每一块包括形成列的位线集合，及形成行的字线集合。通常，将每一块划分成多个页。尽管可在单一操作中编程或读取一个以上页，但一页通常为编程或读取的最小单位。在另一实施例中，可将个别页划分成区段，且所述区段可含有作为基本编程操作而一次写入的最少数目的单元。通常将一个或一个以上页的数据存储于存储器单元的一行中。页可存储一个或一个以上数据扇区，其大小大体由主机系统来界定。扇区包括用户数据及开销数据。开销数据通常包括从所述扇区的用户数据所计算的错误校正码(ECC)。(以下所描述的)控制器的一部分在数据经编程到阵列中时计算ECC，且在从阵列读取数据时也检查ECC。或者，将ECC及/或其它开销数据存储于与其所属的用户数据的页不同的页中或甚至与其所属的用户数据的块不同的块中。用户数据的扇区通常为512个字节，其对应于磁盘驱动器中所通常使用的扇区的大小。开销数据通常为额外16到20个字节。大量页形成块，约从8页(例如)直到32、64或更多页。在一些实施例中，NAND串的行包含块。
图6展示串联连接以形成NAND串的四个存储器单元。尽管四个单元展示为包括于每一NAND串中，但可使用多于或少于四个(例如，16、32或另一数目)的单元。NAND串的一个端子经由第一选择晶体管或栅极(连接到选择栅极漏极线SGD)而连接到对应位线，且另一端子经由第二选择晶体管(连接到选择栅极源极线SGS)而连接到c-源极线。可同时擦除存储于每一块中的数据。在图6中的实例的每一块中，存在被划分成偶数列及奇数列的8,512个列。位线被划分成偶数位线(BLe)及奇数位线(BLo)。在奇数/偶数位线架构中，在一时间编程沿共用字线且连接到奇数位线的存储器单元，而在另一时间编程沿共用字线且连接到偶数字线的存储器单元。因此，可同时读取或编程532个字节的数据。同时读取或编程的这532个字节的数据形成逻辑页。因此，在此实例中，一个块可存储至少八页。当每一存储器单元存储两个位的数据时(例如，多级单元)，一块存储16页。还可随实施例来使用其它大小的块及页。另外，除了图5及图6的架构之外的架构还可用以实施根据本发明的实施例。
在其它实施例中，位线未被划分成奇数位线及偶数位线。所述架构通常称作全位线架构。在全位线架构中，在读取操作及编程操作期间同时选择块的所有位线。同时编程沿共用字线且连接到任何位线的存储器单元。在其它实施例中，可将位线或块分成其它分组(例如，左与右、两个以上分组等)。
在一个实例中，当编程存储器单元时，漏极及p阱接收0V，而控制栅极接收具有增加的量值的一系列编程脉冲。在一个实施例中，所述系列中的脉冲量值在12V到24V的范围内。在其它实施例中，所述系列中的脉冲的范围可为不同的，例如，具有高于12V的起始电平。在存储器单元的编程期间，验证操作是在编程脉冲之间的周期中进行。即，在每一编程脉冲之间读取经并行编程的单元群组的每一单元的编程电平，以确定其是否已达到或超过其被编程到的验证电平。一种验证编程的方式为测试特定比较点处的传导性。举例来说，在NAND单元中，通过针对所有后续编程脉冲将位线电压从0升高到VDD(例如，1.8V到3.3V)以终止那些单元的编程过程，而锁定经验证为充分编程的单元。在一些情形中，将限制脉冲的数目(例如，20个脉冲)，且如果给定存储器单元未由最后脉冲予以充分编程，则假定错误。在一些实施方案中，在编程之前(以块或其它单位为单位)擦除存储器单元。
图7描绘根据一个实施例的编程电压信号。此信号带有具有增加的量值的脉冲集合。以预定步长随每一脉冲来增加脉冲的量值。在一个包括存储多个位的数据的存储器单元的实施例中，示范性步长为0.2伏(或0.4伏)。在每一编程脉冲之间为验证脉冲。图7的信号假定四种状态的存储器单元，因此，其包括三个验证脉冲。举例来说，在编程脉冲250与252之间为三个连续验证脉冲。以零伏验证电压电平描绘第一验证脉冲254。第二验证脉冲256以第二验证电压电平紧随第一验证脉冲。第三验证脉冲258以第三验证电压电平紧随第二验证脉冲256。例如，能够以八种状态存储数据的多状态存储器单元可能需要在七个比较点处执行验证操作。因此，将按序施加七个验证脉冲，以在两个连续编程脉冲之间以七个验证电平执行七个验证操作。基于所述七个验证操作，系统可确定存储器单元的状态。一种用于降低验证的时间负担的方式为使用(例如)如在以下专利申请案中所揭示的更有效的验证过程：于2002年12月5日申请的美国专利申请案序号10/314,055，标题为“用于多状态存储器的智能验证(Smart Verify for Multi-StateMemories)”；于2005年10月27日申请的美国专利申请案序号11/259,799，标题为“使用智能验证编程多状态非易失性存储器的设备(Apparatus for Programming of Multi-StateNon-Volatile Memory Using Smart Verify)”；及于2005年10月27日申请的美国专利申请案序号11/260,658，标题为“使用智能验证编程多状态非易失性存储器的方法(Methodfor Programming of Multi-State Non-Volatile Memory Using Smart Verify)”，所有所述专利申请案的全文均以引用的方式并入本文中。
图8为描述用于编程非易失性存储器的方法的一个实施例的流程图。在步骤200擦除待编程的存储器单元。步骤200可包括擦除比待编程的存储器单元多的存储器单元(例如，以块或其它单位为单位)。在步骤202，执行软编程，以缩窄经擦除存储器单元的擦除阈值电压的分布。作为擦除过程的结果，某些存储器单元可处于与所必需的相比较深的经擦除状态中。软编程可施加较小编程脉冲，以将经擦除存储器单元的阈值电压移动得较接近于擦除验证电平。在步骤204，“数据加载”命令由控制器144发出，且输入到控制电路120，从而允许将数据输入到数据输入/输出缓冲器。输入数据经辨识为命令，且由状态机122经由输入到控制电路120的命令锁存信号(未说明)锁存。在步骤206，将指示页地址的地址数据从控制器或主机输入到行控制器或解码器140A及140B。输入数据经辨识为页地址且经由状态机122(受输入到控制电路的地址锁存信号所影响)而锁存。在步骤208，将已寻址页的一页编程数据输入到数据输入/输出缓冲器用于编程。举例来说，在一个实施例中，可输入532个字节的数据。将所述数据锁存于所选择的位线的适当寄存器中。在一些实施例中，还将数据锁存于待用于验证操作的所选择的位线的第二寄存器中。在步骤210，“编程”命令由控制器发出且输入到数据输入/输出缓冲器。由状态机122经由输入到控制电路的命令锁存信号来锁存所述命令。
由“编程”命令触发，在步骤208中所锁存的数据将使用施加到适当字线的图7的步进脉冲来编程到由状态机122控制的所选择的存储器单元中。在步骤212，施加到所选择的字线的编程脉冲电压电平VPGM初始化到起始脉冲(例如，12V)，且由状态机122所维持的编程计数器PC初始化为0。在步骤214，将第一VPGM脉冲施加到所选择的字线。如果逻辑“0”存储于特定数据锁存器中，指示应编程对应存储器单元，则将对应位线接地。另一方面，如果逻辑“1”存储于特定锁存器中，指示对应存储器单元应保持于其当前数据状态，则将对应位线连接到VDD以抑制编程。
在步骤216，验证所选择的存储器单元的状态。如果检测到所选择的单元的目标阈值电压已达到适当电平，则将存储于对应数据锁存器中的数据改变到逻辑“1”。如果检测到阈值电压尚未达到适当电平，则不改变存储于对应数据锁存器中的数据。以此方式，具有存储于对应数据锁存器中的逻辑“1”的位线无需编程。当所有数据锁存器均存储逻辑“1”时，状态机知道已编程所有所选择的单元。在步骤218，检查所有数据锁存器是否均存储逻辑“1”。如果是，则编程过程完成且成功，因为所有所选择的存储器单元均编程且验证到其目标状态。在步骤220，报告“通过(PASS)”状态。注意，在一些实施例中，在步骤218，并非所有数据锁存器必须存储逻辑“1”。如果至少预定数目的数据锁存器存储逻辑“1”，则可为充分的。仍存储逻辑“0”的数据锁存器与尚未编程的单元(缓慢编程单元)或与缺陷单元相关联。因为在后续读取操作期间可应用错误校正(ECC)来校正与缓慢编程或缺陷存储器单元相关联的损坏数据，所以可容忍有限数目的不充分编程的单元或缺陷单元。
在步骤218，如果确定并非所有数据锁存器均存储逻辑“1”，则编程过程继续。在步骤222，相对于编程限制值来检查编程计数器PC。编程限制值的一个实例为20，然而，可使用其它值。如果编程计数器PC不少于20，则在步骤226确定未成功编程的单元的数目是否等于或少于预定数目。如果未成功编程的位的数目等于或少于预定数目，则编程过程被标记为通过且在步骤228报告通过状态。可在读取过程期间使用错误校正来校正未成功编程的位。然而，如果未成功编程的位的数目大于预定数目，则将编程过程标记为失败且在步骤230报告失败状态。如果编程计数器PC少于20，则在步骤224以步长来增加VPGM电平且递增编程计数器PC。在步骤224之后，过程循环返回到步骤214，以施加下一VPGM脉冲。
图8的流程图描绘了如可应用于二进制存储装置的单遍式编程方法。在如可应用于多级存储装置的两遍式编程方法中，例如，多个编程或验证步骤可用于流程图的单一重复中。可针对每一遍的编程操作来执行步骤212到230。在第一遍中，可施加一个或一个以上编程脉冲，且验证其结果以确定单元是否处于适当中间状态中。在第二遍中，可施加一个或一个以上编程脉冲，且验证其结果以确定单元是否处于适当最后状态中。
在成功编程过程的末尾，所有或几乎所有存储器单元的阈值电压应在经编程的存储器单元的一个或一个以上阈值电压分布内或在经擦除的存储器单元的阈值电压分布内。可将存储器单元的可能阈值电压的范围划分成表示不同存储器状态的范围。举例来说，可使用两个阈值电压范围来建立被指派逻辑数据“1”及“0”的两个存储器状态。图9说明当每一存储器单元存储一位数据时的存储器单元阵列的阈值电压分布。图9展示经擦除的存储器单元的第一阈值电压分布300，及经编程的存储器单元的第二阈值电压分布302。
大体建立至少一个参考阈值电压电平，以将存储器单元的阈值电压存储器窗口分割成两个范围。当单元通过将对应于参考阈值电压电平的预定固定电压(例如，读取参考电压)施加到其栅极来读取时，通过将传导性与断点电平或参考电流相比较来建立其源极/漏极传导状态。如果电流读数高于参考电流电平的电流读数，则确定单元为“开启”且处于一个逻辑状态中。如果电流小于参考电流电平，则确定单元为“关闭”且处于另一逻辑状态中。在一个实施例中，第一分布300中的阈值电压电平为负且对应于逻辑“1”，而第二分布302中的阈值电压电平为正且对应于逻辑“0”。当阈值电压为负且通过将0V施加到控制栅极来尝试读取时，存储器单元将开启以指示正存储逻辑1。当阈值电压为正且通过将0V施加到控制栅极来尝试读取操作时，存储器单元将不开启，以指示正存储逻辑0。
通过利用两个以上的阈值电压范围来表示不同存储器状态，存储器单元还可存储多个位的数字数据。可将阈值电压窗口划分成所要的存储器状态的数目，且可使用多个电压断点电平来解析个别状态。举例来说，如果使用四种状态，则将存在表示可被指派数据值11、10、01及00的四个不同存储器状态的四个阈值电压范围。编程到存储器单元中的数据与单元的阈值电压范围之间的特定关系视存储器单元所采用的数据编码方案而定。在2003年6月13日申请的美国专利第6,222,762号及美国专利申请案第10/461,244号“跟踪用于存储器系统的单元(Tracking Cells For A Memory System)”描述了多状态快闪存储器单元的各种数据编码方案，所述两者的全文均以引用的方式并入本文中。
图10说明当每一存储器单元在四个物理状态中存储两个位的数据时的存储器单元阵列的示范性阈值电压分布。分布310表示具有负阈值电压电平的处于经擦除状态E中(存储“11”)的单元的阈值电压分布。分布312表示处于第一经编程状态A中(存储“10”)的单元的阈值电压分布。分布314表示处于第二经编程状态B中(存储“00”)的单元的阈值电压分布。分布316表示处于第三经编程状态C中(存储“01”)的单元的阈值电压分布。在此实例中，存储于单一存储器单元中的两个位中的每一者来自不同逻辑页。即，存储于每一存储器单元中的两个位中的每一位载送不同逻辑页地址。在正方形中所显示的位对应于下部页。在圆形中所显示的位对应于上部页。在一个实施例中，使用格雷码序列来将逻辑状态指派到存储器单元的连续物理状态，使得如果浮动栅极的阈值电压错误移位到其最近的相邻阈值电压状态范围，则将仅影响一位。为了提供经改进的可靠性，收紧个别分布(缩窄分布)为优选的，因为较紧分布产生较宽读取边界(邻近状态阈值分布之间的距离)。
在读取操作及验证操作中，将所选择的块的选择栅极升高到一个或一个以上选择电压，且将所选择的块的未选择的字线(例如，图4的WL0、WL1及WL3)升高到读取通过电压VREAD(例如，4.5伏)，以使晶体管作为通过栅极而操作。将所选择的块的所选择字线(例如，WL2)连接到参考电压VCGR，针对每一读取及验证操作来指定所述参考电压的电平，以确定相关存储器单元的阈值电压是在所述电平以上还是以下。在施加字线电压之后，测量存储器单元的传导电流，以确定存储器单元是否响应于施加到字线的电压而开启。如果传导电流经测量为大于特定值，则假定存储器单元开启且施加到字线的电压大于存储器单元的阈值电压。如果传导电流未被测量为大于特定值，则假定存储器单元未开启且施加到字线的电压不大于存储器单元的阈值电压。
举例来说，在如图9中所说明的一位存储器单元的读取操作中，将所选择的字线WL2接地，使得检测阈值电压是否高于0V。在一位存储器单元的验证操作中，例如，将所选择的字线WL2连接到0.8V，使得随着编程进行而验证阈值电压是否达到0.8V。源极及p阱在读取及验证期间处于零伏。将所选择的位线(BLe)预充电到(例如)0.7V的电平。如果阈值电压高于读取或验证电平，则相关位线(BLe)的电位电平由于相关联的非传导性存储器单元而维持高电平。另一方面，如果阈值电压低于读取或验证电平，则相关位线(BLe)的电位电平由于传导性存储器单元而降低到低电平(例如，小于0.5V)。由连接到位线且感测所得位线电压的感测块200的感测放大器来检测存储器单元的状态。所提供的电压仅为示范性的且将根据实施方案而变化。
存在于读取或验证操作期间测量存储器单元的传导电流的许多方式。在以上实例中，所选择的存储器单元的传导电流允许(或未能允许)包括所选择的存储器单元的NAND串使位线放电。在一时间周期之后测量位线上的电压，以确定其是否已放电。在另一实例中，存储器单元的传导电流以其对感测放大器中的专用电容器进行放电的速率来测量。
图10展示从本文所描绘的多状态存储器单元读取数据的三个读取参考电压VRA、VRB及VRC。通过测试给定存储器单元的阈值电压是在VRA、VRB及VRC以上还是以下，系统可确定存储器单元所处的状态。如果存储器单元以施加到其控制栅极的VRA传导，则存储器单元处于状态E中。如果存储器单元以VRB及VRC但未以VRA传导，则存储器单元处于状态A中。如果存储器单元以VRC但未以VRA及VRB传导，则存储器单元处于状态B中。如果存储器单元未以VRA、VRB或VRC传导，则存储器单元处于状态C中。图10还展示三个验证参考电压VVA、VVB及VVC。当将存储器单元编程到状态A时，系统测试那些存储器单元是否具有大于或等于VVA的阈值电压。当将存储器单元编程到状态B时，系统将测试所述存储器单元是否具有大于或等于VVB的阈值电压。当将存储器单元编程到状态C时，系统将确定存储器单元是否具有其大于或等于VVC的阈值电压。
在一个实施例中，通过将p阱升高到擦除电压(例如，20伏)持续一充分时间周期及当源极及位线浮动时使所选择的块的字线接地来擦除存储器单元。因此，将较强电场施加到所选择的存储器单元的隧道氧化物层，且随着将浮动栅极的电子发射到衬底侧而擦除所选择的存储器单元的数据。随着将电子从浮动栅极转移到p阱区域，所选择的单元的阈值电压降低。擦除待被抑制的那些单元具有其设定到浮动条件的字线。归因于电容耦合，未选择的字线、位线、选择线及共用源极线也升高到显著部分的擦除电压，因此抑制未选择的单元的擦除。可在整个存储器阵列、单独块或单元的另一单位上执行擦除。
图11描绘执行擦除操作的示范性偏压条件。偏压条件展示为应用于单一NAND串，但将了解，擦除偏压条件可并行应用于许多NAND串(例如，单元块)。将每一字线接地，且同时允许源极线、位线、源极选择栅极线SGS及漏极选择栅极线SGD浮动。将擦除电压VERASE(例如，20V)施加到p阱。归因于电容耦合，还将未选择的字线、位线、选择线及源极线升高到高正电位(例如，20V)。将强电场施加到所选择的块的存储器单元的隧道氧化物层，且随着将浮动栅极的电子发射到衬底而擦除所选择的存储器单元的数据。擦除是指存储器单元通过将电子转移出其浮动栅极来降低阈值电压。随着将充分电子从浮动栅极转移到p阱区域，所选择的单元的阈值电压变为负。一旦阈值电压达到预定充分低的值，则存储器单元可被视为擦除且擦除过程被认为完成或成功。通常将擦除电压信号VERASE作为一系列擦除电压脉冲来施加，其中在每一脉冲中间进行擦除验证操作。如果在施加擦除电压脉冲之后所擦除的单元的单位未被验证为经擦除，则可将另一擦除电压脉冲施加到p阱区域。在一些实施例中，针对每一后续脉冲来增加擦除电压的峰值(例如，以从16V到20V的1V增量)。
图12描绘用于执行擦除验证操作的示范性偏压条件。将每一字线连接到低电压(通常为0V)，同时开启每一选择栅极且将VDD施加到共用源极线。位线最初被放电到0V且接着在擦除验证操作的部分期间保持浮动。在此偏压条件中，如果在NAND串中的每一存储器单元的阈值电压低于0V(假定将每一字线连接到0V)，则NAND串将最初处于传导状态(开启状态)中。结果，位线将充电且位线电压将逐渐增加。位线电压的增加量视存储器单元的阈值电压而定。存储器单元的阈值电压VT越低，位线电压将增加越高。在允许对位线充电的特定时间量之后，感测放大器进行感测操作，其中将位线电压与预定电压VSENEV相比较。如果位线电压高于VSENEV，则认为NAND串中的存储器单元被成功擦除，通常NAND串的每一存储器单元具有低于VSENEV的阈值电压。通常，在单元的块上并行执行验证操作。可施加额外擦除电压脉冲，直到所有或几乎所有NAND串被验证为经成功擦除为止。
图13A展示在已将数据写入到存储器阵列中之后的四种状态或四个电平的存储器装置的经擦除(E)及经编程(A、B、C)阈值电压VT分布。图13B描绘在已完成擦除操作之后的相同四种状态的存储器装置。如所说明，擦除操作已导致经擦除存储器单元(其现包括先前经编程的单元)的阈值电压分布在VSENEV电平以下加宽及移位。存储器单元与所需要的相比通常擦除得较深。为了保证可在多个写入/擦除循环之后用一个擦除电压脉冲来擦除所有或大多数存储器单元，第一擦除电压脉冲的所选择的大小与所需要的相比通常较大，以在一个脉冲中擦除新装置(未经历许多写入/擦除循环)的所有单元。此外，如先前所描述，装置内的个别存储器单元的不同擦除行为可导致某些单元处于比其它单元更深的擦除状态中。举例来说，较快擦除的存储器单元可依据其经受的额外擦除电压脉冲而移位到极低负阈值电压，以完成擦除同一串的较缓慢单元。
图14描绘将经擦除存储器单元的阈值电压移位得较接近于擦除验证电平的软编程操作的偏压条件。通常通过同时将软编程脉冲VSPGM施加到所选择的块的所有字线来进行软编程操作。通过在将0V施加到位线时使源极侧栅极线SGS接地来关闭源极侧选择栅极402，且通过将VSGD(例如，1.8V到3.3V)施加到漏极侧选择栅极线SGD来开启漏极侧选择栅极416。通常在擦除存储器单元的集合之后执行软编程，以缩窄存储器单元的集合的经擦除阈值分布的宽度，且还正规化集合内的个别存储器单元的经擦除阈值分布。软编程脉冲的振幅比规则编程脉冲(例如，如在图7中所示)的振幅低，以避免单元达到经编程状态。作为软编程的结果所要的是单元具有较窄经擦除阈值电压分布。因此，并不希望将阈值电压移位到经编程状态范围中，而是接近于VSENEV电平。
在施加每一软编程脉冲之后，执行类似于典型擦除验证操作的验证操作。在一个实施例中，可使用图12中所描绘的偏压条件。将每一字线连接到低电压(通常为0V)，同时开启每一选择栅极且将VDD施加到共用源极线。位线最初被放电到0V且接着在软编程验证操作的部分期间保持浮动。在允许对位线充电的特定时间之后，感测放大器进行感测操作，其中将位线电压与预定电压VSENEV相比较。如果位线电压低于VSENEV，则认为存储器单元被成功软编程，其中NAND串中的至少一个存储器单元具有通常高于VSENEV的阈值电压。一旦所选择的块中的特定数目的NAND串被验证为经成功软编程，则软编程完成。
图15描绘在经历软编程之后的图13A及图13B中的存储器单元的群组的阈值电压分布。软编程的结果为串中的经擦除存储器单元的分布向上移位而较接近于擦除验证电平VSENEV。使用软编程，擦除阈值电压分布可向上移位到接近于擦除验证电平的电平，即使存储器单元最初被过度擦除也如此。
图16为描绘典型软编程操作的时序图。以NAND串中的所得沟道电压VCH来描绘施加到字线WL(所有)、位线BL、源极线SL、漏极选择栅极线SGD及源极选择栅极线SGS的信号。共用源极线SL在整个操作期间保持于0V，且通过施加0V到源极侧选择栅极线SGS来关闭源极侧选择栅极。在一个实施例中，将在1V到1.5V的范围内的小电压施加到共用源极线SL，以改进源极侧选择栅极的截止特性。在时间t1将漏极侧选择栅极电压VDSG升高到VSG(例如，4V)以开通漏极选择栅极。在时间t2，将经软编程的块中的所有字线的字线电压VWL升高到VREAD。通常，在施加软编程电压之前，将电压电平VREAD施加到用于软编程的字线。施加VREAD，以实现在施加软编程电压期间待被抑制软编程的那些NAND串的沟道区域的预充电。如先前所描述，VREAD实际上为用以确保当读取其它晶体管时未选择的晶体管处于一个状态中的读取通过电压。举例来说，当读取所选择的字线的存储器单元时，VREAD将施加到未选择的字线以开启连接到其的每一存储器单元。通常，VREAD为足以开启经编程到最高阈值电压范围的单元的电压。
在时间t3，将块的每一NAND串的位线设定到一电压，所述电压对应于特定NAND串是将被软编程还是将被抑制软编程。线502表示待被抑制软编程的NAND串，且线504表示经启用以进行软编程的NAND串。待被抑制的NAND串的位线BL电压502升高到VDD(例如，1.8V到3.3V)。待被启用以进行软编程的NAND串的位线BL电压504保持于0V。
通过线506来描绘经抑制的NAND串的所得沟道区域电压VCH。通过线508来描绘经启用的NAND串的所得沟道区域电压VCH。通过施加到字线的VREAD及由电压VSG所开启的漏极侧选择栅极，经由每一存储器单元到位线在每一NAND串中建立传导路径。通过经抑制的NAND串的升高到VDD的位线，漏极侧选择栅极将位线电压转移到NAND串的沟道区域。施加到字线及漏极选择栅极的电压准许经抑制的NAND串的沟道区域预充电到VDD的位线电压电平。对于经启用以进行软编程的NAND串，沟道区域归因于0V位线电压而保持于0V。在时间t4，将漏极侧选择栅极电压VDSG降低到VSGD的电平。电压VSGD低于电压VSG，以关闭待被抑制软编程的那些NAND串中的漏极侧选择栅极。因此，在时间t4，从位线截止被抑制软编程的那些NAND串的沟道区域，从而实现如在下文中所描述的那些沟道区域的升压。举例来说，在一个实施例中，VSGD可在1.8V到3.3V的范围内，而VSG在3V到4.5V的范围内。当将漏极侧选择栅极电压VDSG降低到VSGD时，待被编程的NAND串(在其位线处具有0V)将保持开启。沟道区域保持于0V，且提供路径以在施加软编程电压时将电子汲取到存储器单元的浮动栅极。在一个实施例中，在时间t1，可将漏极选择栅极线SGD升高到VSGD。此将仍实现经抑制的NAND串中的预充电，但预充电电平将不升高到位线电压VDD的全电平。
在时间t5，将软编程电压VSPGM施加到经软编程的块的每一字线。如由线506所指示，被抑制软编程的那些NAND串的沟道区域根据从电平VREAD到电平VSPGM的字线电压的增加而升高。在于对应字线处的较大正偏压的施加下，沟道区域的此升压抑制对那些NAND串的存储器单元的软编程。当将字线电压升高到电平VSPGM时，由线508所表示的经启用以进行软编程的NAND串的沟道区域保持于0V。由于在0V的沟道区域及在字线处的较大正偏压，这些存储器单元将通过将电子注入于那些存储器单元的浮动栅极中而将经历软编程。在时间t7，在每一字线上，将软编程电压VSPGM降低回到0V。经抑制的NAND串的沟道区域还将下降到约0V。在时间t8，将经抑制的NAND串的位线电压下降回到0V。通过施加0V，在时间t9关闭漏极侧选择栅极。
通常，在共享共用字线集合的存储器单元块上同时进行软编程。在将软编程脉冲施加到如图16中所描绘的块的字线中的每一者之后，在图12中所描绘的偏压条件下执行验证操作。通过验证操作的那些NAND串将在后续软编程电压施加期间通过将其位线升高到VDD来被抑制进一步软编程。未成功通过验证操作的NAND串经历进一步软编程。
图17展示可施加到字线集合以编程存储器单元块的多个NAND串的一系列软编程电压脉冲。由线512来描绘经抑制的NAND串(在其位线处具有VDD)的所得沟道区域电压VCH，且由线510来描绘经启用的NAND串(在其位线处具有0V)的沟道区域电压VCH。每一软编程电压脉冲包括两个离散峰值电压电平。通过施加读取通过电压VREAD到字线接着以电平VSPGM1施加软编程电压来产生第一软编程电压脉冲。当将VREAD施加到字线时，将位线电压VDD转移到经抑制的NAND串的沟道区域。当将字线电压升高到VSPGM1时，与量VBOOST1成比例地对沟道区域进行升压。VBOOST1等于软编程电压电平VSPGM1与读取通过电压电平VREAD之间的差。沟道区域电压与VBOOST1成比例地从电平VDD升高。经启用的NAND串510的沟道区域电压并不升压且保持于0V以实现软编程。经升压的沟道电压与VBOOST1成比例，但未必以线性方式。归因于例如栅极诱发漏极泄漏及其它机制等因素的泄漏电流可能使沟道放电，从而影响沟道升压对VBOOST1的依赖性。
针对第二软编程电压脉冲，将读取通过电压VREAD再次施加到字线。将经抑制的NAND串的沟道区域预充电到VDD。接着，以产生VBOOST2的升压电平的第二电平VSPGM2将软编程电压施加到字线。随着软编程电压电平的增加，经抑制的NAND串的沟道升压的电平增加。读取通过电压对于第二脉冲为相同的，但软编程电压已增加。因此，经抑制的NAND串的沟道升压的电平与从VBOOST1到VBOOST2的增加成比例增加。
接着施加第三软编程电压脉冲，其始于将经抑制串的沟道预充电到VDD的VREAD的施加。接着以第三电平VSPGM3施加软编程电压，从而建立升压的VBOOST3的第三电平。以与VBOOST3成比例的第三量来升压经抑制的NAND串的沟道。
如果经抑制的NAND串中的经升压沟道电压变得过大，则可能不利地影响软编程操作。在软编程期间，将源极侧选择栅极晶体管的栅极接地(例如，图14中的源极选择晶体管402)。软编程电压脉冲将经抑制的NAND串的沟道区域升压到相对较高的电压(例如，5V到10V)。随着增加软编程电压，升压的量增加。如果沟道区域的升压电平变得过高，则此选择栅极晶体管的击穿可能发生。经升压的沟道电压存在于选择栅极晶体管的漏极侧处。由于在晶体管的栅极区域处的0V及在其漏极区域处的较大电压，击穿可能发生。击穿的一个可能原因为选择栅极晶体管的漏极区域中的带到带隧穿(通常还称作栅极诱发漏极泄漏或GIDL)。可在字线WL0处的存储器单元下朝向经升压的沟道区域加速由GIDL所产生的电子。此可导致可随后注入在字线WL0处的存储器单元的浮动栅极中的所谓热电子，从而导致非期望的阈值电压移位及软编程干扰。
GIDL还可发生于接近于漏极侧选择栅极的NAND串中的存储器单元的漏极区域处，例如，邻近于漏极选择栅极晶体管416的在字线WL5处的存储器单元414。即使漏极侧选择栅极通常具有较高栅极电压(例如，在升压期间于1.5V到2.5V的范围内)，GIDL仍可由于经抑制的NAND串的沟道中的较高升压电平而发生。
GIDL可致使在字线WL0处的邻近于选择栅极晶体管的存储器单元(例如，存储器单元404)的经升压沟道区域以及NAND串中的其它存储器单元的沟道区域放电也为可能的。如果经抑制的NAND串中的经升压电压电平放电，则沟道电位可降低且软编程干扰可能发生。软编程干扰是指存储器单元的非故意软编程。如果沟道电位降低到一充分程度，则软编程电压可致使电子注入未选择的串的存储器单元中。举例来说，参看图3，如果NAND串42将被抑制软编程但在将软编程电压施加到字线WL0到WL3期间经历其沟道电位的降低，则可能无意地软编程存储器单元72、74、76及78。
因为先前软编程技术依赖于单一读取通过电压VREAD来预充电，所以经抑制的NAND串的沟道的升压量不可控制。随着增加软编程电压VSPGM，经抑制的NAND串的升压电平增加，因为VREAD的值保持相同。当继续缩放装置尺寸时，可预期这些较高升压电平产生软编程干扰的增加的电平，尤其对于接近于选择栅极的字线上的存储器单元。
根据本发明的实施例提供一种软编程预充电电压以在软编程期间控制经抑制的NAND串的升压量。图18为对存储器单元的块或其它单位进行软编程的根据一个实施例的时序图。源极侧选择栅极线及共用源极线贯穿软编程操作保持于0V。如以上所提及，在1V到1.5V的范围内的电压可用于源极线，以改进源极侧选择栅极的截止特性。在时间t1，通过将VSG施加到选择栅极漏极线SGD来开通漏极侧选择栅极。在时间t2，将软编程预充电电压VSPPC施加到所选择的块的每一字线。在一个实施例中，软编程预充电电压在约5V到10V的范围内。然而，其它值可用于其它实施方案中，以实现如在下文中所描述的所要升压特性。此应与图16到图17中所描绘的先前技术的技术相对比，其中在时间t2将读取通过电压VREAD施加到字线。电压VREAD通常在约4.5V到5.5V的范围内。更重要地，基于在读取期间用于开启未选择的存储器单元的所要电平，将固定值用于VREAD以在软编程期间不实现沟道升压的适当电平。经抑制的NAND串的升压沟道电压的增加由于其低固定电平而在软编程电压随着施加额外脉冲而增加时发生。
通过利用软编程预充电电压VSPPC，根据本发明的实施例可控制经抑制的NAND串的升压电平。在时间t3，将待被抑制软编程的NAND串的位线升高到电压VDD。待被软编程的NAND串的位线保持于0V。根据供应到位线的电压电平，在时间t3预充电待被抑制的NAND串的沟道区域。通过选择栅极将在经抑制的串的位线处的电压VDD转移到串的沟道区域中。待被软编程的那些串具有转移到其沟道区域中的0V。
在时间t4，将漏极侧选择栅极电压降低到电平VSGD，以截止待被抑制软编程的那些NAND串的选择栅极，同时针对待经历软编程的那些NAND串将漏极侧选择栅极维持于开启状态中。由于在位线处的VDD及在漏极侧选择栅极上的较低电压，待抑制的NAND串将从位线截止。由于在经历软编程的NAND串的位线处的0V，选择栅极保持将沟道连接到位线。在时间t5，将软编程电压VSPGM施加到所选择的块的所有字线。经抑制的NAND串的沟道区域根据VSPGM与VSPPC之间的差而升高。其它NAND串的沟道区域保持于0V，因此实现其存储器单元的软编程。在于字线上的正偏压的施加下，将电子从沟道区域转移到那些存储器单元的浮动栅极中。在经抑制的NAND串中，软编程电压VSPGM实现沟道升压以抑制软编程。
图19描绘根据本发明的一个实施例的施加到字线的群组的一系列软编程电压脉冲。分别由线530及532来展示经抑制的NAND串及经启用的NAND串中的所得沟道电压VCH。如图18中所示的软编程预充电电压VSPPC用于图19的实施例中。通过最初以第一电平VSPPC1施加软编程预充电电压来产生第一软编程脉冲。在将每一位线设定到抑制或启用条件及降低漏极选择栅极电压之后，以VSPGM1的电平将软编程电压施加到每一字线。通过第一软编程电压电平VSPGM1与第一软编程预充电电平VSPPC1之间的差VBOOST来确定经抑制的NAND串的沟道区域的升压电平。经抑制的NAND串的沟道升压电平将以与VBOOST成比例的量从VDD的初始值增加。
通过以电平VSPPC2首先施加软编程预充电电压来产生在图19中所描绘的第二软编程脉冲。软编程预充电电压的电平从第一电平VSPPC1增加ΔVSPPC。接着，以第二电平VSPGM2将软编程电压施加到每一字线。软编程电压从第一电平VSPGM1增加ΔVSPGM。ΔVSPGM大体上等于ΔVSPPC。因此，VSPGM2与VSPPC2之间的差VBOOST大体上等于VSPGM1与VSPPC1之间的差VBOOST。因此，如由线530所展示而实现经抑制的NAND串的沟道区域中的一致升压量。在施加第二软编程电压脉冲期间，经抑制的NAND串的沟道区域将以粗略等于通过施加第一软编程脉冲所实现的量的量从VDD的预充电电平升压。
通过首先以电平VSPPC3施加软编程预充电电压及接着以电平VSPGM3施加软编程电压来产生第三软编程脉冲。软编程预充电电压增加ΔVSPPC，且软编程电压增加ΔVSPGM。因为ΔVSPPC与ΔVSPGM大体上相等，所以在经抑制的NAND串中再次实现升压电平，其与VBOOST成比例，且因此大体上等于先前升压电平。
在一个实施例中，ΔVSPGM与ΔVSPPC为不相等的值。因此，经抑制的NAND串的沟道区域中的升压量将从脉冲到脉冲不一致。举例来说，ΔVSPGM可大于ΔVSPPC，其将增加后续脉冲的沟道升压。然而，因为使用可控制软编程预充电电压VSPPC，所以可实现适当升压电平。在一个实施例中，值ΔVSPGM及ΔVSPPC中的一者或一者以上可在软编程期间改变，以从重复到重复以不同量增加软编程电压或软编程预充电电压。
图20为根据本发明的一个实施例的软编程存储器单元的单位(例如，块)的方法的流程图。在一个实施例中，可在首先擦除存储器单元的单位之后执行软编程方法。在一个实施例中，尽管可独立于编程来执行擦除及软编程，但可在图8的步骤202执行所述方法。在步骤700，将软编程电压VSPGM初始化到其起始值。在步骤702，将软编程预充电电压VSPPC初始化到其起始值。在步骤704，将软编程计数器SPC初始化到起始值。软编程计数器SPC用以限制对单元的群组进行软编程的尝试的次数。在步骤706，将单元的块的位线及源极选择栅极线接地，同时通常将1V到1.5V的低电压施加到源极线。在步骤708，将电压VSG(例如，3V到4.5V)施加到漏极选择栅极线以开启块的每一NAND串的漏极选择栅极。
在步骤710，将软编程预充电电压VSPPC以其起始值施加到所选择的块的每一字线。举例来说，参看图19，步骤710可包括在所述方法的第一重复期间以电平VSPPC1施加软编程预充电电压。在步骤712，将电压VDD(例如，1.8V到3.3V)施加到待被抑制软编程的每一NAND串的位线。通常，在所述方法的第一重复期间，所有NAND串将被启用以进行软编程。在步骤714，将VSGD(例如，1.8V到3.3V)施加到漏极选择栅极线。通过将漏极选择栅极线从VSG降低到VSGD，具有在步骤712施加到位线的VDD的任何NAND串将通过降低漏极选择栅极电压而从位线断开，以截止漏极选择栅极。具有0V的位线电压的那些NAND串将保持与其位线接触，因为NAND串的漏极选择栅极将在其栅极处以VSGD保持开启。在步骤716，将软编程电压以其起始电平施加到每一字线。再次参看图19，步骤716可包括将第一软编程电压电平VSPGM1施加到所选择的块的每一字线。步骤710及716共同包含将单一软编程电压脉冲施加到所选择的块的字线中的每一者(如图19中所说明)。在步骤718，将每一字线上的电压降低回到0V，接着将每一位线上的电压降低到0V，且接着将漏极选择栅极线上的电压降低到0V。
在步骤720，执行软编程验证操作以确定NAND串中的哪些已成功软编程。在一个实施例中，步骤720包括应用图12的偏压条件。将每一字线连接到低电压(通常为0V)，同时开启每一选择栅极且将VDD施加到共用源极线。位线最初被放电到0V且接着在软编程验证操作的部分期间保持浮动。在其中允许位线充电的特定时间之后，感测放大器进行其中将位线电压与预定电压VSENEV进行比较的感测操作。如果位线电压低于VSENEV，则认为存储器单元被成功软编程，其中NAND串中的至少一个存储器单元具有通常高于VSENEV的阈值电压。
在步骤722，确定已成功验证软编程的NAND串的数目是否大于预定最小数目。如果是，则在步骤724报告软编程操作的通过状态。如果不是，则对照最大限制值(例如，20)来检查软编程计数器SPC。如果软编程计数器小于此预定最大值，则在步骤730软编程继续。如果软编程计数器已达到重复的预定最大数目，则在步骤728报告软编程操作的失败状态。
在步骤730，将软编程计数器递增一。在步骤732，将软编程电压VSPGM递增ΔVSPGM。举例来说，如图19中所说明，可将软编程电压从第一电平VSPGM1递增到第二电平VSPGM2。在步骤734，将软编程预充电电压VSPPC递增ΔVSPPC。举例来说，如图19中所说明，可将软编程预充电电压从第一电平VSPPC1递增到VSPPC2。尽管图19描绘了ΔVSPGM等于ΔVSPPC，但在其它实施例中，其可能不相等。此外，在如在下文中所描述的一个实施例中，完全未递增软编程预充电电压。在另一实施例中，软编程预充电电压在每一软编程脉冲之后未递增，但在每隔一脉冲或某其它时间间隔之后递增。一个实施方案可包括在经升压的沟道可能仍足够低而无需递增时不递增多个初始脉冲的软编程预充电电压。在所述多个初始脉冲之后，递增软编程预充电电压可开始。在递增软编程电压及软编程预充电电压之后，方法返回到步骤706，开始以较高软编程预充电电压电平及软编程电压电平施加第二软编程电压脉冲。
本发明的一个实施例针对每一软编程电压脉冲将软编程预充电电压维持于恒定电平下。在图21中，使用软编程预充电电压VSPPC的单一值。如先前所描述而递增软编程电压VSPGM。通过以电平VSPPC施加软编程预充电电压及以电平VSPGM1施加软编程电压来产生第一软编程电压脉冲。VSPGM与VSPPC的差为VBOOST3，从而建立与其成比例的经抑制的串的沟道升压电平。通过以同一电平VSPPC施加软编程预充电电压，接着以电平VSPGM2施加软编程电压，来产生第二软编程电压脉冲。VSPGM2与VSPPC的差建立与VBOOST4成比例的第二沟道升压电平。通过以电平VSPPC施加软编程预充电电压，接着以电平VSPGM3施加软编程电压，来建立第三软编程电压脉冲。VSPGM3与VSPPC的差建立与VBOOST5成比例的第三沟道升压电平。
将由这三个软编程电压脉冲所建立的升压量描绘为VBOOST3、VBOOST4、VBOOST5，以将其与图17中所描绘的现有技术的升压电平相对比。因为利用软编程预充电电压VSPPC而非读取通过电压VREAD，所以可在图21的实施例中控制升压量。通过基于软编程预充电电压的值来控制升压量，可避免可能导致被抑制软编程的NAND串内的栅极诱发漏极泄漏的较大升压电位。
在一个实施例中，可在测试期间基于一个或一个以上制造装置的特征化来确定对预充电电压进行软编程的电平。举例来说，在一个实施例中，基于个别装置来选择软编程预充电电压。装置可经历作为制造过程的部分的测试。基于所述测试，可选择软编程预充电电压的最佳值。在一个实施例中，此可通过确定以软编程预充电电压的何电平编程干扰或栅极诱发漏极泄漏开始发生于NAND串内来执行。通过观测这些电平，可实现软编程预充电电压的最佳值，其可实现充分升压同时避免干扰及其它问题。在另一个实施例中，软编程预充电电压可基于装置的群组的特征化。举例来说，可如先前所描述而测试许多装置且选择基于所有这些装置的平均值的最佳值。
出于说明及描述的目的而呈现前述详细描述。其并不希望为排他性的或将本发明限制于所揭示的精确形式。依据以上教示，许多修改及变化是可能的。选择所描述的实施例以最佳解释本发明及其实际应用的原理，以因此使所属领域的技术人员能够在各种实施例中且以如适合于预期特定使用的各种修改来最佳利用本发明。希望本发明的范围由所附加的权利要求书来界定。

Claims (11)

1.一种操作非易失性存储器的方法，其包含：
将多个编程电压脉冲施加到字线集合，以对耦合到所述字线集合的第一非易失性存储元件群组(40)进行软编程，其中施加编程电压脉冲中的每一者包括将第一电压施加到所述字线集合接着施加比所述第一电压大的第二电压。
对于编程电压脉冲中的每一者，在开始施加所述第一电压之后和开始施加所述第二电压之前，将抑制电压施加到与第二非易失性存储元件群组耦合的位线，其中所述第二非易失性存储元件群组与所述字线集合耦合；
其中施加编程电压脉冲中的每一者包含：
通过以第一电压电平施加第一编程电压脉冲的所述第一电压，及以第二电压电平施加所述第一编程电压脉冲的所述第二电压而施加所述第一编程电压脉冲；以及
通过以第三电压电平施加第二编程电压脉冲的所述第一电压及以第四电压电平施加所述第二编程电压脉冲的所述第二电压而施加所述第二编程电压脉冲，所述第三电压电平高于所述第一电压电平，且所述第四电压电平高于所述第二电压电平；
其中在所述第一编程电压脉冲之后施加所述第二编程电压脉冲。
2.根据权利要求1所述的方法，其中：
所述方法进一步包含在施加所述第一编程电压脉冲之后且在施加所述第二编程电压脉冲之前施加第三编程电压脉冲，所述第三编程电压脉冲的所述第一电压是以所述第一电压电平施加。
3.根据权利要求1或2所述的方法，其中：
所述第一电压电平与所述第二电压电平之间的差大体上等于所述第三电压电平与所述第四电压电平之间的差。
4.根据权利要求1所述的方法，其进一步包含：
通过在将所述第二电压施加到所述字线集合的同时将所述抑制电压施加到所述第二非易失性存储元件群组(42)的位线，抑制对耦合到所述字线集合的所述第二非易失性存储元件群组的软编程；
通过在施加所述抑制电压的同时将所述第一电压施加到所述字线集合，对所述第二非易失性存储元件群组(42)的沟道区域进行预充电；以及
通过在施加所述抑制电压的同时将所述第二电压施加到所述字线集合，对所述第二非易失性存储元件群组(42)的所述沟道区域进行升压。
5.根据权利要求4所述的方法，其中施加所述编程电压脉冲中的每一者包含：
其中对所述沟道区域进行升压包括在施加所述第一编程电压脉冲的同时以第一量来对所述沟道区域进行升压，及在施加所述第二编程电压脉冲的同时以第二量来对所述沟道区域进行升压，其中所述第一量等于所述第二电压电平与所述第一电压电平之间的差，且第二量等于所述第四电压电平与所述第三电压电平之间的差。
6.根据权利要求1所述的方法，其中：
响应于擦除耦合到所述字线集合的所述非易失性存储元件的请求而执行施加所述多个编程电压脉冲。
7.根据权利要求1所述的方法，其中：
所述字线集合耦合到非易失性存储元件块(90)；
所述第一非易失性存储元件群组(40)为所述块的第一NAND串(40)；
所述第二非易失性存储元件群组为第二NAND串(42)，所述第二NAND串在施加所述一个或一个以上编程电压脉冲的同时被抑制软编程。
8.根据权利要求1所述的方法，其中：
耦合到所述字线集合的所述非易失性存储元件为多状态快闪存储器单元。
9.一种非易失性存储器系统，其包含：
字线集合；
与所述字线集合耦合的第一非易失性存储元件群组(40)；
与所述字线集合耦合的第二非易失性存储元件群组(42)；以及
与所述字线集合及所述第一与第二非易失性存储元件群组耦合的管理电路(120)，所述管理电路将多个编程电压脉冲施加到所述字线集合并将抑制电压施加到所述第二非易失性存储元件群组的位线，以在抑制所述第二非易失性存储元件群组软编程的同时对所述第一非易失性存储元件群组进行软编程，所述管理电路通过将预充电电压施加到所述字线集合，同时施加所述抑制电压以预充所述第二非易失性存储元件群组(42)的沟道区域，接着施加较大软编程电压，以施加每一编程电压脉冲，所述预充电电压是以不同电平针对所述编程电压脉冲中的至少两者而施加，
其中
所述多个编程电压脉冲包括第一编程电压脉冲及第二编程电压脉冲；
所述管理电路以第一电压电平施加所述第一编程电压脉冲的所述预充电电压，且以第二电压电平施加所述第一编程电压脉冲的所述软编程电压；以及
所述管理电路以第三电平施加所述第二编程电压脉冲的所述预充电电压，且以第四电平施加所述第二编程电压脉冲的所述软编程电压，所述第三电平高于所述第一电平，且所述第四电平高于所述第二电平。
10.根据权利要求9所述的非易失性存储器系统，其中：
所述第一电压电平与所述第二电压电平之间的差大体上不同于所述第三电压电平与所述第四电压电平之间的差。
11.根据前述权利要求9至10中任一权利要求所述的非易失性存储器系统，其中：
所述第一非易失性存储元件群组(40)为第一NAND串(40)；
所述第二非易失性存储元件群组(42)为第二NAND串(42)；以及
所述管理电路(120)通过在施加所述软编程电压的同时将抑制电压施加到所述第二NAND串(42)的位线来抑制对所述第二NAND串(42)的软编程。
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US6134140A (en) * 1997-05-14 2000-10-17 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device with soft-programming to adjust erased state of memory cells

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