CN101361134B - 使用经修改的通过电压在减小的程序干扰下对非易失性存储器进行编程的方法和存储系统 - Google Patents

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Abstract

以通过使用经修改的通过电压(Vpass1、Vpass2)减小程序干扰的方式来对非易失性存储元件(1110...1155)进行编程。特定来说，在对与选择的字线相关联的所选存储元件的编程期间，将较高的通过电压(Vpass1)施加于与非易失性存储元件组中先前编程的非易失性存储元件相关联的字线，所述通过电压(Vpass1)高于施加于与所述非易失性存储元件组中未经编程及/或部分编程的非易失性存储元件相关联的字线的通过电压(Vpass2)。所述通过电压足够高以平衡所述选择的字线的源极与漏极侧上的沟道电位及/或减少增压沟道区之间的电荷泄漏。视需要，通过在所述选择的字线与接收所述较高通过电压的字线之间的一个或一个以上字线上施加减小的电压，而在所述增压沟道区之间形成隔离区。

Description

使用经修改的通过电压在减小的程序干扰下对非易失性存储器进行编程的方法和存储系统
技术领域
本发明涉及在减小的程序干扰下对非易失性存储器进行编程。 
背景技术
半导体存储器已越来越普遍地用于各种电子装置中。例如，非易失性半导体存储器用于蜂窝式电话、数码相机、个人数字助理、移动计算装置、非移动计算装置及其他装置。电可擦除可编程只读存储器(EEPROM)及快闪存储器属于最普遍的非易失性半导体存储器。与传统、具有完全特征的EEPROM相比，采用快闪存储器(也是一类EEPROM)，可在一个步骤中擦除整个存储器阵列或存储器的一部分的内容。 
传统EEPROM与快闪存储器均使用浮动栅极，其定位在半导体衬底中的沟道区上方并与所述沟道区绝缘。所述浮动栅极定位在源极区与漏极区之间。控制栅极提供在所述浮动栅极上方并与所述栅极绝缘。通过保留在所述浮动栅极上的电荷的量来控制如此形成的晶体管的阈值电压。即，在接通晶体管之前，为允许在其源极与漏极之间传导而必须向所述控制栅极施加的最小量的电压是通过浮动栅极上的电荷的电平来控制。 
某些EEPROM及快闪存储器装置具有用于存储两个范围的电荷的浮动栅极，并因此可在两种状态(例如擦除状态与编程状态)之间编程/擦除所述存储器元件。此快闪存储器装置有时称为二进制快闪存储器装置，因为每一存储器元件可以存储一位数据。 
多状态(还称为多电平)快闪存储器装置是通过识别多个不同的经允许/有效的编程阈值电压范围来实施。每个不同阈值电压范围对应于存储器装置中所编码的数据位集的一预定值。例如，当可将每个存储器元件放置在对应于四个不同阈值电压范围的四个离散电荷带的一者中时，每个存储器元件可以存储两位数据。 
通常，在程序操作期间施加于控制栅极的程序电压Vpgm是作为一系列脉冲施加，其量值随时间而增加。在一种可行的方法中，脉冲的量值是随每次连续脉冲而增加预定步进大小，例如0.2至0.4V。可以将Vpgm施加于快闪存储器元件的控制栅极。在程序脉冲之间的周期中，实施验证操作。即，在连续编程脉冲之间读取正并行编程的元件群组的每个元件的编程电平，以确定所述电平是等于还是大于正将元件编程到的验证电 平。对于多状态快闪存储器元件阵列而言，可针对元件的每一状态执行验证步骤以确定所述元件是否已到达其与数据相关联的验证电平。例如，能够以四种状态存储数据的多状态存储器元件可能需要针对三个比较点来执行验证操作。 
此外，当对EEPROM或快闪存储器装置(例如NAND串中的NAND快闪存储器装置)进行编程时，通常将Vpgm施加于控制栅极并对位线进行接地，从而使来自单元或存储器元件(例如存储元件)的沟道的电子得以注入浮动栅极中。当电子在浮动栅极中累积时，浮动栅极变成带负电并且存储器元件的阈值电压会升高，从而将存储器元件视为处于编程状态。在标题为“非易失性存储器的源极侧自我增压技术”的美国专利案6,859,397及2005年2月3日公布的标题为“检测过编程存储器”的美国专利申请公告案2005/0024939中可找到关于此类编程的更多信息，两个申请案以全文引用的方式并入本文。 
在对选择的存储器元件进行编程期间，可能在称为程序干扰的过程中不注意地对邻近存储器元件进行编程。例如，当将Vpgm施加于字线时，可能会不注意地对并不希望编程但是与经选择以进行编程的存储器元件在相同的字线上的存储器元件进行编程。可使用若干技术来防止程序干扰。例如，采用自我增压，电性隔离与未选择的位线相关联的沟道，并且在编程期间将一通过电压(例如10V)施加于与未选择的存储器元件相关联的字线。未选择的字线耦合到与未选择的位线相关联的沟道，从而使一电压(例如8V)存在于未选择的位线的沟道中，这往往减小程序干扰。因此，自我增压使电压增压存在于沟道内，这往往降低横跨穿隧氧化物的电压并因而减小程序干扰。此外，局部自我增压(LSB)与擦除区域自我增压(EASB)尝试通过将先前编程元件的沟道与所禁止的元件的沟道隔离来减小程序干扰。 
然而，随着不断减小存储器元件的沟道长度(例如90nm或更少)，减小程序干扰的常规沟道增压技术的能力受到损害。特定来说，存储器元件的沟道长度可能变得太短以致不能充分地隔离选择的字线的漏极与源极侧上的两个单独增压的沟道区。因此，可以降低增压的沟道电压，从而使程序干扰恶化。另外，带间穿隧或与栅极引发的漏极泄漏(GIDL)相关的击穿可能出现在接地字线的漏极附近。由于此击穿，可以对增压的沟道进行放电，从而引起程序干扰，及/或可产生热载流子，其注射在穿隧氧化物中或注入存储器单元的浮动栅极。需要提供改进的程序干扰减小的方法，其解决以上及其他问题。 
发明内容
提供一种用于对非易失性存储器元件进行编程的方法，其中程序干扰减小。 
在一个实施例中，用于对非易失性存储装置进行编程的方法包含通过对选择的字线施加编程电压而对一组非易失性存储元件中的选择的非易失性存储元件进行编程。另外，在编程期间，将较高通过电压施加于与先前编程的非易失性存储元件相关联的字线，所述通过电压高于施加于与未经编程及/或部分编程的非易失性存储元件相关联的字线的通过电压。通过电压对相关联的沟道区的电位进行增压。特定来说，与先前编程的非易失性存储元件相关联的沟道区的电位接近同与未经编程及/或部分编程的非易失性存储元件相关联的沟道区的电位相平衡。因此，通过电压的差减小从与未经编程及/或部分编程的非易失性存储元件相关联的沟道区到与先前编程的非易失性存储元件相关联的沟道区的电荷泄漏。取决于实施方案，通过电压的压可以接近两至三伏特。此外，当所述组非易失性存储元件在源极侧开始编程并在漏极侧结束编程时，将较高通过电压施加于源极侧字线，所述通过电压高于施加于漏极侧字线的通过电压。 
在另一实施例中，用于对非易失性存储装置进行编程的方法包含通过对选择的字线施加编程电压而对一组非易失性存储元件中的选择的非易失性存储元件进行编程。另外，在编程期间，将通过电压施加于字线以便在先前编程的非易失性存储元件与未经编程及/或部分编程的非易失性存储元件之间形成隔离区。 
附图说明
图1是NAND串的俯视图。 
图2是图1的NAND串的等效电路图。 
图3是图1的NAND串的横截面图。 
图4是描述三个NAND串的电路图。 
图5是可以用于实施本发明一个或一个以上实施例的快闪存储器系统的一个实施例的框图。 
图6说明一存储器阵列的组织的实例。 
图7描述在从擦除状态直接编程至编程状态的情况下一多状态装置中的一组例示性阈值电压分布。 
图8描述在从擦除状态两遍编程至编程状态的情况下一多状态装置中的一组例示性阈值电压分布。 
图9A至9C展示各种阈值电压分布并描述用于对非易失性存储器进行编程的过程。 
图10说明当使用EASB增压模式时具有不平衡增压沟道区的NAND串。 
图11说明具有平衡增压沟道区的NAND串。 
图12说明在增压沟道区之间具有隔离区的NAND串。 
图13说明在增压沟道区之间具有替代隔离区的NAND串。 
图14是描述用于对非易失性存储器进行编程的过程的一个实施例的流程图。 
具体实施方式
适合于实施本发明的非易失性存储器系统的一个实例使用NAND快闪存储器结构，其中将多个晶体管串联配置在一NAND串中的两个选择栅极之间。图1是展示一个NAND串的俯视图。图2是其等效电路。图1与2中描述的NAND串包含四个晶体管100、102、104与106，其串联配置并夹在第一选择栅极120与第二选择栅极122之间。选择栅极120与122将NAND串分别与位线触点126与源极线触点128连接。通过将适当电压分别施加于控制栅极120CG与122CG来控制选择栅极120与122。晶体管100、102、104及106的每一者均具有控制栅极与浮动栅极。晶体管100具有控制栅极100CG与浮动栅极100FG。晶体管102包含控制栅极102CG与浮动栅极102FG。晶体管104包含控制栅极104CG与浮动栅极104FG。晶体管106包含控制栅极106CG与浮动栅极106FG。控制栅极100CG、102CG、104CG及106CG分别与字线WL3、WL2、WL1及WL0连接。在一项可行设计中，晶体管100、102、104及106每一者为存储器单元或存储元件。在其他设计中，所述存储器元件可包含多个晶体管或可以不同于图1及2中所描述的晶体管。选择栅极120与漏极选择线SGD连接，而选择栅极122与源极选择线SGS连接。 
图3提供以上说明的NAND串的横截面图。在p阱区140中形成NAND串的晶体管。每个晶体管包含一堆叠式栅极结构，其包含一控制栅极(100CG、102CG、104CG及106CG)与一浮动栅极(100FG、102FG、104FG及106FG)。所述浮动栅极形成于氧化物或其他介电膜顶部上的p阱的表面上。控制栅极在浮动栅极上方，一中间多晶硅介电层分离控制栅极与浮动栅极。存储器元件(100、102、104及106)的控制栅极形成字线。邻近元件之间共享N+掺杂层130、132、134、136及138，从而将所述元件彼此串联连接以形成NAND串。这些N+掺杂层形成所述元件的每一者的源极与漏极。例如，N+掺杂层130作为晶体管122的漏极与晶体管106的源极，N+掺杂层132作为晶体管106的漏极与晶体管104的源极，N+掺杂层134作为晶体管104的漏极与晶体管102的源极，N+掺杂层136作为晶体管102的漏极与晶体管100的源极，且N+掺杂层138作为晶体管100的漏极与晶体管120的源极。N+掺杂层126与NAND串的位线连接，而N+掺杂 层128与多个NAND串的共同源极线连接。 
应注意，尽管图1至3展示在NAND串中的四个存储器元件，但四个晶体管的使用仅提供为一实例。本文说明的技术所用的NAND串可以具有少于四个存储器元件或多于四个存储器元件。例如，某些NAND串将包含八、十六、三十二、六十四个或更多存储器元件。本文的说明不限于NAND串中的任何特定数目的存储器元件。 
一般而言，本发明可以用于通过Fowler-Nordheim穿隧所编程并擦除的装置。本发明还可应用于代替浮动栅极使用三层介电质(例如由氧化硅、氮化硅与氧化硅(ONO)形成的介电质)以存储电荷的装置。由ONO形成的三层介电质是夹在传导控制栅极与存储器元件沟道上方的半传导衬底的表面之间。本发明还可应用于代替浮动栅极将(例如)导电材料(例如纳米晶体)的较小岛状物用作电荷存储区的装置。可以采用与以浮动栅极为基础的NAND快闪装置类似的方式来编程并擦除此类存储器装置。 
图4是描述三个NAND串的电路图。使用NAND结构的快闪存储器系统的典型结构将包含若干NAND串。例如，三个NAND串201、203及205是展示在具有更多NAND串的存储器阵列中。所述NAND串的每一者包含两个选择晶体管与四个存储器元件。例如，NAND串201包含选择晶体管220与230，以及存储器元件222、224、226与228。NAND串203包含选择晶体管240与250，以及存储器元件242、244、246与248。NAND串205包含选择晶体管260与270，以及存储器元件262、264、266与268。每个NAND串通过其选择晶体管(例如选择晶体管230、250或270)与源极线连接。使用选择线SGS来控制源极侧选择栅极。通过漏极选择线SGD所控制的选择晶体管220、240、260等将各NAND串201、203及205与各别位线202、204及206连接。在其他实施例中，选择线不一定需要是共同的。字线WL3与存储器元件222、242与262的控制栅极连接。字线WL2与存储器元件224、244与264的控制栅极连接。字线WL1与存储器元件226、246与266的控制栅极连接。字线WL0与存储器元件228、248与268的控制栅极连接。可以看出，每个位线与各别NAND串构成存储器元件阵列或存储器元件集的列。字线(WL3、WL2、WL1及WL0)构成所述阵列或存储器元件集的行。每个字线与所述行中的每个存储器元件的控制栅极连接。例如，字线WL2与存储器元件224、244及264的控制栅极连接。 
每个存储器元件均可以存储数据。例如，当存储一位数字数据时，将存储器元件的可能阈值电压的范围分成被指派逻辑数据“1”及“0”的两个范围。在NAND型快闪存储器的一个实例中，擦除存储器元件后电压阈值为负并且定义为逻辑“1”。编程操作后的阈值电压为正并且定义为逻辑“0”。当阈值电压为负并且尝试读取时，存储器元件将 开启以指示正在存储逻辑“1”。当阈值电压为正并尝试读取操作时，存储器元件将不会开启，这指示存储逻辑“0”。存储器元件也可存储多电平的信息，例如，多位的数字数据。在此情况下，将阈值电压的范围划分成数据的电平的数目。例如，如果存储四个电平的信息，那么将存在指派给数据值“11”、“10”、“01”及“00”的四个阈值电压范围。在NAND型存储器的一个实例中，擦除操作后的阈值电压为负并且定义为“11”。正阈值电压用于“10”、“01”“00”的状态。编程于存储器元件中的数据与元件的阈值电压范围之间的特定关系取决于存储器元件所采用的数据编码方案。例如，美国专利第6,222,762号及在2003年6月13日申请并于2004年12月16日公布为美国专利申请公告案2004/0255090的美国专利申请案第10/461,244号“追踪存储器系统的单元”(二者以全文引用的方式并入本文中)说明用于多状态快闪存储器元件的各种数据编码方案。 
NAND型快闪存储器及其操作的相关实例提供在美国专利第5,386,422、5,522,580、5,570,315、5,774,397、6,046,935、6,456,528与6,522,580号中，所述专利的每一者以引用的方式并入本文中。 
当对快闪存储器元件进行编程时，将编程电压施加于所述元件的控制栅极，并且对与所述元件相关联的位线进行接地。来自沟道的电子被注入浮动栅极。当电子在浮动栅极中累积时，浮动栅极变为带负电而且元件的阈值电压升高。为将编程电压施加于正编程的元件的控制栅极，将所述编程电压施加于适当的字线上。如以上所说明，还将所述字线与共享同一字线的其他NAND串的每个串中的一个元件连接。例如，当对图4的元件224进行编程时，还将编程电压施加于元件224、244与264的控制栅极。当需要在一字线上编程一个元件而不编程与同一字线连接的其他元件时，例如当需要编程元件224但不编程元件244时，问题会出现。因为在称为程序干扰的过程中，将编程电压施加于与一字线连接的所有元件，所以可能会不注意地对所述字线上的未选择的元件(并不希望编程的元件)进行编程。例如，当编程元件224时，存在以下问题：可能会无意识地对邻近元件244或264进行编程。应注意程序干扰最可能出现在经选择以进行编程的一字线上的未选择的存储器单元上。然而，在某些情况下，程序干扰还可出现在除选择的字线以外的字线上的存储器单元上。 
可使用若干技术来防止程序干扰。采用先前说明的自我增压，电性隔离与未选择的位线相关联的沟道，并且在编程期间将一通过电压(例如10V)施加于未选择的字线。未选择的字线耦合到与未选择的位线相关联的沟道，从而使一电压(例如8V)存在于未选择的位线的沟道中，这往往减小程序干扰。因此，自我增压使电压增压存在于沟道内，这往往降低横跨穿隧氧化物的电压并因而减小程序干扰。 
通常(并非始终)从源极侧至漏极侧(例如从存储器元件228至存储器元件222)编程一NAND串。例如，假定在编程NAND串203后再编程NAND串201。当编程过程准备好编程NAND串201的最后(或接近最后)的存储器元件时，如果所禁止的NAND串(例如NAND串203)上的先前编程的存储器元件的全部或大多数被编程，那么在先前编程的存储器元件的浮动栅极中存在负电荷。因此，增压电位在NAND串203的若干部分中不会变得足够高，而在NAND串203中与最后少数字线相关联的元件上可能仍存在程序干扰。例如，当对NAND串201上的元件222进行编程时，如果先前已对NAND串203上的元件248、246及244编程，那么所述晶体管(244、246及248)的每一者在其浮动栅极上会具有负电荷，这将限制自我增压过程的增压电平并可能在元件242上引起程序干扰。 
局部自我增压(LSB)及擦除区域自我增压(EASB)尝试通过将先前编程的元件的沟道与所禁止的元件的沟道隔离来解决常规自我增压的缺点。例如，如果正在编程图4的元件224，那么LSB及EASB尝试通过将元件244的沟道与先前编程的元件(246与248)隔离来禁止元件244中的编程。对于SB、EASB及LSB增压方法或这些增压方法的变体而言，正编程的元件的位线处于接地状态或与接近0V的另一电压(通常在0至1V的范围内)连接，而元件受到禁止的NAND串的位线处于Vdd，其通常在1.5至3V的范围内。编程电压Vpgm(例如20V)与选择的字线连接。在LSB增压模式的情况下，邻近于选择的字线的字线处于0V，或处于接近于0V的另一电压，而其余非选择的字线处于Vpass。例如，位线202处于0V而且位线204处于Vdd。漏极选择SCG处于Vsgd(通常为2.5至4.5V)而且源极选择SGS处于0V。选择的字线WL2(用于编程元件224)处于Vpgm。邻近字线WL1及WL3处于0V，而且其他字线(例如WL0)处于Vpass。 
LSB模式的缺点在于，选择的字线下的增压沟道电压可能很高，因为沟道的所述部分与未选择的字线下的其他沟道区域隔离，并因此主要通过高编程电压Vpgm来确定增压电压。由于高增压，所以偏压至0V的字线附近的带至带穿隧或GIDL可能会出现。可以通过使用EASB方法将沟道增压的量限制为较低值。EASB类似于LSB，不同的是仅源极侧邻近字线处于0V。因此，选择的字线下的沟道区域与选择的单元的漏极侧处的沟道区域连接，并因此主要通过施加于未选择的字线的Vpass电压而非针对LSB情况的Vpgm来确定沟道增压。漏极侧邻近字线处于Vpass。如果Vpass太低，那么所述沟道中的增压将不足以防止程序干扰。如果Vpass太高，那么可对选择的NAND串中的未选择的字线(位线上的电压为0V)进行编程，或由于GIDL而引起的程序干扰可能会出现。例如，WL1将会处于0V而非Vpass，而WL3将会处于Vpass。在一个实施例中，Vpass为7至10 V。 
尽管LSB与EASB提供对自我增压的改进，其也存在问题，所述问题取决于源极侧的邻近元件(元件246是元件244的源极侧邻近元件)被编程还是擦除。如果源极侧邻近元件处于编程状态，那么在其浮动栅极上存在负电荷。此外，将0V施加于控制栅极，并且与带负电栅极下的高度反向偏压结(由于增压)组合，这可以引起栅极引发的漏极泄漏(GIDL)，其中电子泄漏至增压的沟道内。GIDL随结上的较大偏压而出现，所述偏压是通过由于增压而带来的存储器单元的漏极/源极区上的高电压以及正好是当源极侧邻近元件被编程且漏极结被增压时的情况的低或负栅极电压所引起。GIDL可以使增压电压过早地泄漏掉，从而产生编程错误，并随突然且高度掺杂的结(在缩放元件尺寸时所需要)而更加严重。如果泄漏电流足够高，那么沟道区中的增压电位将减小，从而可能产生程序干扰。此外，正编程的字线离漏极越近，则出现在增压的沟道区域中的电荷会越少。因此，增压的沟道中的电压将快速下降，从而引起程序干扰。GIDL的另一可能的副作用是可以产生热载流子，包括电子与空穴。这些热载流子可被注入穿隧氧化物区域或注入邻近存储器单元的浮动栅极并因此引起程序干扰。 
如果源极侧邻近存储器元件被擦除，那么在浮动栅极上存在正电荷，而且晶体管的阈值电压将很可能为负。即使当施加0V于字线时，晶体管仍可以不关闭。如果存储器元件是开启的，那么NAND串并非在EASB模式中操作。相反，所述NAND串是在自我增压模式中操作，这可能具有如以上说明的增压不足的问题。如果对其他源极侧元件进行编程(这会限制源极侧增压)，那么最可能出现此情形。此问题是较短沟道长度的最大问题，因为泄漏更可能出现。 
图5是可以用于实施本发明的一个或一个以上实施例的快闪存储器系统的一个实施例的框图。可以使用其他系统与实施方案。通过列控制电路304、行控制电路306、共同源极控制电路310与p阱控制电路308来控制存储器元件阵列302。列控制电路304与存储器元件阵列302的位线连接，以读取存储在存储器元件中的数据、确定编程操作期间存储器元件的状态、以及控制位线的电位电平，以促进或禁止编程与擦除。行控制电路306与字线连接以选择所述字线的一者、施加读取电压、施加与受控于列控制电路304的位线电位电平组合的编程电压、以及施加擦除电压。共同源极控制电路310控制与存储器元件连接的共同源极线(在图6中标记为“共同源极”)。p阱控制电路308控制p阱电压。 
存储在存储器元件中的数据通过列控制电路304读出并经由数据输入/输出缓冲器312输出到外部I/O线。将欲存储在存储器元件中的程序数据经由外部I/O线输入到数 据输入/输出缓冲器312，并传送到列控制电路304。外部I/O线连接至控制器318。 
将用于控制快闪存储器装置的命令数据输入至控制器318。命令数据通知快闪存储器所请求的操作。将输入命令传送到属于控制电路315的一部分的状态机316。状态机316控制列控制电路304、行控制电路306、共同源极控制电路310、p阱控制电路308以及数据输入/输出缓冲器312。状态机316也可以输出快闪存储器的状态数据，例如就绪/忙碌或通过/失败。 
控制器318连接至或可连接至一主机系统，诸如个人计算机、数码相机、个人数字助理等。其与起始命令(例如，以将数据存储至存储器阵列302或从存储器阵列302读取数据的命令)的主机通信，并提供或接收此数据。控制器318将此类命令转换成命令信号，所述命令信号可通过属于控制电路315的一部分的命令电路314加以解译并执行。命令电路314与状态机316通信。控制器318通常含有用于正在写入到存储器元件阵列302或从所述阵列读取的用户数据的缓冲器存储器。 
一个例示性存储器系统包括：一个集成电路，其包含控制器318；以及一个或一个以上集成电路芯片，其每一者含有一存储器阵列及相关联的控制器、输入/输出和状态机电路。存在以下趋势：将存储器阵列与系统的控制器电路一起集成在一个或一个以上集成电路芯片上。存储器系统可嵌入为主机系统的一部分，或可包含在可移除式地插入主机系统的存储器卡(或其他封装)中。此类卡可包含整个存储器系统(例如，包含控制器)或仅包含与外围电路相关联的存储器阵列(其中控制器或控制功能嵌入主机中)。因此，控制器可嵌入主机中或包含在可移除存储器系统内。 
在某些实施方案中，可以组合图5的组件中的某些组件。另外，在各种设计中，图5的组件中的一个或一个以上组件，而非存储器元件阵列302，可视为管理电路。例如，一个或一个以上管理电路可包含控制电路、命令电路、状态机、行控制电路、列控制电路、阱控制电路、源极控制电路和数据I/O电路中的任一者或其组合。 
图6提供图5的存储器元件阵列302的例示性结构。举一个实例，说明分割成1024个区块的NAND快闪EEPROM。在擦除操作中，同时擦除存储于每个区块中的数据。在一项设计中，区块是同时擦除的元件的最小单位。在此实例中，每个区块中存在8512列，其划分成偶数列与奇数列。还将位线划分成偶数位线(BLe)与奇数位线(BLo)。四个存储器元件展示为串联连接以形成一NAND串。尽管展示每个NAND串中包含四个元件，但是可以使用多于或少于四个存储器元件。NAND串的一个端子经由选择晶体管SGD与相应位线连接，且另一端子经由第二选择晶体管SGS与共同源极线连接。 
在读取和编程操作的一种配置期间，同时选择4256个存储器元件。选择的存储器 元件具有同一字线及同一种类的位线(例如偶数位线或奇数位线)。因此，可同时读取或编程形成一逻辑页的532个字节的数据，并且存储器的一个区块可以存储至少八个逻辑页(四条字线，每条字线具有奇数与偶数页)。对于多状态存储器元件而言，当每个存储器元件存储两位数据时，其中将这两个位的每一位存储在不同页中，一个区块存储十六个逻辑页。其他大小的区块和页也可用于本发明。另外，除图5与6的结构以外的结构也可用于实施本发明。例如，在一项设计中，并未将位线划分成奇数与偶数位线以便可以同时(或不同时)编程和读取所有位线。 
可通过升高p阱至擦除电压(例如20V)并对一选择的区块的字线进行接地来擦除存储器元件。源极与位线是浮动的。可以对整个存储器阵列、单独区块、或作为存储器装置的一部分的存储器元件的另一单位执行擦除。电子从存储器单元的浮动栅极传送到p阱区以便使存储器单元的阈值电压变为负。 
在读取与验证操作中，将选择栅极(SGD及SGS)与在2.5至4.5V的范围内的电压连接，并且将未选择的字线(例如当WL1是选择的字线时，WL0、WL2与WL3)升高至读取通过电压(通常是在4.5至6V的范围内的电压)以使晶体管作为通过栅极操作。将选择的字线WL1与一电压连接，所述电压的电平是针对每个读取及验证操作而指定，以便确定相关存储器元件的阈值电压是高于还是低于此电平。例如，在对两电平存储器元件的读取操作中，可对选择的字线WL1进行接地，以便检测阈值电压是否高于0V。在对两电平存储器元件的验证操作中，将选择的字线WL1与(例如)0.8V连接，以便验证阈值电压是否已达到至少0.8V。源极与p阱处于0V。将假定为偶数位线(BLe)的选择的位线预充电至(例如)0.7V的电平。如果阈值电压高于字线上的读取或验证电平，那么与所关注元件相关联的位线(BLe)的电位电平由于非导电存储器元件的缘故而维持高电平。另一方面，如果阈值电压低于读取或验证电平，那么相关位线(BLe)的电位电平便会降低至一低电平，例如，小于0.5V，因为导电存储器元件对位线进行放电。因此，可通过与位线连接的电压比较器读出放大器来检测所述存储器元件的状态。 
根据此项技术中已知的技术来执行以上说明的擦除、读取及验证操作。因此，可以由所属领域的技术人员来改变所说明的许多细节。还可以使用此项技术中已知的其他擦除、读取与验证技术。 
如以上所说明，可以将每个区块划分成若干页。在一种方法中，页是编程单位。在某些实施方案中，可将个别页划分成区段并且所述区段可含有随基本编程操作而一次写入的最少数目的元件。通常将一个或一个以上数据页存储在一行存储器元件中。一页可以存储一个或一个以上扇区。扇区包含用户数据与额外开销数据，例如已从所述扇区的 用户数据计算的错误校正码(ECC)。当将数据编程于阵列中时，控制器的一部分计算ECC，并且当从所述阵列读取数据时还使用ECC来检查所述数据。或者，与其所属的用户数据相比，ECC及/或其他额外开销数据是存储在不同页中或甚至不同区块中。在其他设计中，存储器装置的其他部分(例如状态机)可以计算ECC。 
用户数据的一个扇区通常是512个字节，对应于磁盘驱动器中的一个扇区的大小。额外开销数据通常是额外的16至20个字节。大量页形成一个区块，其无论在何处均包含(例如)从8页最多至32、64或更多页。 
图7说明当每个存储器元件存储两位数据时存储器元件阵列的阈值电压分布。E描述针对已擦除的存储器元件的第一阈值电压分布。A、B及C描述针对经编程的存储器元件的三个阈值电压分布。在一项设计中，E分布中的阈值电压为负，且A、B及C分布中的阈值电压为正。 
每个不同的阈值电压范围对应于数据位集的预定值。编程于存储器元件中的数据与所述元件的阈值电压电平之间的特定关系取决于所述元件采用的数据编码方案。一个实例指派“11”给阈值电压范围E(状态E)，指派“10”给阈值电压范围A(状态A)，指派“00”给阈值电压范围B(状态B)以及指派“01”给阈值电压范围C(状态C)。然而，在其他设计中，使用其他方案。 
使用三个读取参考电压Vra、Vrb及Vrc以从存储器元件读取数据。通过测试一给定存储器元件的阈值电压是高于还是低于Vra、Vrb及Vrc，系统可确定所述存储器元件的状态。还指示三个验证参考电压Vva、Vvb及Vvc。当将存储器元件编程至状态A、B或C时，系统将测试这些存储器元件是否分别具有大于或等于Vva、Vvb或Vvc的阈值电压。 
在已知为全序列编程的一种方法中，可以将存储器元件从擦除状态E直接编程至编程状态A、B或C的任一者(如通过曲线箭头所描述)。例如，可首先擦除待编程的存储器元件群集以便使所述群集中的所有存储器元件处于擦除状态E。虽然正将某些存储器元件从状态E编程至状态A，但是正将其他存储器元件从状态E编程至状态B及/或从状态E编程至状态C。 
图8说明对一多状态存储器元件进行编程的两遍(two-pass)技术的实例，所述元件存储两个不同页的数据：下部页与上部页。描述四种状态：状态E(11)、状态A(10)、状态B(00)及状态C(01)。对于状态E而言，两个页均存储“1”。对于状态A而言，下部页存储“0”而上部页存储“1”。对于状态B而言，两个页均存储“0”。对于状态C而言，下部页存储“1”而上部页存储“0”。应注意，尽管已将特定位图案指派给所述 状态的每一者，但是还可指派不同的位图案。在第一遍编程中，根据待编程于下部逻辑页中的位来设定元件的阈值电压电平。如果所述位是逻辑“1”，那么阈值电压不改变，因为其由于先前已经擦除而处于适当的状态。然而，如果待编程的位是逻辑“0”，那么元件的阈值电平增加为状态A，如箭头430所示。这终止第一遍编程。 
在第二遍编程中，根据正编程于上部逻辑页中的位来设定元件的阈值电压电平。如果上部逻辑页位将存储逻辑“1”，那么编程不会出现，因为所述元件根据下部页位的编程而处于状态E或A之一，所述两个状态均携带上部页位“1”。如果上部页位将为逻辑“0”，那么阈值电压偏移。如果第一遍导致元件保持处于擦除状态E，那么在第二阶段，对所述元件编程以便将阈值电压增加至处于状态C内，如通过箭头434所描述。如果由于第一遍编程而已将所述元件编程至状态A，那么在第二遍中进一步对存储器元件编程以便将阈值电压增加至状态B内，如通过箭头432所描述。第二遍的结果是将元件编程至指定于针对上部页存储逻辑“0”的状态而不改变下部页的数据。 
在一种方法中，如果写入足够的数据以填满一整页，那么可设置系统执行全序列写入。如果针对一整页写入不足够的数据，那么编程过程可以接收的数据来对下部页编程。当接收到后续数据时，系统会接着对上部页编程。在又一种方法中，系统可以在对下部页编程的模式中开始写入，并且如果随后接收到足够的数据以填满一字线的存储器元件的全部或大多数，那么就转换成全序列编程模式。此方法的更多细节揭示于美国专利申请案第11/013,125号中，其题为“使用早期数据的非易失性存储器的管线式编程”，所述申请案由发明者Sergy A.Gorobets及Yan Li于2004年12月14日申请，并以全文引用的方式并入本文中。 
图9A至9C描述用于对非易失性存储器编程的另一过程，其针对任一特定存储器元件，通过以下方式减小浮动栅极至浮动栅极耦合：相对于一特定页对所述特定存储器元件进行写入，在这之前是针对先前页对邻近存储器元件进行写入。在一个例示性实施方案中，所述非易失性存储器元件的每一者使用四种数据状态来存储两位数据。例如，假定状态E为擦除状态且状态A、B及C为编程状态。状态E存储数据11、状态A存储数据01、状态B存储数据10以及状态C存储数据00。这是非格雷编码的实例，因为两个位均在邻近状态A与B之间变化。也可以使用将数据编码至物理数据状态的其他方式。每个存储器元件存储来自两个数据页的位。基于参考目的，将这些数据页称为上部页与下部页；然而，可以为其给定其他标记。对于状态A而言，上部页存储位0且下部页存储位1。对于状态B而言，上部页存储位1且下部页存储位0。对于状态C而言，两个页均存储位数据0。编程过程有两个步骤。在第一步骤中，对下部页编程。如果下部页 将保持数据1，那么存储器元件状态保持在状态E。如果数据将编程为0，那么升高存储器元件的电压阈值VTH以便将存储器元件编程至状态B′。图9A因此展示将存储器元件从状态E编程至表示中间状态B的状态B′；因此，将验证点描述为Vvb′，其低于图9C中描述的Vvb。 
在一项设计中，在存储器元件从状态E编程至状态B′之后，其邻近字线上的相邻存储器元件相对于其下部页而编程。在对所述相邻存储器元件编程后，浮动栅极至浮动栅极耦合效应会升高所考虑的存储器元件的表观阈值电压，所述存储器元件是处于状态B′。这将具有将状态B′的阈值电压分布加宽至描述为图9B中的阈值电压分布450的阈值电压分布的作用。当对上部页编程时将矫正阈值电压分布的此明显加宽。 
图9C描述对上部页编程的过程。如果存储器元件在擦除状态E中并且上部页将保持在1，那么存储器元件将保持处于状态E。如果存储器元件处于状态E并且其上部页数据将编程至0，那么将升高存储器元件的阈值电压以便使存储器元件处于状态A。如果存储器元件处于具有中间阈值电压分布450的状态B′并且上部页将保持在1，那么将存储器元件编程至最终状态B。如果存储器元件处于具有中间阈值电压分布450的状态B′并且上部页数据将变为数据0，那么将升高存储器元件的阈值电压以便使存储器元件处于状态C。通过图9A至9C所说明的过程会减小浮动栅极至浮动栅极耦合的效应，因为仅相邻存储器元件的上部页编程将对给定存储器元件的表观阈值电压产生影响。交替状态编码的实例是当上部页数据为1时从分布450移动至状态C，并且当上部页数据为0时移动至状态B。尽管图9A至9C提供相对于四个数据状态及两个数据页的实例，但是所教示的概念可以应用于具有多于或少于四种状态和多于或少于两页的其他实施方案。关于各种编程方案及浮动栅极至浮动栅极耦合的更多细节可以在美国专利申请案第11/099,133号中找到，所述申请案名称为“补偿非易失性存储器的读取操作期间的耦合”，且于2005年4月5日申请。 
调整通过电压以减小程序干扰 
在诸如NAND快闪存储器装置的存储器装置中，可以使用各种编程方法。例如，自我增压(SB)可以用于二进制装置，因为所述方法允许按随机顺序对一个NAND串中的字线进行编程。然而，对于多电平单元(MLC)装置而言，通常不使用随机顺序编程。在此情况下，可以使用LSB与EASB或这些方法的变体。以LSB及EASB为基础的方法的优点在于，沟道增压更有效率，并因此可以减小程序干扰。然而，随着存储器单元尺寸按比例缩小，EASB变得效率低，因为存储器单元的沟道长度太短以致不能充分地隔离选择的字线的漏极与源极侧上的两个单独增压的沟道区域。因此，降低了增压的沟道电 压并且程序干扰恶化。与EASB相关联的另一问题是，与带间穿隧或GIDL相关的击穿可能出现在接地字线的漏极附近。由于此击穿，可以对增压的沟道进行放电，从而引起程序干扰，及/或可产生注入穿隧氧化物或存储器单元的浮动栅极中的热载流子。参考图10说明所述问题。 
图10说明当使用EASB增压模式时具有不平衡增压沟道区的NAND串。一般展示在1000处的所述NAND串包含p阱区1005中的源极侧选择栅极1010、漏极侧选择栅极1055，以及排列在所述栅极之间的个别存储器元件1015、1020、1025、1030、1035、1040、1045与1050。因此，在所述实例中，存在八个存储器元件；然而，可以使用其他配置。如上所述，在一种可行的方法中，编程可以在源极侧存储器元件(例如存储器1015)处开始，并且每次一个元件进行直到漏极侧元件1050。存储器元件1040(其在所述实例中是当前正编程的选择的元件)经由其相应字线接收编程电压Vpgm。通常在5至10V的范围内的通过电压Vpass经由其余存储器元件的各自字线而施加于其余存储器元件，其中元件1035除外，所述元件1035接收0V或接近于0V的另一电压(通常在0至1V范围内)。在一种编程方法中，当正对存储器元件1040编程时，存储器元件1015、1020、1025、1030与1035已经编程，并且存储器元件1045及1050尚未经编程或至少尚未达到其最终编程状态。即，存储器元件1045及1050并未经编程和/或经部分编程。在某些情况下，如同图9中描述的编程方案，存储器元件1045可能处于中间编程状态B′。此外，在图9的编程方案的情况下，元件1135也可能处于中间编程状态。在另一可行的编程方法中，当正对存储器元件1040编程时，选择的存储器元件1040旁边的存储器元件1035仅被部分编程。 
此外，在对所述元件编程的同时，可以对与NAND串1000相关联的位线触点进行接地，或将所述位线触点与一个部分禁止电压(通常在0.2至1V的范围内)耦合以进行精细模式编程。在已将NAND串1000中的选择的字线上的元件1040编程至所需状态之后，可以将禁止电压Vdd施加于位线触点以禁止元件1040进一步编程，直到连接到同一选择的字线的位于其他NAND串上的其他元件同样已经编程至所需状态为止。 
由于施加通过电压，所以在先前经编程的存储器元件下面(例如在NAND串1000的选择的字线的源极侧上)形成低沟道增压区，同时在选择的元件与未经编程和/或部分编程的存储器元件下面(例如在NAND串1000的选择的字线的漏极侧上)形成高沟道增压区。图10概略地说明这些增压区。一般而言，已编程至某一状态的存储器元件引起所述存储器元件下面的相关联沟道区的增压较低效。此外，因为额外的元件被编程，所以弱增压区的大小将会增加，而未经编程及/或部分编程的元件的高增压区的大小会减小。 由于增压沟道电位的差异，所以电荷可能会从高增压沟道区泄漏至低增压沟道区，从而使高增压区中的电位减小。因此，针对位于选择的字线上的未选择的存储器元件的程序干扰将增加。通过增加已经编程的区中的增压沟道电位，可以防止电荷从高增压区至低增压区的这种泄漏。在一种方法中，这可以通过以下方式实现：将较高的Vpass值用于与已经编程的存储器元件相关联的字线，如结合图11所说明。 
图11说明具有平衡增压沟道区的NAND串。一般展示在1100处的所述NAND串包含p阱区1105中的源极侧选择栅极1110、漏极侧选择栅极1155，以及排列在所述栅极之间的个别存储器元件1115、1120、1125、1130、1135、1140、1145与1150。在一种可行的方法中，编程可以在源极侧存储器元件(例如元件1115)处开始，并且每次一个元件进行直到漏极侧元件1150。存储器元件1140(其在所述实例中是当前正编程的选择的元件)经由其相应字线接收Vpgm。此外，在此情况下Vpass1＞Vpass2。特定来说，经由先前编程的存储器元件(例如元件1115、1120、1125与1130)的各自字线将较高的通过电压Vpass1施加于所述先前编程的存储器元件，其中接收0V的源极侧元件1135除外。经由各自字线将较低的通过电压Vpass2施加于选择的元件(例如元件1145与1150)的漏极侧上的未编程元件或尚未达到其最终编程状态的元件。因此，在此实例及以下实例中，将Vpass1及Vpass2施加于NAND串中的存储器元件的各自子组，其中每一子组包含当前正在编程的存储器元件的相对侧上的一个或一个以上存储器元件，但不一定是当前正在编程的存储器元件的相对侧上的所有存储器元件。如上所述，在使用图9的编程方案的情况下，选择的元件(在此实例中为元件1145)旁边的元件可以处于中间编程状态B′。此外，在图9的编程方案的情况下，元件1135也可以处于中间编程状态。 
实际上，可将接近0至1V施加于源极侧元件1135。因为通过漏极与源极侧上较均等的增压来减小泄漏，所以增压电位仍可能足够高，即使可能通过选择的字线旁边的较高偏压字线而增加泄漏。选择的字线旁边的字线上的高于0V的偏压将减小带间穿隧可能出现在所述字线上的可能性。 
因此，针对与已经编程的存储器元件对应的沟道区而改进增压。特定来说，在先前编程的存储器元件以及在选择的元件与未经编程及/或部分编程的存储器元件下面形成高沟道增压区。与先前编程的存储器元件相关联的沟道区的增加的Vpass会补偿由于元件正处于编程状态所引起的较低增压的效应。准确的补偿需要了解经编程元件处于何种状态。然而，对于每个NAND串而言，经编程元件的数目以及其编程至的状态将不同。采用与先前编程元件相关联的字线上的较高Vpass进行的在接近2至3V的范围内的补偿预期可优化地补偿当在先前编程元件中写入随机数据时的平均情况。即，Vpass1可超过Vpass2 接近2至3V。可以通过测试，针对特定存储器装置来优化此差值。 
应注意，上述方法的应用并不限于EASB，而是也可应用于常规SB方法与LSB，以及这些方法的变体。一般而言，通过增加用于与已经编程的存储器元件相关联的字线的Vpass以便减小或消除两个增压区之间的电荷泄漏，针对选择的存储器元件的源极侧上的沟道的减小增压提供补偿，所述减小的增压是由正处于编程状态中的存储器元件中的某些或全部所引起。因此，选择的字线和与未经编程及/或部分编程的存储器元件相关联的字线下面的增压沟道电位将较高并且几乎与哪条字线正在编程无关，因此，程序干扰将减小并展示较不依赖于字线。此外，由于改进的增压，Vpass2可以低于常规上使用的电压。例如，在一种可行的方法中，Vpass1接近10至11V而Vpass2接近8V，并且Vpgm 的范围可以增加量值的连续脉冲从(例如)16V变化至24V。可以通过测试来确定特定存储器装置的Vpass1及Vpass2的优化电平。还预期将减小带间穿隧，因为通过此增压技术将减小接地字线下面的横向电场。可通过如结合图12所说明的增压方案来实现带间穿隧的进一步减小。 
图12说明在增压沟道区之间具有隔离区域的NAND串。一般展示在1200处的所述NAND串包含p阱区1205中的源极侧选择栅极1210、漏极侧选择栅极1255，以及排列在所述栅极之间的个别存储器元件1215、1220、1225、1230、1235、1240、1245与1250。存储器元件1240(其在所述实例中是当前正编程的选择的元件)经由其相应字线接收Vpgm。经由各自字线将较高通过电压Vpass1施加于先前编程的存储器元件(例如元件1215与1220)中的一者或一者以上，且经由各自字线将较低通过电压Vpass2施加于未经编程及/或部分编程的元件(例如元件1245与1250)。另外，将减小的通过电压Vpass3、Vpass4及Vpass5分别施加于先前编程的元件1235、1230及1225，其位于选择的元件1240与接收通过电压Vpass1的元件1215及1220之间。Vpass3、Vpass4及Vpass5小于Vpass1
在一种方法中，Vpass4小于Vpass3及Vpass5。Vpass3与Vpass5可以彼此接近相等。或者，Vpass3与Vpass5不同。例如，Vpass3与Vpass5可以接近2至4V，而Vpass4接近0至1V。如上所述，Vpass1可以接近10至11V，而Vpass2可以接近8V，并且Vpgm的范围可以连续脉冲从(例如)16V变化至24V。可以通过测试，针对特定存储器装置来确定优化电压。在此方法中，所施加的电压本质上形成一槽形或隔离区，其围绕具有最低施加的通过电压的存储器元件(例如元件1230)且以其为中心，其中通过电压在隔离区的每侧上对称或不对称地增加。隔离区可以包含奇数或偶数的存储器元件。隔离区用于隔离两个高增压沟道区并减小具有最低偏压电压的字线(例如与元件1230相关联的字线)的漏极与源极区域上的电压，以避免或减小所述字线下面的带间穿隧。结合图13提供具有替代隔离 区的另一实施例。 
图13说明在增压沟道区之间具有替代隔离区的NAND串。一般展示在1300处的所述NAND串包含p阱区1305中的源极侧选择栅极1310、漏极侧选择栅极1355，以及排列在所述栅极之间的个别存储器元件1315、1320、1325、1330、1335、1340、1345与1350。存储器元件1345(其在所述实例中是当前正编程的选择的元件)经由其相应字线接收Vpgm。经由各自字线将较高通过电压Vpass1施加于先前编程的存储器元件(例如元件1315)中的一者或一者以上，而经由各自字线将较低通过电压Vpass2施加于一个或一个以上未经编程及/或部分编程的元件(例如元件1350)。另外，将减小的通过电压Vpass3、Vpass4、Vpass5、Vpass6及Vpass7分别施加于先前编程的元件1340、1335、1330、1325及1320，其位于选择的元件1345与接收通过电压Vpass1的元件1315之间。 
在一种方法中，Vpass5小于Vpass3、Vpass4、Vpass6及Vpass7。另外，Vpass4及Vpass6可以小于Vpass3及Vpass7。Vpass3、Vpass4、Vpass5、Vpass6及Vpass7小于Vpass1。Vpass4与Vpass6可以彼此接近相等。或者，Vpass4与Vpass6不同。类似地，Vpass3与Vpass7可以彼此接近相等。或者，Vpass3与Vpass7不同。例如，Vpass3及Vpass7可以接近6至8V，Vpass4及Vpass6可以接近2至4V，以及Vpass5可以接近0至1V。如上所述，Vpass1可以接近10至11V，而Vpass2可以接近8V，并且Vpgm的范围可以连续脉冲从(例如)16V变化至24V。可以通过测试针对特定存储器装置来确定优化电压。在此方法中，所施加的电压形成一延伸的槽或隔离区，其围绕具有最低施加通过电压的存储器元件(例如元件1330)且以其为中心，且通过电压在隔离区的每侧上对称或不对称地增加。此外，隔离区可以包含奇数或偶数的存储器元件。隔离区用于隔离两个高增压沟道区并减小具有最低偏压电压的字线(例如与元件1330相关联的字线)的漏极与源极区域上的电压，以避免或减小所述字线下面的带间穿隧。通过延长隔离区的长度，进一步隔离所述两个高增压沟道区以避免或减小所述两个增压区之间的泄漏，且避免或减小所述字线下面的带间穿隧。 
上述程序干扰减小技术适合于多电平单元(MLC)与单电平单元(SLC)或二元编程。预期MLC存储器可获得更多的益处。对于SLC存储器而言，预期在以预定字线顺序从NAND串的源极侧至漏极侧进行编程时将实现比随机顺序编程更多的益处。此外，原则上，所述技术可以与所有增压技术一起使用，包含SB方法；然而，预期MLC增压模式(例如EASB及其变体)可获得最多益处。 
图14是说明用于对非易失性存储器进行编程的方法的一个实施例的流程图。通常同时对多个字线实行擦除过程，而以逐个字线为基础进行编程。例如，可按区块为单位或按其他单位来擦除存储器单元。在步骤1450中，由控制器318发布“数据载入”命 令并输入至命令电路314，从而使数据可输入至数据输入/输出缓冲器312(还参考图5)。输入数据被辨识为一命令并经由输入至命令电路314的命令锁存信号而由状态机316锁存。在步骤1452中，将指定页地址的地址数据从控制器或主机输入至行控制器或解码器306。输入数据被辨识为页地址并受到输入至命令电路314的地址锁存信号的影响而经由状态机316锁存。在步骤1454中，将经定址页的一页程序数据输入至数据输入/输出缓冲器312以进行编程。例如，在一个实施例中可以输入532个字节的数据。将所述数据锁存在用于选择的位线的适当寄存器中。在一些实施例中，还将数据锁存在用于选择的位线的第二寄存器中以用于验证操作。在步骤1456中，由控制器发布“编程”命令并输入至数据输入/输出缓冲器312。所述命令经由输入至命令电路314的命令锁存信号而由状态机316锁存。 
通过“编程”命令触发后，步骤1454中锁存的数据将使用施加于适当字线的步进式脉冲而编程至受状态机316控制的选择的存储器单元中。在步骤1458中，将施加于选择的字线的编程脉冲电压电平Vpgm初始化为开始脉冲(例如12V)，并且将通过状态机316维持的程序计数器PC初始化为0。可以(例如)通过对一电荷泵适当编程来设定初始程序脉冲的量值。在步骤1460中，将第一Vpgm脉冲施加于选择的字线。如果逻辑“0”存储在指示应对相应存储器单元编程的特定数据锁存器中，那么将相应位线接地。另一方面，如果逻辑“1”存储在指示相应存储器单元应保持在其当前数据状态的特定锁存器中，那么将相应位线与VDD相连接以禁止编程。 
在步骤1462中，验证选择的存储器单元的状态。如果检测到选择的单元的目标阈值电压已达到适当电平，那么将存储在相应数据锁存器中的数据改变成逻辑“1”。如果检测到所述阈值电压尚未达到适当电平，那么不改变存储在相应数据锁存器中的数据。以此方式，无需对其相应数据锁存器中存储有逻辑“1”的位线进行编程。当所有数据锁存器均在存储逻辑“1”时，状态机知道所有选择的单元已经编程。在步骤1464中，检查所有数据锁存器是否均在存储逻辑“1”。如果是，那么编程过程完成并成功，因为所有选择的存储器单元均经编程并经验证达到其目标状态。在步骤1466中报告“通过”状态。 
视需要，即使当存储器元件中的某些尚未达到其所需状态时，仍可以在步骤1464中宣布通过。因此，即使某一数目的单元无法达到所需状态，编程仍可以在达到最大数目的循环之前停止。 
如果在步骤1464中确定并非所有数据锁存器均在存储逻辑“1”，那么编程过程会继续。在步骤1468中，针对一程序限制值来检查程序计数器PC。程序限制值的一个实 例是20，然而在各种实施方案中可以使用其他值。如果程序计数器PC并非小于20，那么在步骤1469中确定尚未成功编程的位的数目是否等于或小于预定数目。如果未成功编程的位的数目等于或小于预定数目，那么将编程过程标记为已通过并且在步骤1471中报告通过状态。在读取过程期间，可以使用错误校正来校正未成功编程的位。然而，如果未成功编程的位的数目大于预定数目，那么将编程过程标记为失败并在步骤1470中报告失败状态。如果程序计数器PC小于20，那么在步骤1472中将Vpgm电平增加步进大小并且递增程序计数器PC。在步骤1472之后，过程循环返回至步骤1460以施加下一个Vpgm脉冲。 
所述流程图描述可应用于二进制存储的单遍编程方法。例如，在可应用于多电平存储的两遍编程方法中，在所述流程图的单次反复中可使用多个编程或验证步骤。可针对每一遍编程操作执行步骤1458至1472。在第一遍中，可施加一个或一个以上编程脉冲，并验证其结果以确定一单元是否处于适当的中间状态。在第二遍中，可施加一个或一个以上编程脉冲，并验证其结果以确定所述单元是否处于适当的最终状态。在一成功的编程过程结束时，存储器单元的阈值电压应处于经编程存储器单元的一个或一个以上阈值电压分布内或经擦除存储器单元的阈值电压分布内。 
已基于说明与描述的目的揭示本发明的上述具体实施方式。并不希望其为详尽的或将本发明限于所揭示的精确形式。根据以上教示内容，可进行许多修改及变更。选择所说明的实施例以便最佳地解释本发明的原理及其实际应用，从而使其他所属领域的技术人员能够在各种实施例中并采用适合于所预期的特定用途的各种修改来最佳地利用本发明。希望本发明的范围由所附的权利要求书界定。 

Claims (30)

1.一种用于对非易失性存储器进行编程的方法，其包括：
通过对选择的字线施加编程电压而对一组非易失性存储元件中的选择的非易失性存储元件进行编程；及
在所述编程期间，将第一电压施加于与所述组中先前已完成编程的非易失性存储元件相关联的至少一第一字线以对第一相关联的沟道区的电位进行增压，并且将第二电压施加于与所述组中未经编程及/或部分编程的非易失性存储元件相关联的至少一第二字线以对第二相关联的沟道区的电位进行增压，所述第一电压大于所述第二电压。
2.根据权利要求1所述的方法，其中：
所述第一电压大于所述第二电压的量足以减少从所述第二相关联的沟道区到所述第一相关联的沟道区的电荷泄漏。
3.根据权利要求1所述的方法，其中：
所述第一电压比所述第二电压高约二至三伏特。
4.根据权利要求1所述的方法，其中：
所述第一相关联的沟道区是源极侧沟道区，并且所述第二相关联的沟道区是漏极侧沟道区。
5.根据权利要求1所述的方法，其中：
所述组是从所述组的源极侧开始编程并在所述组的漏极侧结束编程，所述至少一第一字线包括至少一个源极侧字线，并且所述至少一第二字线包括至少一个漏极侧字线。
6.根据权利要求1所述的方法，其中：
将所述第一电压施加至位于所述选择的字线与所述组的源极侧之间的连续字线；以及
将所述第二电压施加至位于所述选择的字线与所述组的漏极侧之间的连续字线。
7.根据权利要求1所述的方法，其进一步包括：
在所述编程期间，施加低于所述第一电压的第三电压至位于所述选择的字线与所述至少一第一字线之间的字线。
8.根据权利要求7所述的方法，其中：
所述第三电压接近0至1伏特。
9.根据权利要求1所述的方法，其进一步包括：
在所述编程期间，通过分别将第三、第四与第五电压施加至位于所述选择的字线与所述至少一第一字线之间的第三、第四与第五字线而形成位于所述第一与第二相关联的沟道区之间的隔离区，所述第四字线在所述第三与第五字线之间，所述第三、第四与第五电压小于所述第一电压，并且所述第四电压小于所述第三与第五电压。
10.根据权利要求9所述的方法，其中：
所述第三与第五电压接近相等。
11.根据权利要求1所述的方法，其进一步包括：
在所述编程期间，通过分别将第三、第四、第五、第六与第七电压施加至位于所述选择的字线与所述至少一第一字线之间的第三、第四、第五、第六与第七字线而形成位于所述第一与第二相关联的沟道区之间的隔离区，所述第五字线在所述第四与第六字线之间，所述第四、第五与第六字线在所述第三与第七字线之间，所述第三、第四、第五、第六与第七电压小于所述第一电压，并且所述第五电压小于所述第三、第四、第六与第七电压。
12.根据权利要求11所述的方法，其中：
在所述第五字线的一侧上，所述第三电压大于所述第四电压，并且在所述第五字线的另一侧上，所述第七电压大于所述第六电压。
13.根据权利要求12所述的方法，其中：
所述第三与第七电压接近相等；以及
所述第四与第六电压接近相等。
14.根据权利要求1所述的方法，其中：
所述非易失性存储元件包括多电平存储元件。
15.根据权利要求1所述的方法，其中：
所述组非易失性存储元件包括NAND串。
16.一种非易失性存储系统，其包括：
一组非易失性存储元件；以及
一个或一个以上管理电路，其与所述组非易失性存储元件通信，所述一个或一个以上管理电路接收对数据进行编程的请求并响应于所述请求而进行以下操作：(a)通过对选择的字线施加编程电压而对所述组中的选择的非易失性存储元件进行编程，以及(b)在所述编程期间，将第一电压施加于与所述组中先前已完成编程的非易失性存储元件相关联的至少一第一字线以对第一相关联的沟道区的电位进行增压，以及将第二电压施加于与所述组中未经编程及/或部分编程的非易失性存储元件相关联的至少一第二字线以对第二相关联的沟道区的电位进行增压，所述第一电压大于所述第二电压。
17.根据权利要求16所述的非易失性存储系统，其中：
所述第一电压大于所述第二电压的量足以减少从所述第二相关联的沟道区到所述第一相关联的沟道区的电荷泄漏。
18.根据权利要求16所述的非易失性存储系统，其中：
所述第一电压比所述第二电压高约二至三伏特。
19.根据权利要求16所述的非易失性存储系统，其中：
所述第一相关联的沟道区是源极侧沟道区，并且所述第二相关联的沟道区是漏极侧沟道区。
20.根据权利要求16所述的非易失性存储系统，其中：
所述组是从所述组的源极侧开始编程并在所述组的漏极侧结束编程，所述至少一第一字线包括至少一个源极侧字线，并且所述至少一第二字线包括至少一个漏极侧字线。
21.根据权利要求16所述的非易失性存储系统，其中：
将所述第一电压施加至位于所述选择的字线与所述组的源极侧之间的连续字线；以及
将所述第二电压施加至位于所述选择的字线与所述组的漏极侧之间的连续字线。
22.根据权利要求16所述的非易失性存储系统，其中：
在所述编程期间，所述一个或一个以上管理电路将低于所述第一电压的第三电压施加至位于所述选择的字线与所述至少一第一字线之间的字线。
23.根据权利要求22所述的非易失性存储系统，其中：
所述第三电压接近0至1伏特。
24.根据权利要求16所述的非易失性存储系统，其中：
在所述编程期间，所述一个或一个以上管理电路通过分别将第三、第四与第五电压施加至位于所述选择的字线与所述至少一第一字线之间的第三、第四与第五字线而形成位于所述第一与第二相关联的沟道区之间的隔离区，所述第四字线在所述第三与第五字线之间，所述第三、第四与第五电压小于所述第一电压，并且所述第四电压小于所述第三与第五电压。
25.根据权利要求24所述的非易失性存储系统，其中：
所述第三与第五电压接近相等。
26.根据权利要求16所述的非易失性存储系统，其中：
在所述编程期间，所述一个或一个以上管理电路通过分别将第三、第四、第五、第六与第七电压施加至位于所述选择的字线与所述至少一第一字线之间的第三、第四、第五、第六与第七字线而形成位于所述第一与第二相关联的沟道区之间的隔离区，所述第五字线在所述第四与第六字线之间，所述第四、第五与第六字线在所述第三与第七字线之间，所述第三、第四、第五、第六与第七电压小于所述第一电压，并且所述第五电压小于所述第三、第四、第六与第七电压。
27.根据权利要求26所述的非易失性存储系统，其中：
在所述第五字线的一侧上，所述第三电压大于所述第四电压，并且在所述第五字线的另一侧上，所述第七电压大于所述第六电压。
28.根据权利要求27所述的非易失性存储系统，其中：
所述第三与第七电压接近相等；且
所述第四与第六电压接近相等。
29.根据权利要求16所述的非易失性存储系统，其中：
所述非易失性存储元件包括多电平存储元件。
30.根据权利要求16所述的非易失性存储系统，其中：
所述组非易失性存储元件包括NAND串。
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