KR100966357B1 - 수정된 패스 전압들을 사용하여 프로그램 디스터브가감소한 비-휘발성 메모리를 프로그래밍하는 방법 - Google Patents

수정된 패스 전압들을 사용하여 프로그램 디스터브가감소한 비-휘발성 메모리를 프로그래밍하는 방법 Download PDF

Info

Publication number
KR100966357B1
KR100966357B1 KR1020087017881A KR20087017881A KR100966357B1 KR 100966357 B1 KR100966357 B1 KR 100966357B1 KR 1020087017881 A KR1020087017881 A KR 1020087017881A KR 20087017881 A KR20087017881 A KR 20087017881A KR 100966357 B1 KR100966357 B1 KR 100966357B1
Authority
KR
South Korea
Prior art keywords
voltage
word line
volatile storage
programming
programmed
Prior art date
Application number
KR1020087017881A
Other languages
English (en)
Other versions
KR20080089426A (ko
Inventor
게릿 잰 헤민크
켄 우와다
Original Assignee
샌디스크 코포레이션
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from US11/313,023 external-priority patent/US7355889B2/en
Priority claimed from US11/312,925 external-priority patent/US7355888B2/en
Application filed by 샌디스크 코포레이션 filed Critical 샌디스크 코포레이션
Publication of KR20080089426A publication Critical patent/KR20080089426A/ko
Application granted granted Critical
Publication of KR100966357B1 publication Critical patent/KR100966357B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3418—Disturbance prevention or evaluation; Refreshing of disturbed memory data
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
    • G11C11/5628—Programming or writing circuits; Data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/12—Programming voltage switching circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3418—Disturbance prevention or evaluation; Refreshing of disturbed memory data
    • G11C16/3427—Circuits or methods to prevent or reduce disturbance of the state of a memory cell when neighbouring cells are read or written
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2211/00—Indexing scheme relating to digital stores characterized by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C2211/56—Indexing scheme relating to G11C11/56 and sub-groups for features not covered by these groups
    • G11C2211/562—Multilevel memory programming aspects

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Read Only Memory (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

비-휘발성 저장 소자들(1110...1155)이 수정된 패스 전압들(Vpass1, Vpass2)을 사용함에 의해 프로그램 디스터브를 감소시키는 방식으로 프로그램된다. 특히, 선택된 워드 라인에 관련된 선택된 저장 소자의 프로그래밍 동안에, 높은 패스 전압(Vpass1)이 세트 내의 프로그램되지 않은 및/또는 부분적으로 프로그램된 비-휘발성 저장 소자들에 관련된 워드 라인들에 인가되는 것이 아닌, 세트 내의 앞서 프로그램된 비-휘발성 저장 소자들에 관련된 워드 라인들에 인가된다. (Vpass2)패스 전압은 선택된 워드 라인의 드레인 측의 채널 전위와 소스 측의 채널 전위를 평형하게 하고/하거나 부스팅된 채널 영역들 사이의 전하 누설을 감소시킬 정도로 충분히 높다. 선택적으로, 선택된 워드 라인과 높은 패스 전압을 수신하는 워드 라인들 사이의 하나 이상의 워드 라인들에 감소한 전압을 인가함에 의해 부스팅된 채널 영역들 사이에 격리 영역이 형성된다.

Description

수정된 패스 전압들을 사용하여 프로그램 디스터브가 감소한 비-휘발성 메모리를 프로그래밍하는 방법{METHOD FOR PROGRAMMING NON-VOLATILE MEMORY WITH REDUCED PROGRAM DISTURB USING MODIFIED PASS VOLTAGES}
본 발명은 감소한 프로그램 디스터브(program distrub)를 갖는 비-휘발성 메모리 프로그래밍에 관한 것이다.
반도체 메모리는 다양한 전자 장치들에서의 사용에 있어서 더욱 인기를 끌게 되었다. 예를 들어, 비-휘발성 반도체 메모리는 휴대폰, 디지털 카메라, 퍼스널 디지털 어시스턴츠, 모바일 연산 장치, 비-모바일 연산 장치 및 기타 장치들에서 사용된다. EEPROM(Electrical Erasable Programmable Read Only Memory)와 플래시 메모리는 가장 유명한 비-휘발성 반도체 메모리들에 속한다. 종래의 모든 구성을 갖춘 EEPROM과는 달리, EEPROM의 한 유형인 플래시 메모리에서는, 전체 메모리 어레이의 컨텐츠들 또는 일부 메모리의 컨텐츠들은 하나의 단계에서 소거될 수 있다.
EEPROM과 플래시 메모리는 반도체 기판 위에 존재하고 반도체 기판 내의 채널 영역으로부터 격리되어 있는 플로팅 게이트를 이용한다. 이 플로팅 게이트는 소스 영역과 드레인 영역 사이에 위치한다. 제어 게이트는 이 플로팅 게이트 위에 제공되며 플로팅 게이트로부터 격리되어 있다. 트랜지스터의 문턱 전압은 플로팅 게이트가 보유하고 있는 전하의 양에 의해 제어된다. 즉, 트랜지스터의 소스와 드레인 사이에서 전도를 허용하도록 트랜지스터가 턴-온되기 전에 제어 게이트에 반드시 인가되어야 하는 전압의 최소의 양(amount)은 플로팅 게이트에 있는 전하의 레벨에 의해 제어된다.
일부 EEPROM 장치와 플래시 메모리 장치는 2개의 범위의 전하들을 저장하는데에 사용되는 플로팅 게이트를 가져서, 메모리 소자는 2 개의 상태들(예컨대 소거된 상태와 프로그램된 상태) 사이에서 프로그램될 수 있고/소거될 수 있다. 그러한 플래시 메모리 장치는 각 메모리 소자가 1 비트의 데이터를 저장할 수 있기에 때로는 2진 플래시 메모리 장치로 언급되기도 한다.
다중-상태(다중-레벨로 일컬어지기도 함) 플래시 메모리 장치는 허용된/유효한 다수의 개별 프로그램된 문턱 전압 범위들을 식별함에 의해 구현된다. 각 개별 문턱 전압 범위들은 메모리 장치 내에 인코딩된 데이터 비트들의 세트에 대한 미리 결정된 값에 대응한다. 예를 들어, 각 메모리 소자는 그 소자가 4 개의 개별 문턱 전압 범위들에 대응하는 4 개의 이산 전하 대역들 중 하나에 위치할 수 있을 때에는 2 비트의 데이터를 저장할 수 있다.
전형적으로, 프로그램 동작 도중 제어 게이트에 인가된 프로그램 전압 Vpgm은 시간이 흐름에 따라 그 진폭이 증가하는 일련의 펄스들로 인가된다. 일 가능한 방식에서, 펄스들의 진폭은 각 연속적인 펄스마다 소정의 스텝 사이즈만큼, 예컨대 0.2-0.4V만큼 증가한다. Vpgm은 플래시 메모리 소자들의 제어 게이트들에 인가될 수 있다. 프로그램 펄스들 사이의 구간들에서는, 검증 동작들이 수행된다. 즉, 병 렬로 프로그램되고 있는 소자들 그룹의 각 소자의 프로그래밍 레벨은, 그 레벨이 소자가 그 값으로 프로그램되는 검증 레벨보다 크거나 같은지 여부를 결정하도록 연속적 프로그래밍 펄스들 사이에서 판독된다. 다중-상태 플래시 메모리 소자들의 어레이들에서, 검증 단계는 소자의 각 상태에 대해 수행될 수 있는데 이는 그 소자가 그것의 데이터-관련 검증 레벨에 도달하였는지 여부를 결정하기 위함이다. 예를 들어, 4 개의 상태들에서의 데이터를 저장할 수 있는 다중-상태 메모리 소자는 3 개의 비교 지점들에 대해 검증 동작들을 수행할 필요가 있다.
또한, EEPROM 또는 NAND 스트링 내의 NAND 플래시 메모리 장치와 같은 플래시 메모리 장치를 프로그래밍할 때는, 일반적으로 제어 게이트에 Vpgm이 인가되고 비트 라인이 접지되는데, 이는 전자들이 셀 또는 메모리 소자(예컨대 저장 소자)의 채널로부터 플로팅 게이트로 주입되게 한다. 전자들이 플로팅 게이트 내에 축적되는 때에, 플로팅 게이트는 음으로 대전되고(negatively charged) 메모리 셀의 문턱 전압은 메모리 셀이 프로그램된 상태 내에 있도록 증가한다. 그러한 프로그래밍에 대한 더 많은 정보는 미국 특허 번호 6,859,397, "Source Side Self Boosting Technique For Non-Volatile Memory"와 미국 특허 출원 공개 번호 2005/0024939, (2005. 2. 3일에 공개) "Detecting Over Programmed Memory"에서 찾아볼 수 있다. 이 특허/특허출원 모두는 그 전체가 본 명세서에 참조로서 통합되어 있다.
선택된 메모리 소자를 프로그래밍하는 동안, 이웃하는 메모리 소자들은 프로그램 디스터브로 언급되는 프로세스에서 의도하지 않게 프로그램될 수 있다. 예를 들어, 프로그램될 것이 아니면서도 프로그래밍을 위해 선택된 메모리 소자와 같이 동일한 워드 라인에 존재하는 메모리 소자는, Vpgm이 그 워드 라인에 인가되는 때에 의도하지 않게 프로그램될 수 있다. 여러 기술들이 프로그램 디스터브를 방지하기 위해 사용될 수 있다. 예를 들어, 자기 부스팅으로, 선택되지 않은 비트 라인들에 관련된 채널들은 전기적으로 절연되고 프로그래밍 동안 패스 전압(예컨대 10V)이 선택되지 않은 메모리 소자들에 관련된 워드 라인들에 인가된다. 선택되지 않은 워드 라인들은 선택되지 않은 비트라인들에 관련된 채널들에 결합하는데, 이는 전압(예컨대 8V)이 선택되지 않은 비트 라인들의 채널에 존재하게끔 하고, 이는 프로그램 디스터브를 감소시키는 경향이 있다. 그래서, 자기 부스팅은 터널 산화물에 걸리는 전압을 낮추는 경향이 있는 채널 내에 전압 부스팅이 일어나도록 유발하고 이로써 프로그램 디스터브가 감소할 수 있다. 또한, 국부적 자기 부스팅(LSB:Local Self Boosting)과 소거 영역 자기 부스팅(EASB:Erased Area Self Boosting)은 금지되고 있는 소자의 채널로부터 앞서 프로그램된 소자들의 채널을 격리시킴에 의해 프로그램 디스터브를 감소시키고자 한다.
그러나, 메모리 소자들의 채널 길이가 감소함에 따라(예컨대 90nm 미만), 종래의 채널 부스팅 기술들의 능력은 프로그램 디스터브를 제대로 감소시키지 못한다. 특히, 메모리 소자들의 채널 길이가 너무 짧아서 선택된 워드 라인의 드레인 측에서의 부스팅된 채널 영역과 소스 측에서의 부스팅된 채널 영역을 충분히 격리시키지 못하게 될 수 있다. 그 결과, 부스팅된 채널 전압이 낮아질 수 있고, 이로써 프로그램 디스터브가 악화된다. 또한, 밴드 간 터널링 또는 게이트 유발 드레인 누설(Gate Induced Drain Leakage, GIDL) 관련 절연파괴(breakdown)가 접지된 워드 라인의 드레인 근처에서 발생할 수 있다. 이러한 절연파괴로 인하여, 부스팅된 채널이 방전될 수 있고, 이는 프로그램 디스터브를 유발하며, 터널 산화물 또는 메모리 셀들의 플로팅 게이트들에 주입될 핫 캐리어들이 발생할 수 있다. 상기의 문제점 및 다른 문제점들을 해결하기 위한 향상된 프로그램 디스터브 감소 방안이 필요하다.
본 발명은 프로그램 디스터브가 감소된 비-휘발성 메모리 소자들을 프로그래밍하는 방법을 제공한다.
일 실시예에서, 비-휘발성 저장 소자를 프로그래밍하는 방법은 선택된 워드 라인에 프로그래밍 전압을 인가함에 의해 비-휘발성 저장 소자들 내의 선택된 비-휘발성 저장 소자를 프로그래밍하는 것을 포함한다. 또한, 상기 프로그래밍 동안에, 앞서 프로그램된 비-휘발성 저장 소자들과 관련된 워드 라인들에는, 프로그램되지 않은 및/또는 부분적으로 프로그램된 비-휘발성 저장 소자들과 관련된 워드 라인들에서보다 더 높은 패스 전압이 인가된다. 이 패스 전압들은 관련된 채널 영역들의 전위를 부스팅한다. 특히, 앞서 프로그램된 비-휘발성 저장 소자들과 관련된 채널 영역의 전위는 프로그램되지 않은 및/또는 부분적으로 프로그램된 비-휘발성 저장 소자들과 관련된 채널 영역의 전위와 대략 평형을 이룬다. 그 결과, 패스 전압들의 차이는 전하가 프로그램되지 않은 및/또는 부분적으로 프로그램된 비-휘발성 저장 소자들과 관련된 채널 영역으로부터 앞서 프로그램된 비-휘발성 저장 소자들과 관련된 채널 영역으로 누설되는 것을 감소시킨다. 구현에 있어서, 패스 전압들의 차이는 대략 2~3V 정도일 수 있다. 또한, 비-휘발성 저장 소자들의 세트를 프로그래밍하는 것이 소스 측에서 시작되어 드레인 측에서 종료하는 때에, 소스 측 워드 라인에는 드레인 측 워드 라인에서보다 더 높은 패스 전압이 인가된다.
또 다른 실시예에서, 비-휘발성 저장 소자를 프로그래밍하는 방법은 선택된 워드 라인에 프로그래밍 전압을 인가함에 의해 비-휘발성 저장 소자들의 세트 내의 선택된 비-휘발성 저장 소자를 프로그래밍하는 것을 포함한다. 또한, 프로그래밍 동안에, 패스 전압들이 워드 라인들에 인가되어 앞서 프로그램된 비-휘발성 저장 소자들과 프로그램되지 않은 및/또는 부분적으로 프로그램된 비-휘발성 저장 소자들 사이에 격리 영역이 형성된다.
도 1은 NAND 스트링의 평면도를 도시하고 있다.
도 2는 NAND 스트링에 대한 등가 회로 다이어그램이다.
도 3은 도 1의 NAND 스트링에 대한 횡단면을 도시하고 있다.
도 4는 3 개의 NAND 스트링들을 도시하는 회로 다이어그램이다.
도 5는 본 개시사항의 하나 이상의 실시예들을 구현하는데에 사용될 수 있는 플래시 메모리 시스템의 일 실시예에 대한 블럭 다이어그램이다.
도 6은 메모리 어레이의 구성에 대한 예를 예시하고 있다.
도 7은 소거된 상태로부터 프로그램된 상태로 직접 프로그래밍하는 다중-상태 장치 내의 문턱 전압 분포들의 예시적 세트를 도시하고 있다.
도 8은 소거된 상태로부터 프로그램된 상태로 투-패스(two-pass) 프로그래밍 하는 다중-상태 장치 내의 문턱 전압 분포들의 예시적 세트를 도시하고 있다.
도 9A-C는 다양한 문턱 전압 분포들을 도시하고 있으며 비-휘발성 메모리를 프로그래밍하는 프로세스를 설명하고 있다.
도 10은 EASB 부스팅 모드가 사용되는 때에 불평형 부스팅된 채널 영역을 갖는 NAND 스트링을 도시하고 있다.
도 11은 평형 부스팅된 채널 영역을 갖는 NAND 스트링을 도시하고 있다.
도 12는 부스팅된 채널 영역들 사이에 격리 영역을 갖는 NAND 스트링을 도시하고 있다.
도 13은 부스팅된 채널 영역들 사이에 대안적인 격리 영역을 갖는 NAND 스트링을 도시하고 있다.
도 14는 비-휘발성 메모리를 프로그래밍하는 프로세스에 대한 일 실시예를 설명하는 순서도이다.
본 발명을 구현하기에 적합한 비-휘발성 메모리 시스템의 한 예는 NAND 플래시 메모리 구조를 사용하는데, 이 구조에서 NAND 스트링 내의 2 개의 선택 게이트들 사이에 다수의 트랜지스터가 직렬로 배열된다. 도 1은 하나의 NAND 스트링을 위에서 바라본 면을 도시하고 있다. 도 2는 그 NAND 스트링의 등가 회로이다. 도 1과 도 2에 도시된 NAND 스트링은 4 개의 트랜지스터들(100, 102, 104, 106)을 포함하는데, 이들은 제 1 선택 게이트(120)와 제 2 선택 게이트(122) 사이에 끼어 있으며 직렬로 존재한다. 선택 게이트들(120, 122)은 각각 NAND 스트링을 비트 라인 접촉(126)과 소스 라인 접촉(128)에 연결한다. 선택 게이트들(120과 122)은 적절한 전압을 각각 제어 게이트들(120CG, 122CG)에 인가함에 의해 제어된다. 트랜지스터들(100, 102, 104, 106) 각각은 제어 게이트와 플로팅 게이트를 갖는다. 트랜지스터(100)는 제어 게이트(100CG)와 플로팅 게이트(100FG)를 갖는다. 트랜지스터(102)는 제어 게이트(102CG)와 플로팅 게이트(102FG)를 갖는다. 트랜지스터(104)는 제어 게이트(104CG)와 플로팅 게이트(104FG)를 갖는다. 트랜지스터(106)는 제어 게이트(106CG)와 플로팅 게이트(106FG)를 갖는다. 제어 게이트들(100CG, 102CG, 104CG, 106CG)은 각각 워드 라인들(WL3, WL2, WL1, WL0)에 연결되어 있다. 가능한 하나의 설계로서, 트랜지스터들(100, 102, 104, 106)은 각각 메모리 셀 또는 저장 소자이다. 다른 고안들에서는, 메모리 소자들은 다수의 트랜지스터들을 포함할 수 있거나 도 1과 도 2에 도시된 소자들과는 다른 소자들일 수 있다. 선택 게이트(120)는 드레인 선택 라인 SGD에 연결되어 있는데, 선택 게이트(122)는 소스 선택 라인 SGS에 연결되어 있다.
도 3은 상기에 기술된 NAND 스트링에 대한 횡단면을 제공한다. 도 3에 도시된 대로, NAND 스트링의 트랜지스터들은 p-웰 영역(140) 내에 형성된다. 각 트랜지스터는 제어 게이트(100CG, 102CG, 104CG, 106CG)와 플로팅 게이트(100FG, 102FG, 104FG, 106FG)로 구성된 적층된 게이트 구조를 포함한다. 플로팅 게이트들은 산화물 필름 또는 다른 절연 필름의 윗면의 p-웰 영역 표면에 형성된다. 제어 게이트는 플로팅 게이트 위에 있는데, 제어 게이트와 플로팅 게이트를 분리시키는 내부-폴리실리콘 절연 층과 함께 있다. 메모리 소자들(100, 102, 104, 106)의 제어 게이트는 워드 라인들을 형성한다. N+ 도핑된 층들(130, 132, 134, 136, 138)은 이웃하는 셀들 사이에서 공유되는데, 이로써 셀들은 서로 직렬로 연결되어 NAND 스트링을 형성한다. 이 N+ 도핑된 층들은 각 셀의 소스 및 드레인을 형성한다. 예를 들어, N+ 도핑된 층(130)은 트랜지스터(122)의 드레인 역할과 트랜지스터(106)의 소스 역할을 하고, N+ 도핑된 층(132)은 트랜지스터(106)의 드레인 역할과 트랜지스터(104)의 소스 역할을 하며, N+ 도핑된 층(134)은 트랜지스터(104)의 드레인 역할과 트랜지스터(102)의 소스 역할을 하고, N+ 도핑된 층(136)은 트랜지스터(102)의 드레인 역할과 트랜지스터(100)의 소스 역할을 하며, N+ 도핑된 층(138)은 트랜지스터(100)의 드레인 역할과 트랜지스터(120)의 소스 역할을 한다. N+ 도핑된 층(126)은 NAND 스트링의 비트 라인에 연결되어 있는데, N+ 도핑된 층(128)은 다수의 NAND 스트링의 공통 소스 라인에 연결되어 있다.
비록 도 1-3이 NAND 스트링에서의 4 개의 메모리 셀들을 도시하고 있지만, 이 4 개의 트랜지스터들의 사용은 단지 예시로서 제공된 것이다. 본 명세서에 설명된 기술에서 사용되는 NAND 스트링은 4개보다 적은 또는 많은 개수의 메모리 소자들을 가질 수 있다. 예를 들어, 어떤 NAND 스트링은 8 개의 메모리 소자들, 16 개의 메모리 소자들, 32 개의 메모리 소자들, 또는 64 개 이상의 메모리 소자들을 포함할 것이다. 본 명세서의 논의는 NAND 스트링 내의 메모리 셀들의 어느 특정 개수에 국한되지 않는다.
일반적으로, 본 발명은 Fowler-Nordheim 터널링에 의해 프로그램되고 소거되는 장치들과 함께 사용될 수 있다. 본 발명은 또한 플로팅 게이트 대신에 전하들을 저장하기 위해 실리콘 산화물, 실리콘 질화물, 그리고 실리콘 산화물(ONO)로 형성되는 절연체와 같은 3중 절연 층을 이용하는 장치들에 적용될 수 있다. ONO로 형성된 3중 절연 층은, 메모리 소자 채널 위의 반도체 기판의 표면과 전도성 제어 게이트와 사이에 끼어있다. 본 발명은 예를 들어 플로팅 게이트 대신에 전하 저장 영역들로서 나노 크리스털과 같은 전도성 물질들의 작은 아일랜드들을 사용하는 장치들에 적용될 수도 있다. 그러한 메모리 장치들은 NAND 플래시 장치들에 기반한 플로팅 게이트와 비슷한 방식으로 프로그램되고 소거될 수 있다.
도 4는 3 개의 NAND 스트링들을 도시하는 회로 다이어그램이다. NAND 구조를 사용하는 플래시 메모리 시스템의 전형적인 아키텍처는 여러 NAND 스트링들을 포함할 것이다. 예를 들어, 메모리 어레이 내에 3 개의 NAND 스트링들(201, 203, 205)이 있는 것으로 도시되었지만, 메모리 어레이 내에는 더 많은 NAND 스트링들이 있을 수 있다. NAND 스트링들 각각은 2 개의 선택 트랜지스터들과 4 개의 메모리 소자들을 포함한다. 예를 들어, NAND 스트링(201)은 선택 트랜지스터들(220, 230)을 포함하고, 메모리 소자들(222, 224, 226, 228)을 포함한다. NAND 스트링(203)은 선택 트랜지스터들(240, 250)을 포함하고, 메모리 소자들(242, 244, 246, 248)을 포함한다. NAND 스트링(205)은 선택 트랜지스터들(260, 270)을 포함하고, 메모리 소자들(262, 264, 266, 268)을 포함한다. 각 NAND 스트링은 그것의 선택 트랜지스터(예컨대 선택 트랜지스터 230, 250, 270)에 의해 소스 라인에 연결되어 있다. 선택 라인(SGS)은 소스 측 선택 게이트들을 제어하는데에 사용된다. 여러 NAND 스트링들(201, 203, 205)은 예컨대 선택 트랜지스터들(220, 240, 260)에 의해 각각 비트 라인들(202, 204, 206)에 연결되고, 이는 드레인 선택 라인(SGD)에 의해 제어된다. 다른 실시예들에서는, 선택 라인들이 공통될 필요는 없다. 워드 라인(WL3)은 메모리 소자들(222, 242, 262)의 제어 게이트들에 연결된다. 워드 라인(WL2)은 메모리 소자들(224, 244, 264)의 제어 게이트들에 연결된다. 워드 라인(WL1)은 메모리 소자들(226, 246, 266)의 제어 게이트들에 연결된다. 워드 라인(WL0)은 메모리 소자들(228, 248, 268)의 제어 게이트들에 연결된다. 도시된 바와 같이, 각 비트 라인과 각 NAND 스트링은 메모리 소자들의 세트 또는 어레이의 칼럼(column)들을 포함한다. 워드 라인들(WL3, WL2, WL1, WL0)은 어레이 또는 세트의 로우(row)들을 포함한다. 각 워드 라인은 로우의 각 메모리 소자의 제어 게이트들을 연결한다. 예를 들어, 워드 라인(WL2)은 메모리 소자들(224, 244, 264)의 제어 게이트들에 연결되어 있다.
각 메모리 소자는 데이터를 저장할 수 있다. 예를 들어, 1 비트의 디지털 데이터를 저장할 때, 메모리 소자의 가능한 문턱 전압들의 범위는 논리 데이터 "1"과 "0"으로 할당되는 2 개의 범위들로 분할된다. NAND 플래시 메모리의 한 예에서, 문턱 전압은 메모리 셀이 소거된 이후에는 음의 값인데, 이는 논리값 "1"로 정의된다. 문턱 전압은 프로그램 동작 이후에는 양의 값인데, 이는 논리값 "0"으로 정의된다. 문턱 전압이 음의 값이고 판독이 시도되는 때에, 메모리 소자는 턴-온되어 논리값 1이 저장되고 있음을 나타낸다. 문턱 전압이 양의 값이고 0 볼트를 판독 동작이 시도되는 때에는, 메모리 소자는 턴-온되지 않는데, 이는 논리값 0이 저장되었음을 나타낸다. 메모리 소자는 정보의 다중 레벨들을 저장할 수 있는데, 예를 들어 디지털 데이터의 다중 비트들을 저장할 수 있다. 이러한 경우에, 문턱 전압들의 범위는 여러 개의 데이터 레벨들로 분할된다. 예를 들어, 4 개의 정보 레벨들이 사용되는 경우에, "11", "10", "01", "00"의 데이터 값들로 할당된 4 개의 문턱 전압 범위들이 존재할 것이다. NAND-타입 메모리의 일 예에서, 소거 동작 후의 문턱 전압은 음의 값을 가지고 이는 "11"로 정의된다. 양의 문턱 전압들은 "10", "01", "00"의 상태들에 대해 사용된다. 메모리 소자에 프로그램된 데이터와 소자의 문턱 전압 범위들 간의 특정 관계는 메모리 소자들에 채택된 데이터 인코딩 설계에 의존한다. 예를 들어, 미국 특허 번호 No. 6,222,762와, 2003, 6, 13일에 출원되고 미국 특허 출원 번호가 No. 10/461,244인 "Tracking Cells For A Memory System"(2004. 12. 16일에 공개, 공개 번호 2004/0255090)은 모두 그 전체가 본 명세서에 참조로서 통합되어 있으며, 다중-상태 플래시 메모리 소자들의 다양한 데이터 인코딩 설계들을 설명하고 있다.
NAND 타입 플래시 메모리들과 그들의 동작에 대한 관련된 예들은 미국 특허 No. 5,386,422, No. 5,522,580, No. 5,570,315, No. 5,774,397, No. 6,046,935, No. 6,456,528, No. 6,522,580에 제공되어 있고, 이들 각각은 본 명세서에 참조로서 통합되어 있다.
플래시 메모리 소자를 프로그래밍할 때, 프로그램 전압은 소자의 제어 게이트에 인가되고 소자에 관련된 비트라인은 접지된다. 채널로부터의 전자들은 플로팅 게이트에 주입된다. 플로팅 게이트에서 전자들이 축적되는 때에, 플로팅 게이트는 음으로 대전되고(negatively charged) 소자의 문턱 전압은 증가한다. 프로그램 전압을 프로그램되고 있는 소자의 제어 게이트에 인가하기 위해, 프로그램 전압은 적절한 워드 라인에 인가된다. 상기에 논의된 바와 같이, 이 워드 라인은 또한 동일한 워드 라인을 공유하는 다른 NAND 스트링들 각각의 하나의 소자에 연결된다. 예를 들어, 도 4의 소자(224)를 프로그래밍할 때, 프로그램 전압은 소자들(224, 244, 264)의 제어 게이트들에 또한 인가될 것이다. 동일한 워드 라인에 연결된 다른 소자들을 프로그래밍하지 않고 워드 라인상의 하나의 소자를 프로그래밍하는 것이 요구되는 때에 문제가 발생하는데, 예를 들어, 소자(224)를 프로그래밍하는 것이 바람직하지만 소자(244)를 프로그래밍하는 것이 바람직하지는 않은 경우에 문제가 발생한다. 프로그램 전압이 워드 라인에 연결된 모든 소자들에 인가되기 때문에, 워드 라인에 있는 선택되지 않은 소자(프로그램되지 않을 소자)는 의도하지 않게 프로그램될 수 있고, 이는 프로그램 디스터브로 언급되는 프로세스에서 일어난다. 예를 들어, 소자(224)를 프로그래밍하는 때에, 인접한 소자(244 또는 264)가 의도하지 않게 프로그램될 우려가 있다. 프로그램 디스터브는 프로그래밍을 위해 선택된 워드 라인에서의 선택되지 않은 메모리 셀들에서 대부분 발생한다. 그러나, 몇몇 경우에는, 프로그램 디스터브는 또한 선택된 워드 라인이 아닌 메모리 셀들에서도 발생할 수 있다.
여러 기술들이 프로그램 디스터브를 방지하기 위해 사용될 수 있다. 앞서 논의된 자기 부스팅(self boosting)으로, 선택되지 않은 비트 라인들에 관련된 채널들은 전기적으로 절연되고 패스 전압(예컨대 10V)이 프로그래밍 동안 선택되지 않은 워드 라인들에 인가된다. 선택되지 않은 워드 라인들은 선택되지 않은 비트 라인들에 관련된 채널들에 결합되는데, 전압(예컨대 8V)이 선택되지 않은 비트 라인 들에 관련된 채널들 내에 존재하게 하며, 이는 프로그램 디스터브를 감소시키는 경향이 있다. 그래서, 자기 부스팅은 전압이 터널 산화물에 걸리는 전압을 낮추는 경향이 있는 채널 내에 전압 부스팅이 존재하도록 하고 이로써 프로그램 디스터브가 감소한다.
NAND 스트링은 전형적으로(항상 그렇지는 않지만) 소스 측으로부터 드레인 측으로 프로그램되는데, 예를 들어, 메모리 소자(228)로부터 메모리 소자(222)로 프로그램된다. 예를 들어, NAND 스트링(203)이 NAND 스트링(201) 전에 프로그램된다고 가정한다. 프로그래밍 프로세스가 NAND 스트링(201)의 마지막(또는 거의 마지막) 메모리 소자를 프로그래밍할 준비가 된 때에, 금지되고 있는 NAND 스트링(예를 들어, NAND 스트링(203)) 상의 앞서 프로그램된 메모리 소자들 전부 또는 대다수가 프로그램되는 경우에는, 앞서 프로그램된 메모리 소자들의 플로팅 게이트들에는 음전하가 존재할 것이다. 그 결과, 부스팅 전위는 NAND 스트링(203)의 부분들에서 충분히 높아지지 않고 마지막 몇 개의 워드 라인들에 관련된 NAND 스트링(203)의 소자들에서는 여전히 프로그램 디스터브가 존재할 것이다. 예를 들어, NAND 스트링(201) 상의 소자(222)를 프로그래밍하는 때에, NAND 스트링(203) 상의 소자들(246, 246, 244)이 앞서 프로그램된 경우에는, 트랜지스터들(244, 246, 248) 각각은 그들의 플로팅 게이트 상에 음전하를 가지며 이 플로팅 게이트는 자기 부스팅 프로세스의 부스팅 레벨을 제한할 것이고, 이는 소자(242)에서 프로그램 디스터브를 유발할 가능성이 크다.
국부 자기 부스팅(LSB)와 소거된 영역 자기 부스팅(EASB)은 금지되고 있는 소자들의 채널로부터 앞서 프로그램된 소자들의 채널을 격리시킴에 의해 종래의 자기 부스팅의 결점을 해결하는 것을 시도한다. 예를 들어, 만일 도 4의 소자(224)가 프로그램되는 중이라면, LSB, EASB는 앞서 프로그램된 소자들(246, 248)로부터 소자(244)의 채널을 격리시킴에 의해 소자(244)에서의 프로그래밍을 금지하는 것을 시도할 것이다. SB, EASB, 및 LSB 부스팅 방법들 혹은 이러한 부스팅 방법들의 변형 방법들에서, 프로그램되고 있는 소자의 비트 라인은 접지되거나 0V에 가까운 다른 전압(전형적으로 0-1V)에 연결되고, 금지된 소자를 갖는 NAND 스트링의 비트 라인은 전형적으로 1.5-3V인 Vdd의 값을 갖는다. 프로그램 전압 Vpgm(예를 들어, 20V)은 선택된 워드 라인에 연결된다. LSB 부스팅 모드의 경우에, 선택된 워드 라인에 이웃하는 워드 라인들은 0V이거나, 0V에 가까운 값을 갖는데, 선택되지 않은 나머지 워드 라인들은 Vpass의 값을 갖는다. 예를 들어, 비트 라인(202)은 0V이며 비트 라인(204)은 Vdd이다. 드레인 선택 SCG는 Vsgd(전형적으로는, 2.5-4.5V)에 있고, 그리고 소스 선택 SGS는 0V에 있다. 선택된 워드 라인 WL2(소자(224)를 프로그래밍하기 위함)는 Vpgm의 값을 갖는다. 이웃 워드 라인들 WL1과 WL3은 0V이며, 다른 워드 라인들(예컨대 WL0)은 Vpass의 값을 갖는다.
LSB 모드의 단점은 선택된 워드 라인 하에서의 부스팅된 채널 전압이 매우 높다는 점으로서, 그 채널 일부가 선택되지 않은 워드 라인들 하의 다른 채널 영역들로부터 고립됨에 따라, 부스팅 전압이 높은 프로그래밍 전압 Vpgm에 의해 주로 결정된다. 하이 부스팅으로 인하여, 0V로 바이어스된 워드 라인들 근처에서 GIDL 혹은 밴드 간 터널링이 발생할 수 있다. 채널 부스팅의 양은 EASB 방법을 사용함에 의해 작은 값으로 제한될 수 있다. EASB는 소스 측 이웃 워드 라인이 0V라는 점을 제외하면 LSB와 유사하다. 그래서, 선택된 워드 라인 하의 채널 영역과 선택된 셀들의 드레인 측의 채널 영역은 연결되고, 이로써 채널 부스팅은 LSB에서의 Vpgm에 의하기보다는 선택되지 않은 워드 라인들에 인가되는 전압 Vpass에 의해 주로 결정된다. 드레인 측 이웃 워드 라인은 Vpass에 있다. 만일 Vpass가 너무 낮은 경우라면, 채널에서의 부스팅은 프로그램 디스터브를 방지하기에 불충분할 것이다. 만일 Vpass가 너무 높은 경우라면, 선택된 NAND 스트링(비트 라인에서는 0V) 내의 선택되지 않은 워드 라인들이 프로그램될 수 있거나, GIDL로 인한 프로그램 디스터브가 발생할 수 있다. 예를 들어, WL1은 Vpass가 아닌 0V가 될 수 있고, WL3가 Vpass가 될 수 있다. 일 실시예에서, Vpass는 7-10V이다.
LSB와 EASB가 향상된 자기 부스팅을 제공하지만, 이들은 또한 문제점을 가지고 있는데, 이 문제점은 어느 소스 측 이웃 소자(소자(246)는 소자(244)의 소스 측 이웃이다)가 프로그램되거나 소거되는지에 달려있다. 만일 소스 측 이웃 소자가 프로그램된 상태에 있는 경우라면, 그것의 플로팅 게이트에는 음전하가 존재한다. 또한, 제어 게이트에 0V가 인가되고, 음으로 대전된 게이트 하에서 (부스팅으로 인한) 크게 역 바이어스된 접합(highly reversed biased junction)과의 결합으로, GIDL(Gate Induced Drain Leakage)이 야기될 수 있다. 이 GIDL에서는 전자들이 부스팅된 채널로 누설된다. GIDL은 접합에서의 큰 바이어스와 함께 발생하는데, 이는 부스팅으로 인하여 메모리 셀들의 드레인 영역/소스 영역의 높은 전압과 낮은 게이트 전압 또는 음의 게이트 전압에 의해 야기된 것인바, 소스 측 이웃 소자가 프로그램되고 드레인 접합이 부스팅되는 때의 경우에 그러하다. GIDL은 부스팅된 전압이 일찍 누설되는 것을 야기할 수 있는데, 이는 프로그래밍 에러로 이어지고, 급속으로 고밀도 도핑된 접합들에서 더욱 심각하다(이 고도로 도핑된 접합들은 소자의 수치들 조정으로서 요구되는 것이다). 만일 누설 전류가 충분히 높다면, 채널 영역에서의 부스팅 전위가 감소하여 프로그램 디스터브가 일어날 것이다. 또한, 프로그램되고 있는 워드 라인이 드레인에 가깝게 가면, 부스팅된 채널 영역에는 전하가 덜 나타난다. 그래서, 부스팅된 채널의 전압은 빠르게 떨어질 것인데, 이는 프로그램 디스터브를 유발한다. 또 다른 가능한 GIDL의 부작용은 핫 캐리어들-전자들과 정공들 모두-이 발생될 수 있다는 점이다. 이 핫 캐리어들은 터널 산화물 영역들 또는 이웃 메모리 셀들의 플로팅 게이트들에 주입될 수 있고 이로써 프로그램 디스터브가 유발된다.
소스 측 이웃 메모리 소자가 소거된 경우에는, 플로팅 게이트에는 양의 전하가 존재할 것이고 트랜지스터의 문턱 전압은 음의 값으로 될 것이다. 프랜지스터는 0V가 워드 라인에 인가된 때조차도 턴-오프되지 않을 것이다. 메모리 소자가 온(on) 상태인 경우에는, NAND 스트링은 EASB 모드에서 동작하지 않을 것이다. 오히려, NAND 스트링은 자기 부스팅 모드에서 동작하는데, 이는 상기에 논의한 바와 같이 불충분한 부스팅에 관한 문제점들을 갖는다. 이 시나리오는 다른 소스 측 소자들이 프로그램되는 경우에 주로 일어나는 것으로서, 소스 측 부스팅을 제한한다. 이 문제는 짧은 채널 길이를 갖는 대부분 경우에 누설이 더욱 잘 발생함에 따라 문제가 된다.
도 5는 본 명세서의 개시사항에 대한 하나 이상의 실시예들을 구현하는데에 사용될 수 있는 플래시 메모리 시스템의 일 실시예에 대한 블럭 다이어그램이다. 다른 시스템들과 다른 구현방안들도 사용될 수 있다. 메모리 소자 어레이(302)는 칼럼(column) 제어 회로(304), 로우(row) 제어 회로(306), c-소스 제어 회로(310), p-웰 제어 회로(308)에 의해 제어된다. 칼럼 제어 회로(304)는 메모리 소자 어레이(302)의 비트 라인들에 연결되어 있는데, 이는 메모리 소자들에 저장된 데이터를 판독하고, 프로그램 동작 중 메모리 소자들의 상태를 결정하고, 프로그래밍과 소거를 촉진하거나 금지하도록 비트 라인들의 전위 레벨들을 제어하기 위함이다. 로우 제어 회로(306)는 판독 전압들을 인가하고 칼럼 제어 회로(304)에 의해 제어되는 비트 라인 전위 레벨들과 결합한 프로그램 전압들을 인가하기 위해, 소거 전압을 인가하기 위해 워드 라인들 중 하나를 선택하도록 워드 라인들에 연결되어 있다. C-소스 제어 회로(310)는 메모리 셀들에 연결된 공통 소스 라인(도 6에서 "소스"로 명명됨)을 제어한다. P-웰 제어 회로(308)는 p-웰 전압을 제어한다.
메모리 소자들에 저장된 데이터는 칼럼 제어 회로(304)에 의해 판독되고 데이터 입력/출력 버퍼(312)를 통해 외부 I/O 라인들에 출력으로 나간다. 메모리 소자들에 저장되어야하는 프로그램 데이터는 외부 I/O 라인들을 통해 데이터 입력/출력 버퍼(312)에 입력으로 들어가고, 칼럼 제어 회로(304)에 전송된다. 외부 I/O 라인들은 제어기(318)에 연결되어 있다.
플래시 메모리 장치를 제어하는 명령 데이터는 제어기(318)에 입력으로 들어간다. 이 명령 데이터는 어느 동작이 요청되었는지를 플래시 메모리에 알려준다. 입력 명령은 제어 회로(315)의 일부분인 상태 머신(316)에 전송된다. 상태 머신(316)은 칼럼 제어 회로(304), 로우 제어 회로(306), c-소스 제어 회로(310), p-웰 제어 회로(308)와 데이터 입력/출력 버퍼(312)를 제어한다. 상태 머신(316)은 또한 READY/BUSY 또는 PASS/FAIL과 같은 플래시 메모리의 상태 데이터(status data)를 출력할 수 있다.
제어기(318)는 퍼스널 컴퓨터, 디지털 카메라, 또는 퍼스널 디지털 어시스턴트 등과 같은 호스트 시스템에 연결되어 있거나 연결될 수 있다. 이는 메모리 어레이(302)로부터 데이터를 판독하거나 어레이로 데이터를 저장하는 것과 같은 명령들을 시작시키며, 그러한 데이터를 제공하거나 수신하는 호스트와 통신한다. 제어기(318)는 그러한 명령들을 명령 신호들로 변환하는바 이 명령 신호들은 명령 회로(314)에 의해 해석되고 수행될 수 있으며, 이 명령 회로(314)는 제어 회로(315)의 일부이다. 명령 회로(314)는 상태 머신(316)과 통신하는 관계에 있다. 제어기(318)는 전형적으로 메모리 어레이에 기록되거나(written) 메모리 어레이로부터 판독되는 사용자 데이터에 대한 버퍼 메모리를 포함하고 있다.
일 예시적인 메모리 시스템은 제어기(318)와, 각각 메모리 어레이와 그에 관련된 제어를 포함하는 하나 이상의 집적 회로 칩들을 포함하는 하나의 집적 회로와, 입력/출력 회로 및 상태 머신 회로를 포함하여 구성된다. 하나 이상의 집적 회로 칩들에 시스템의 메모리 어레이들과 제어기 회로들을 함께 집적시키려는 시도가 있다. 메모리 시스템은 호스트 시스템의 일부로서 내장(embed)될 수 있거나, 호스트 시스템에 제거가능하게 삽입되는 메모리 카드(또는 다른 패키지) 내에 포함될 수 있다. 그러한 카드는 전체 메모리 시스템(예컨대 제어기를 포함하는) 또는 주변 회로들에 관련된 메모리 어레이(들)만을(제어기와 함께 또는 호스트에 임베디드된 제어 기능과 함께) 포함할 수 있다. 그래서, 제어기는 호스트에 임베디드될 수 있거나 제거가능한 메모리 시스템 내부에 포함될 수 있다.
몇몇 구현들에 있어서, 도 5의 구성요소들 중 일부는 결합되어 있을 수 있다. 또한, 다양한 설계에서, 도 5의 하나 이상의 구성요소들(단독 또는 조합으로)은 메모리 셀 어레이(302)와 달리, 하나의 관리 회로로 고려될 수 있다. 예를 들어, 하나 이상의 관리 회로들은, 제어 회로, 명령 회로, 상태 머신, 로우 제어 회로(하나 이상의 디코더를 포함함), 칼럼 제어 회로(하나 이상의 디코더들을 포함함), 웰 제어 회로, 소스 제어 회로 또는 데이터 I/O 회로 중 어느 하나 또는 그것들의 조합 중 어느 하나를 포함할 수 있다.
도 6을 참조해 보면, 도 5의 메모리 소자 어레이(302)의 예시적 구조가 도시되어 있다. 하나의 예로서, NAND 플래시 EEPROM은 1024 블럭들로 구분되어 설명된다. 각 블럭에 저장된 데이터는 동시에 소거된다. 일 고안에서, 블럭은 동시에 소거되는 셀들의 최소 유닛이다. 이러한 예에서, 각 블럭에서, 짝수 칼럼들과 홀수 칼럼들로 나누어지는 8512 개의 칼럼들이 존재한다. 비트 라인들 또한 짝수 비트 라인들(BLe)과 홀수 비트 라인들(BLo)로 나누어진다. 직렬로 연결되어 NAND 스트링을 형성하는 4 개의 메모리 셀들이 도시되어 있다. 비록 4 개의 셀들이 각 NAND 스 트링에 포함되도록 도시되었지만, 4 개보다 많거나 적은 메모리 셀들이 사용될 수도 있다. NAND 스트링의 하나의 터미널은 선택 트랜지스터(SGD)를 통해 상응하는 비트 라인에 연결되어 있으며, 또 다른 터미널은 제 2 선택 트랜지스터(SGS)에 의해 c-소스 라인에 연결되어 있다.
판독 동작과 프로그래밍 동작의 일 구성 동안에, 4256 개의 메모리 셀들이 동시에 선택된다. 선택된 메모리 셀들은 동일한 워드 라인과 동일한 종류의 비트 라인을(예컨대 짝수 비트 라인들 또는 홀수 비트 라인들) 갖는다. 따라서, 논리 페이지를 형성하는 532 바이트의 데이터가 동시에 판독되거나 프로그램될 수 있고, 그리고 메모리의 한 블럭은 적어도 8개의 논리 페이지들(4개의 워드 라인들, 각각은 홀수 페이지 및 짝수 페이지를 가짐)을 저장할 수 있다. 다중-상태 메모리 소자들에서, 각 메모리 셀이 2 비트의 데이터를 저장하는 때에, 이 2 비트들 각각은 다른 페이지에 저장되고, 하나의 블럭이 16 개의 논리 페이지를 저장한다. 다른 사이즈의 블럭들과 페이지들 또한 본 발명에 사용될 수 있다. 추가로, 도 5와 도 6의 아키텍처와 다른 아키텍처들도 본 발명을 구현하기 위해 사용될 수 있다. 예를 들어, 일 고안에서 모든 비트 라인들이 동시에 프로그램되고 판독되게 하기 위하여(또는 동시에 프로그램, 판독되지 않도록), 비트 라인들이 홀수 비트 라인과 짝수 비트 라인으로 나누어지지 않을 수도 있다.
메모리 소자들은 p-웰을 소거 전압(예컨대 20V)으로 증가시키고 선택된 블럭의 워드 라인들을 접지시킴에 의해 소거된다. 소스와 비트 라인들은 플로팅된다. 소거는 전체 메모리 어레이, 또는 개별 블럭들, 또는 셀들의 또 다른 유닛에서 수행될 수 있다. 전자들은 플로팅 게이트로부터 p-웰 영역으로 이동하고 문턱 전압은 음의값을 갖게 된다(일 실시예에서).
판독 동작과 검증 동작에서, 선택 게이트들(SGD와 SGS)은 2.5-4.5V의 범위에 있는 전압에 연결되고 선택되지 않은 워드 라인들(예컨대 WL1이 선택된 워드 라인인 경우에 WL0, WL2, WL3) 전압은 트랜지스터들을 패스 게이트들처럼 동작시키기 위해 판독 패스 전압(전형적으로 4.5-6V 범위에 있음)으로 증가한다. 선택된 워드 라인(WL1)은 전압에 연결되는데, 그 전압의 레벨이 각 판독 동작과 검증 동작에서 특정되는데, 이는 연관된 메모리 소자의 문턱 전압이 그 레벨보다 높은지 낮은지 여부를 결정하기 위함이다. 예를 들어, 투-레벨 메모리 소자에 대한 판독 동작에 있어서, 선택된 워드 라인(WL1)은 접지될 수 있는데, 이로써 문턱 전압이 0보다 높은지 여부가 탐지된다. 투 레벨 메모리 소자에 대한 검증 동작에 있어서, 선택된 워드 라인(WL1)은 예를 들어 0.8V에 연결되는데, 이로써 문턱 전압이 적어도 0.8V에 도달하였는지 아닌지 여부가 검증된다. 소스와 p-웰은 0V이다. 짝수 비트 라인(BLe)으로 가정된 선택된 비트 라인들은, 예컨대 0.7V 레벨로 미리 대전된다. 문턱 전압이 워드 라인상의 판독 레벨 또는 검증 레벨보다 높은 경우에는, 해당 소자와 관련된 비트 라인(BLe)의 전위 레벨은 비-전도성 메모리 소자로 인하여 높은 레벨을 유지한다. 반면에, 문턱 전압이 판독 레벨 또는 검증 레벨보다 낮은 경우에는, 관련된 비트 라인(BLe)의 전위 레벨은 예컨대 0.5V 미만인 낮은 레벨로 감소하고, 이는 전도성 메모리 소자가 비트 라인을 방전시키기 때문이다. 메모리 소자의 상태는 이로써 비트 라인에 연결된 전압 비교기 감지 증폭기에 의해 탐지될 수 있다.
상기에 기술된 소거 동작, 판독 동작, 검증 동작은 당해 기술분야에 알려진 기술들에 의해 수행될 수 있다. 그래서, 설명된 많은 세부사항들은 당업자에 의해 다양화될 수 있다. 당해 기술분야에 알려진 다른 소거 기술, 판독 기술, 검증 기술 또한 사용될 수 있다.
상기에 기술된 대로, 각 블럭은 여러 개의 페이지로 분할될 수 있다. 일 실시예에서, 페이지는 프로그래밍의 단위이다. 일부 구현들에서, 개개의 페이지들은 세그먼트들로 분할될 수 있고 이 세그먼트들은 기본 프로그래밍 동작으로서 한 번에 기록되는 최소 개수의 소자들을 포함할 수 있다. 데이터의 하나 이상의 페이지들은 전형적으로 메모리 소자들의 하나의 로우에 저장된다. 페이지는 하나 이상의 섹터를 저장할 수 있다. 섹터는 사용자 데이터와, 섹터의 사용자 데이터로부터 계산된 에러 정정 코드(ECC:Error Correction Code)와 같은 오버헤드 데이터를 포함한다. 제어기의 일부분은 데이터가 어레이로 프로그램될 때 ECC를 계산하고, 또한 데이터가 어레이로부터 판독될 때 ECC를 사용하여 데이터를 검사한다. 대안으로, ECC들 및/또는 다른 오버헤드 데이터는 그들이 속하는 사용자 데이터와는 달리 다른 페이지들 또는 다른 블럭들에도 저장된다. 다른 설계에서, 메모리 장치의 다른 부분들, 예를 들어 상태 머신이 ECC를 계산할 수 있다.
사용자 데이터의 섹터는 전형적으로 512 바이트인데, 이는 마그네틱 디스크 드라이브 내의 섹터 사이즈에 상응하는 것이다. 오버헤드 데이터는 전형적으로 추가적인 16-20 바이트이다. 많은 수의 페이지들은 예컨대 8, 32, 64 또는 그 이상에 이르는 페이지들을 포함하는 블럭을 형성한다.
도 7은 각 메모리 셀이 2 비트의 데이터를 저장할 때의 메모리 소자 어레이의 문턱 전압 분포를 예시하고 있다. E는 소거된 메모리 소자들에 대한 제 1 문턱 전압 분포를 나타낸다. A, B, C는 프로그램된 메모리 소자들에 대한 3 개의 문턱 전압 분포들을 나타낸다. 일 고안에서, E 분포의 문턱 전압들은 음의 값을 가지며 A, B, C 분포들의 문턱 전압들은 양의 값을 갖는다.
도 7의 각 개별 문턱 전압은 데이터 비트들 세트의 미리 결정된 값들에 대응한다. 메모리 소자에 프로그램된 데이터와 소자의 문턱 전압 레벨들 간의 특정 관계는 소자들에 채택된 데이터 인코딩 설계에 의존한다. 하나의 예는 "11"을 문턱 전압 범위 E(상태 E)에 할당하고, "10"을 문턱 전압 범위 A(상태 A)에 할당하며, "00"을 문턱 전압 범위 B(상태 B)에 할당하고, "01"을 문턱 전압 범위 C(상태 C)에 할당한다. 그러나, 다른 실시예들에서는, 다른 설계들이 사용될 수 있다.
도 7은 또한 메모리 소자들로부터 데이터를 판독하는데 사용되는 3 개의 판독 기준 전압들 Vra, Vrb, Vrc를 도시하고 있다. 주어진 메모리 소자의 문턱 전압이 Vra, Vrb, Vrc보다 낮은지 높은지 여부를 테스트함에 의해, 시스템은 메모리 소자가 어떤 상태에 있는지를 결정할 수 있다. 도 7은 또한 3 개의 검증 기준 전압들 Vva, Vvb, Vvc를 도시하고 있다. 메모리 소자들을 상태 A, B, C로 프로그래밍할 때, 시스템은 그러한 메모리 소자들이 Vva, Vvb, Vvc보다 크거나 같은 문턱 전압을 갖는지 여부를 각각 테스트한다.
일 방식에서, 풀 시퀀스 프로그래밍으로 알려진 것으로서, 메모리 소자들은 소거 상태 E로부터 프로그램된 상태 A, B, 또는 C로 바로 프로그램될 수 있다(곡선 화살표들로 도시된 바와 같이). 예를 들어, 프로그램되어야 할 메모리 소자들은 먼저 그들 모두가 소거된 상태 E에 있도록 소거되어야 한다. 몇몇 메모리 소자들이 상태 E로부터 상태 A로 프로그램되는 동안에, 다른 메모리 소자들은 상태 E로부터 상태 B로 프로그램 되고/되거나, 상태 E로부터 상태 C로 프로그램된다.
도 8은 하위 페이지(lower page)와 상위 페이지(upper page)의 2 개의 다른 페이지들에 대한 데이터를 저장하는 다중-상태 메모리 소자를 프로그래밍하는 투-패스 기술의 일 예를 예시하고 있다. 4 개의 상태들이 도시되어 있다. 상태 E(11), 상태 A(10), 상태 B(00), 상태 C(01)이 그것이다. 상태 E에서는, 두 페이지들 모두 "1"을 저장한다. 상태 A에서는, 하위 페이지는 "0"을 저장하고, 상위 페이지는 "1"을 저장한다. 상태 B에서는, 두 페이지들 모두 "0"을 저장한다. 상태 C에서는, 하위 페이지는 "1"을 저장하고, 상위 페이지는 "0"을 저장한다. 비록 특정 비트 패턴들이 상태들 각각에 할당되었지만, 다른 방식의 비트 패턴들이 할당될 수도 있다. 제 1 프로그래밍 패스에서, 메모리 소자의 문턱 전압 레벨은 하위 논리 페이지로 프로그램될 비트에 따라 정해진다. 그 비트가 논리값 "1"이라면, 문턱 전압은 그것이 미리 소거된 것의 결과로서의 적절한 상태에 있기 때문에 변하지 않을 것이다. 그러나, 프로그램될 비트가 논리값 "0"이라면, 소자의 문턱 전압은 화살표(430)에 도시된 것처럼 상태 A가 되도록 증가한다. 이로써 제 1 프로그래밍 패스가 종결된다.
제 2 프로그래밍 패스에서는, 소자의 문턱 전압 레벨은 상위 논리 페이지로 프로그램될 비트에 따라 정해진다. 상위 논리 페이지 비트가 논리값 "1"을 저장할 것이라면, 소자는 하위 페이지 비트의 프로그래밍에 따라 상태 E 또는 상태 A에 있을 것이기 때문에 어떠한 프로그래밍도 발생하지 않는데, 상기 상태 E 및 A는 "1"의 값을 갖는 상위 페이지 비트를 수반한다(carry). 상위 페이지 비트가 논리값 "0"이 되는 경우에는, 문턱 전압은 시프트된다. 제 1 패스의 결과 소자가 소거 상태 E로 남아있는 경우에는, 제 2 단계에서는 소자는 프로그램되어 화살표(434)에 도시된 바와 같이 문턱 전압이 증가하여 상태 C 내부에 존재하게 한다. 제 1 프로그래밍 패스 결과 소자가 상태 A로 프로그램된 경우에는, 제 2 패스에서 화살표(432)에 도시된 바와 같이 소자가 추가로 프로그램되어 문턱 전압이 증가하여 상태 B 내부에 있게 한다. 제 2 패스의 결과는, 하위 페이지에 대한 데이터를 변경하지 않고 상위 페이지에 대한 논리값 "0"을 저장하도록 설계된 상태로 소자를 프로그램할 것이다.
일 실시예에서, 시스템은 충분한 데이터가 전체 페이지를 채우도록 기록되는 경우에 풀 시퀀스를 기록하는 것을 수행하도록 설정될 수 있다. 전체 페이지를 채울 정도로 충분한 데이터가 기록되지 아니한 경우에는, 프로그래밍 프로세스는 수신된 데이터로 하위 페이지를 프로그램할 수 있다. 후속되는 데이터가 수신된 때에는, 시스템은 상위 페이지를 프로그램할 것이다. 다른 실시예에서, 시스템은 하위 페이지를 프로그램하는 모드에서 기록을 시작할 수 있으며 전체(또는 대다수의) 워드 라인의 메모리 소자들을 채우도록 충분한 데이터가 후속적으로 수신된 경우에는 풀 시퀀스 프로그래밍 모드로 변환할 수 있다. 그러한 실시예에 대한 상세한 설명은 2004. 12. 14일에 출원된 미국 특허 출원 No. 11/013,125에 개시되어 있는바, 발명의 명칭은 "Pipelined Programming of Non-Volatile Memories Using Early Data"이고, 발명자는 Sergy Anatolievich Gorobets와 Yan Li이며, 이 발명은 그 전체가 본 명세서에 참조로서 통합되어 있다.
도 9A-9c는 특정 메모리 소자에서, 앞선 페이지들에 대한 인접한 메모리 소자들에 기록(writing)한 후에, 특정 페이지에 대한 그 특정 메모리 소자에 기록하는 과정에 의해, 메모리 플로팅 게이트 간 커플링을 감소시키는 비-휘발성 메모리를 프로그래밍하는 또 다른 프로세스를 도시하고 있다. 일 구현 예에 있어서, 비-휘발성 메모리 소자들 각각은 4 개의 데이터 상태들을 이용하여 2 비트의 데이터를 저장한다. 예를 들어, 상태 E가 소거된 상태이고 상태 A, B, C가 프로그램된 상태로 가정한다. 상태 E는 데이터 11을 저장하고, 상태 A는 데이터 01을 저장하며, 상태 B는 데이터 10을 저장하고 상태 C는 데이터 00을 저장한다. 이는 인접한 상태들 A, B 사이에서 2 개의 비트가 모두 바뀌는 넌-그레이 코딩의 한 예이다. 데이터를 물리적 데이터 상태들에 인코딩하는 다른 방식도 또한 사용될 수 있다. 각 메모리 소자는 데이터의 2 페이지들로부터 비트들을 저장한다. 이 데이터의 페이지들에 대한 참조 목적은 상위 페이지 및 하위 페이지로 일컬어질 수 있는데, 다른 라벨들을 부여받을 수도 있다. 상태 A에서는, 상위 페이지는 비트 0을 저장하고, 하위 페이지는 비트 1을 저장한다. 상태 B에서는, 상위 페이지는 비트 1을 저장하고, 하위 페이지는 비트 0을 저장한다. 상태 C에서는, 상위 페이지 및 하위 페이지 모두 비트 0을 저장한다. 프로그래밍 프로세스는 2 개의 단계들을 갖는다. 제 1 단계에서 는, 하위 페이지가 프로그램된다. 하위 페이지가 데이터 1로 남아있는 경우에는, 메모리 소자 상태는 상태 E에 머문다. 데이터가 0으로 프로그램될 경우에는, 메모리 소자의 문턱 전압 VTH가 증가하여 메모리 소자는 상태 B'로 프로그램된다. 도 9A는 상태 E로부터 상태 B'로 메모리 소자들이 프로그램되는 과정을 보여주는데, 상태 B'은 임시 상태 B를 나타낸다. 그러므로, 검증 지점은 도 9C에 도시된, Vvb보다 낮은 Vvb'로 도시되어 있다.
일 고안에서, 메모리 소자가 상태 E로부터 상태 B'로 프로그램된 후에, 인접한 워드 라인상의 그 메모리 소자에 이웃하는 메모리 소자는 그것의 하위 페이지에 대해 프로그램된다. 이웃 메모리 소자가 프로그램된 후에, 플로팅 게이트 간 커플링 효과는 상태 B' 내에서 고려되는 사항 하에서 메모리 소자의 겉보기 문턱 전압 크기를 증가시킨다. 상태 B'의 문턱 전압 분포를 도 9B의 문턱 전압 분포(450)로 도시된 분포로 넓히는 효과를 일으킨다. 이 문턱 전압 분포의 겉보기 넓힘은 상위 페이지가 프로그램되는 때에 수정된다.
도 9C는 상위 페이지를 프로그래밍하는 프로세스를 도시하고 있다. 메모리 소자가 소거된 상태 E에 있고 상위 페이지가 1로 남아있는 경우에, 메모리 소자는 상태 E에 머무를 것이다. 메모리 소자가 상태 E에 있고 그것의 상위 페이지가 0으로 프로그램되는 경우에는, 메모리 소자의 문턱 전압이 증가하여 그 메모리 소자는 상태 A에 있게 된다. 메모리 소자가 중간 문턱 전압 분포(450)를 갖는 상태 B'에 있고 그것의 상위 페이지가 데이터 0으로 되는 경우에는, 메모리 소자의 문턱 전압이 증가하여 그 메모리 소자는 상태 C에 있게 된다. 도 9A-9C에 도시된 프로세스는 이웃하는 메모리 소자들의 상위 페이지 프로그래밍만이 주어진 메모리 소자의 겉보기 문턱 전압 크기에 영향을 미치기 때문에 플로팅 게이트 간 커플링의 영향을 감소시킨다. 대안의 상태 코딩의 한 예는 상위 페이지 데이터가 1인 때에 분포(450)로부터 상태 C로 이동하고, 상위 페이지 데이터가 0인 때에 상태 B로 이동하는 것이다. 비록 도 9A-9C가 4가지 데이터 상태들과 2 개의 데이터 페이지들에 대한 예를 제공하고 있지만, 데이터 상태의 개수는 4보다 크거나 작고, 데이터 페이지의 개수가 2보다 크거나 작은 구현예에도 이 개념이 적용될 수 있다. 다양한 프로그래밍 설계와 플로팅 게이트 간 커플링에 대한 세부사항은 2005. 4. 5일에 출원된 미국 특허 출원 NO. 11/099,133, "Compensating For Coupling During Read Operations Of Non-Volatile Memory,"에서 찾아볼 수 있다.
프로그램 디스터브를 감소시키기 위한 패스 전압 조정( Adjusting Pass Voltages to Reduce Program Disturb )
NAND 플래시 메모리 장치들과 같은 메모리 장치들에서는, 다양한 프로그래밍 방법들이 사용될 수 있다. 예를 들어, 자기 부스팅(SB)이 2진 장치들에 사용될 수 있는데 이는 자기 부스팅이 NAND 스트링 내의 워드 라인들이 무작위 순서로 프로그램되는 것을 가능하게 하기 때문이다. 그러나, 멀티-레벨 셀(MLC) 장치들에서는, 무작위 순서 프로그래밍은 일반적으로 사용되지 않는다. 이러한 경우에, LSB와 EASB 또는 이들 방법의 변형 방안들이 사용될 수 있다. LSB와 EASB에 기반한 방법들의 이점은 채널 부스팅이 모다 효과적이라는 점이고, 이로써 프로그램 디스터브가 감소할 수 있다. 그러나, 메모리 셀 크기가 감소함에 따라, 메모리 셀들의 채널 길이가 너무 짧아 선택된 워드 라인의 개별적으로 부스팅된 드레인 측(drain sied) 채널 영역과 소스 측 채널영역을 충분히 격리시키지 못하기 때문에, EASB의 효율성이 떨어지게 된다. 그 결과로, 부스팅된 채널 전압이 낮아지게 되었고 프로그램 디스터브는 더욱 악화되었다. EASB와 관련된 또 다른 문제점은 밴드 간 터널링 또는 GIDL 관련 절연파괴가 접지된 워드 라인의 드레인 근처에서 발생할 수 있다는 점이다. 이러한 절연파괴로 인하여, 부스팅된 채널이 방전될 수 있고, 프로그램 디스터브를 유발하거나, 터널 산화물 또는 메모리 셀들의 플로팅 게이트들 내로 주입되는 핫 캐리어들이 발생될 수 있다. 이러한 문제는 도 10을 참조로 하여 예시되어 있다.
도 10은 EASB 부스팅 모드가 사용되는 때의 불평형 부스팅된(unbalanced boosted) 채널 영역들을 갖는 NAND 스트링을 도시하고 있다. 일반적으로 (1000)으로 도시된 NAND 스트링은, 소스 측 선택 게이트(1010), 드레인 측 선택 게이트(1055),그리고 p-웰 영역(1005) 내에서 소스 측 선택 게이트(1010) 및 드레인 측 선택 게이트(1055) 사이에 배열된 각 메모리 소자들(1015, 1020, 1025, 1030, 1035, 1040, 1045, 1050)을 포함한다. 그래서, 이 예에서는, 8 개의 메모리 소자들이 존재하는데, 다른 구성들도 사용될 수 있다. 언급된 대로, 일 가능한 방식에서는, 프로그래밍은 소스 측 메모리 소자, 예컨대 소자(1015)에서 시작될 수 있고, 한번에 한 소자씩 진행하여 드레인 측 소자(1050)로 진행할 수 있다. 이 예에서 현재 프로그램되고 있는 선택된 소자인 메모리 소자(1040)는, 프로그래밍 전압 Vpgm을 소자의 각 워드 라인을 통해 수신한다. 전형적으로 5-10V의 범위에 있는 패스 전압 Vpass는, 남아있는 메모리 소자들의 각 워드 라인들을 통해 그 메모리 소자들에 인가되는데, 이때 0V 또는 0V에 가까운 다른 전압-전형적으로 0-1V의 범위이다-을 수신하는 소자(1035)는 제외된다. 일 가능한 방식에서, 메모리 소자(1040)가 프로그램되는 중일 때에는, 메모리 소자들(1015, 1020, 1025, 1030, 1035)은 이미 프로그램되었고, 메모리 소자들(1045, 1050)은 아직 프로그램되지 않았거나 적어도 그들의 최종 프로그램된 상태에는 도달하지 못한 상태이다. 즉, 메모리 소자들(1045, 1050)은 프로그램되지 않았고/않았거나 일부만 프로그램되었다. 몇몇 경우에, 도 9에 도시된 프로그래밍 방식처럼, 메모리 소자(1045)는 중간 프로그램된 상태 B'에 있을 수 있다. 또한, 소자(1135) 또한 도 9의 프로그래밍 방식의 경우 중간 프로그램된 상태에 있을 수 있다. 다른 가능한 프로그래밍 방식에서는, 메모리 소자(1040)가 프로그래밍되는 때에, 선택된 메모리 소자(1040) 다음의 메모리 소자(1035)는 일부만 프로그램된 상태이다.
또한, 소자들이 프로그래밍되는 동안에, NAND 스트링(1000)에 관련된 비트 라인 접촉이 접지될 수 있거나, 양호 모드 프로그래밍을 위한 부분적인 금지 전압(전형적으로 0.2-1V의 범위임)에 결합될 수 있다. NAND 스트링(1000) 내의 선택된 워드 라인상의 소자(1040)가 목표 상태로 프로그램된 이후에, 금지 전압 Vdd는 비트 라인 접촉에 인가될 수 있는데, 이는 소자(1040)가 동일한 선택된 워드 라인에 연결된 다른 NAND 스트링들에 위치하는 다른 소자들이 목표 상태로 프로그램되는 때까지 추가로 프로그램되는 것을 금지하기 위함이다.
패스 전압들의 어플리케이션으로 인해, 로우 채널 부스팅 영역이 앞서 프로그램된 메모리 소자들 하에서, 예컨대 NAND 스트링(1000)의 선택된 워드 라인의 소스 측에서 형성된다. 하이 채널 부스팅 영역은 선택된 소자 하에서 그리고 프로그램되지 않은 및/또는 부분적으로 프로그램된 메모리 소자들 하에서 형성되는데, 예컨대 NAND 스트링(1000)의 선택된 워드 라인의 드레인 측에서 형성된다. 이 부스팅된 영역들은 도 10에 예시되어 있다. 일반적으로, 특정 상태로 프로그램된 메모리 소자들은 그 메모리 소자들 하에서 관련된 채널 영역의 부스팅이 덜 효율적으로 되는 것을 야기한다. 또한, 추가적인 소자들이 프로그램됨에 따라, 제대로 부스팅되지 않은 영역은 그 크기가 증가할 것이고 프로그램되지 않은 소자 및/또는 일부만 프로그램된 소자의 하이 부스팅 채널 영역의 크기는 감소할 것이다. 이 부스팅된 채널 전위들의 차이로 인하여, 전하는 하이 부스팅 채널 영역으로부터 로우 부스팅 채널 영역으로 누설되어, 하이 부스팅 영역의 전위가 감소하게 한다. 결과적으로, 선택된 워드 라인에 위치한 비선택 메모리 소자들에 대한 프로그램 디브터브가 증가할 것이다. 이 하이 부스팅 영역으로부터 로우 부스팅 영역으로의 전하 누설은 이미 프로그램된 영역의 부스팅된 채널 전위를 증가시킴에 의해 방지될 수 있다. 일 방식에서, 이는 도 11과의 관계에서 예시된 바와 같이, 이미 프로그램된 메모리 소자들에 관련된 워드 라인들의 높은 Vpass 값을 사용함으로써 달성될 수 있다.
도 11은 평형 부스팅된 채널영역들을 갖는 NAND 스트링을 도시하고 있다. 1100으로 표시된 NAND 스트링은, 소스 측 선택 게이트(1110), 드레인 측 선택 게이트(1155)와, p-웰 영역(1105) 내에 있으며 소스 측 선택 게이트(1110) 및 드레인 측 선택 게이트(1155) 사이에 배열된 각 메모리 소자들(1115, 1120, 1125, 1130, 1135, 1140, 1145, 1150)을 포함한다. 일 가능한 방식에서, 프로그래밍은 소스 측 메모리 소자, 예컨대 소자(1115)에서 시작하고, 한번에 한 소자씩 진행하여 드레인 측 소자(1150)로 진행한다. 이 예에서, 프로그램되는 중인 선택된 소자인 메모리 소자(1140)는, 그것의 개별적 워드 라인을 통해 Vpgm을 수신한다. 또한, 이러한 경우에, Vpass1>Vpass2이다. 특히, 높은 패스 전압 Vpass1은, 앞서 프로그램된 메모리 소자, 예컨대 소자들(1115, 1120, 1125, 1130)에 그 소자들의 개별적 워드 라인을 통해 인가되는데, 0V를 수신하는 소스 측 소자(1135)는 제외된다. 낮은 패스 전압 Vpass2는 프로그램되지 않은 소자 또는 최종 프로그램된 상태에는 도달하지 못한 소자들에 인가되는데, 예컨대 소자들(1145, 1150)과 같은 선택된 소자의 드레인 측에서 소자들의 각 워드 라인을 통해 인가된다. 그래서, 이러한 예와 하기의 예들에서, Vpass1, Vpass2는 NAND 스트링 내의 메모리 소자들의 각 서브세트에 인가되는데, 각 서브세트는 현재 프로그램되는 중인 메모리 소자의 반대편 측의 하나 이상의 메모리 소자들을 포함하는데, 그 반대편 측의 모든 메모리를 포함할 필요는 없다. 이전에 언급된 대로, 선택된 소자 다음의 소자는, 이 예에서는 소자(1145)는, 도 9의 프로그래밍 방식이 사용되는 경우에는 중간 프로그램된 상태 B'에 있을 수 있다. 또한, 소자(1135)는 도 9의 프로그래밍 방식의 경우에 중간 프로그램된 상태에 있을 수 있다.
실제로, 대략 0-1V가 소스 측 소자(1135)에 인가될 수 있다. 누설이 드레인 측과 소스 측에서의 더욱 동일한 부스팅에 의해 감소하기 때문에, 부스팅된 전위는 설사 선택된 워드 라인 다음의 고-바이어스된 워드 라인에 의한 누설의 증가가 있더라도 여전히 충분히 높은 상태에 있을 것이다. 선택된 워드 라인 다음의 워드 라인의 0V보다 높은 바이어스는 그 워드 라인에서 일어날 수 있는 밴드 간 터널링의 가능성을 낮출 것이다.
그래서, 이미 프로그램된 메모리 소자들에 상응하는 채널 영역에서의 부스팅이 개선된다. 특히, 하이 채널 부스팅된 영역들이 앞서 프로그램된 메모리 소자 하에서 형성될 뿐만 아니라, 선택된 소자 하에서, 그리고 프로그램되지 않은 및/또는 부분적으로 프로그램된 메모리 소자 하에서 형성된다. 앞서 프로그램된 메모리 소자들에 관련된 채널 영역의 Vpass의 증가는 프로그램된 상태에 있는 소자들로 인한 낮은 부스팅의 영향을 보상한다. 정확한 보상은 프로그램된 소자들이 어느 상태에 있는지에 대한 정보를 요구한다. 그러나, 프로그램된 소자들의 개수와 그 소자들이 프로그램되는 상태들은 각 NAND 스트링마다 다를 것이다. 앞서 프로그램된 소자들에 관련된 워드 라인상의 고 Vpass와 함께인 대략 2-3V 범위의 보상은, 무작위 데이터가 앞서 프로그램된 소자들에 기록되는 때에 평균적인 경우에 대해 최적으로 보상할 것으로 기대된다. 즉, Vpass1은 대략 2-3V 정도 Vpass2를 초과한다. 이 차이는 테스트에 의해 특정 메모리 장치들에 대해 최적화될 수 있다.
상기 논의된 방법의 어플리케이션은 EASB에 한정되는 것이 아니고, 종래의 SB 방식 및 LSB에도 적용될 수 있는 것이며, 이 방법들의 변형 방안들에도 적용될 수 있는 것이다. 일반적으로, 보상은 선택된 메모리 소자의 소스 측 채널의 감소한 부스팅에 제공되는데, 선택된 메모리 소자의 소스 측 채널의 부스팅 감소는 프로그램된 상태에 있는 메모리 소자들의 일부 또는 전부에 의해 유발된 것으로서, 이는 이미 프로그램된 메모리 소자들에 관련된 워드 라인들의 Vpass를 증가시켜 부스팅된 2 개의 영역들 사이의 전하 누설이 감소하거나 제거되게 함에 의한 것이다. 그 결과, 선택된 워드 라인 하에서의 부스팅된 채널 전위와, 프로그램되지 않은 메모리 소자 및/또는 부분적으로 프로그램된 메모리 소자에 관련된 워드 라인들은 보다 높아지게 되고 프로그램되고 있는 워드 라인에도 거의 의존하지 않는다. 그러므로, 프로그램 디스터브가 감소할 것이고 낮은 워드 라인 종속성을 보여줄 것이다. 또한, 향상된 부스팅으로 인하여, Vpass2는 종래에 사용되는 것보다 낮은 전압일 수 있다. 예를 들어, 일 가능한 방식에서, Vpass1이 대략 10-11V이고 Vpass2는 대략 8V일 수 있으며 Vpgm이 진폭이 증가하는 연속적인 펄스들에서 예컨대 16-24V의 범위에 있을 수 있다. 특정 메모리 장치들의 Vpass1, Vpass2의 최적 레벨들은 테스트에 의해 결정될 수 있다. 접지된 워드 라인 하에서의 측면 전계(lateral electric field)가 이 부스팅 기술에 의해 감소할 것이기 때문에, 밴드 간 터널링이 감소할 것으로 또한 예측된다. 밴드 간 터널링의 추가적 감소는 도 12와 함께 설명된 바와 같은 부스팅 방식에 의해 달성될 수 있다.
도 12는 부스팅된 채널 영역들 사이의 격리 영역을 갖춘 NAND 스트링을 도시하고 있다. (1200)으로 도시된 이 NAND 스트링은, 소스 측 선택 게이트(1210), 드레인 측 선택 게이트(1255), p-웰 영역(1205) 내에 있으며 소스 측 선택 게이트(1210) 및 드레인 측 선택 게이트(1255) 사이에 배열된 각 메모리 소자들(1215, 1220, 1225, 1230, 1235, 1240, 1245, 1250)을 포함한다. 이 예에서, 프로그램되는 중인 선택된 소자인 메모리 소자(1240)는, 그것의 개별적 워드 라인을 통해 Vpgm을 수신한다. 더 높은 패스 전압 Vpass1이, 앞서 프로그램된 메모리 소자들 중 하나 이상에 인가되는데, 예를 들어, 소자들(1215 및 1220)에 그 소자들의 개별적 워드 라인을 통해 인가되며, 한편 더 낮은 패스 전압 Vpass2가, 프로그램되지 않은 및/또는 부분적으로 프로그램된 소자들에 인가되는데, 예를 들어, 소자들(1245 및 1250)에 그 소자들의 개별적 워드 라인을 통해 인가된다. 또한, 감소한 패스 전압들 Vpass3, Vpass4, Vpass5는 각각 앞서 프로그램된 소자들(1235, 1230, 1225)에 인가되는데, 이들은 선택된 소자(1240)와 소자들(1215, 1220) 사이에 있는데, 소자들(1215, 1220)은 패스 전압 Vpass1을 수신한다. Vpass3, Vpass4, Vpass5는 Vpass1보다 작다.
일 방식에서, Vpass4는 Vpass3, Vpass5보다 작다. Vpass3, Vpass5는 대략 서로 동일할 것이다. 대안으로, Vpass3, Vpass5는 서로 다를 수 있다. 예를 들어, Vpass3, Vpass5는 대략 2-4V이며 Vpass4는 대략 0-1V일 수 있다. 앞서처럼, Vpass1이 대략 10-11V이고 Vpass2는 대략 8V일 수 있으며 Vpgm이 연속적인 펄스들에서 예컨대 16-24V의 범위에 있을 수 있다. 최적 전압들은 테스트에 의해 특정 메모리 장치들에 대해 결정될 수 있다. 이 방식에서, 인가된 전압들은 필수적으로 트로프(trough) 영역 또는 격리 영역을 형성하는데, 이 격리 영역 가운데에는 인가된 가장 낮은 패스 전압을 갖는 메모리 소자(예컨대 소자(1230))가 있으며, 이곳에서는 패스 전압들이 격리 영역의 각 층에서 대칭적으로 또는 비대칭적으로 증가한다. 격리 영역은 짝수개 또는 홀수개의 메모리 소자들을 포함할 수 있다. 이 격리 영역은 2개의 고-부스팅된 채널 영역들을 격리시키고, 가장 낮은 바이어스 전압을 갖는 워드 라인(예컨대 소자(1230)에 관련된 워드 라인)의 드레인 영역과 소스 영역의 전압을 감소시키는 역할을 하는데, 이는 그 워드 라인 하에서의 밴드 간 터널링을 방지하거나 감소시키기 위함이다. 대안적인 격리 영역에 관한 추가적인 실시예는 도 13에 제공되어 있다.
도 13은 부스팅된 채널 영역들 사이의 대안적 격리 영역을 갖춘 NAND 스트링을 도시하고 있다. (1300)으로 도시된 이 NAND 스트링은, 소스 측 선택 게이트(1310), 드레인 측 선택 게이트(1355), p-웰 영역(1305) 내에 있으며 소스 측 선택 게이트(1310) 및 드레인 측 선택 게이트(1355) 사이에 배열된 각 메모리 소자들(1315, 1320, 1325, 1330, 1335, 1340, 1345, 1350)을 포함한다. 이 예에서, 프로그램되는 중인 선택된 소자인 메모리 소자(1340)는, 그것의 개별적 워드 라인을 통해 Vpgm을 수신한다. 더 높은 패스 전압 Vpass1은, 앞서 프로그램된 메모리 소자들 중 하나 이상에 인가되는데, 예컨대 소자(1315)에 그 소자의 개별적 워드 라인을 통해 인가된다. 낮은 패스 전압 Vpass2는, 하나 이상의 프로그램되지 않은 및/또는 부분적으로 프로그램된 소자들에 인가되는데, 예컨대 소자(1350)에 그 소자의 개별적 워드 라인을 통해 인가된다. 또한, 감소한 패스 전압들 Vpass3, Vpass4, Vpass5, Vpass6, Vpass7은 각각 앞서 프로그램된 소자들(1340, 1335, 1330, 1325, 1320))에 인가되는데, 이들은 선택된 소자(1345)와 소자(1315) 사이에 있으며, 소자(1315)는 패스 전압 Vpass1을 수신한다.
일 방식에서, Vpass5는 Vpass3, Vpass4, Vpass6, Vpass7보다 작다. 또한, Vpass4, Vpass6는 Vpass3, Vpass7보다 작을 수 있다. Vpass3, Vpass4, Vpass5, Vpass6, Vpass7은 Vpass1보다 작다. Vpass4, Vpass6는 서로 같을 수 있고, 서로 다를 수도 있다. 비슷한 방식으로, Vpass3, Vpass7도 대략 서로 같을 수 있거나 다를 수도 있다. 예를 들어, Vpass3, Vpass7는 대략 6-8V이며 Vpass4, Vpass6는 대략 2-4V일 수 있고 Vpass5는 대략 0-1V일 수 있다. 앞서처럼, Vpass1이 대략 10-11V이고 Vpass2는 대략 8V일 수 있으며 Vpgm이 연속적인 펄스들에서 예컨대 16-24V의 범위에 있을 수 있다. 최적 전압들은 테스트에 의해 특정 메모리 장치들에 대해 결정될 수 있다. 이 방식에서, 인가된 전압들은 필수적으로 확장된 트로프(trough) 영역 또는 확장된 격리 영역을 형성하는데, 이 확장된 격리 영역 가운데에는 인가된 가장 낮은 패스 전압을 갖는 메모리 소자(예컨대 소자(1330))가 있으며, 이곳에서는 패스 전압들이 격리 영역의 각 층에서 대칭적으로 또는 비대칭적으로 증가한다. 또한, 격리 영역은 짝수개 또는 홀수개의 메모리 소자들을 포함할 수 있다. 이 격리 영역은 2개의 고-부스팅된 채널 영역들을 격리시키고, 가장 낮은 바이어스 전압을 갖는 워드 라인(예컨대 소자(1330)에 관련된 워드 라인)의 드레인 영역과 소스 영역의 전압을 감소시키는 역할을 하는 데, 이는 그 워드 라인 하에서의 밴드 간 터널링을 방지하거나 감소시키기 위함이다. 격리 영역 길이를 확장시킴에 의해, 2 개의 고-부스팅된 채널 영역들은 더욱 격리되어 2 개의 부스팅된 영역들 사이의 누설을 감소시키거나 방지하고 그 워드 라인 하에서의 밴드 간 터널링을 감소시키거나 방지한다.
상기 논의된 프로그램 디스터브 감소 기술들은 다중-레벨 셀(MLC)과 단일-레벨 셀(SLC) 또는 2진 프로그래밍에 적합하다. MLC 메모리들에서의 향상된 이점이 기대된다. SLC 메모리들에서는, 무작위 순서 프로그래밍에 비해 향상된 이점이 NAND 스트링의 소스 측으로부터 드레인 측으로 미리 결정된 워드 라인 순서로 프로그래밍하는 때에 구현될 것이다. 또한, 이 기술들은 SB 방식을 포함하는 모든 부스팅 기술들을 원리로 하여 사용될 수 있다. 그러나, 가장 큰 이점은 EASB와 EASB의 변형물들과 같은 MLC 부스팅 모드에서 기대된다.
도 14는 비-휘발성 메모리를 프로그래밍하는 방법에 대한 일 실시예를 설명하는 순서도이다. 소거 프로세스는 전형적으로 동시에 다수의 워드 라인들에서 수행되는데, 프로그래밍은 워드 라인마다 수행된다. 메모리 셀들은 예를 들어 블럭들 또는 다른 단위들로 소거될 수 있다. 단계(1450)에서, "데이터 로드" 명령이 제어기(318)에 의해 나타나고 이는 명령 회로(314)에 입력으로 들어가는데, 데이터가 데이터 입력/출력 버퍼(312)에 입력으로 들어가게 한다(도 5를 또한 참조). 입력 데이터는 명령으로 인식되고 명령 회로(314)에 입력으로 들어가는 명령 래치 신호를 통해 상태 머신(316)에 의해 래치된다. 단계(1452)에서는, 페이지 어드레스를 가리키는 어드레스 데이터가 제어기 또는 호스트로부터 로우 제어기 또는 디코더(306)에 입력으로 들어간다. 입력 데이터는 페이지 어드레스로서 인식되고 상태 머신(316)을 통해 래치되는데, 이는 명령 회로(314)에 입력으로 들어가는 어드레스 래치 신호에 의해 영향받는다. 단계(1454)에서는, 어드레스된 페이지에 대한 프로그램 데이터의 페이지가 프로그래밍을 위해 데이터 입/출력 버퍼(312)에 입력으로 들어간다. 예를 들어, 일 실시예에서, 532 바이트의 데이터가 입력될 수 있다. 이 데이터는 선택된 비트 라인들의 적절한 레지스터에서 래치된다. 일부 실시예들에서, 데이터는 또한 선택된 워드 라인들의 2 번째 레지스터에서 래치되어 검증 동작들에 사용된다. 단계(1456)에서는, "프로그램" 명령이 제어기에 의해 나타나고 데이터 입/출력 버퍼(312)에 입력으로 들어간다. 이 명령은 명령 회로(314)에 입력으로 들어가는 명령 래치 신호를 통해 상태 머신(316)에 의해 래치된다.
"프로그램" 명령에 의해 유발되어, 단계(1454)에서 래치된 데이터는, 적절한 워드 라인에 인가된 단계 펄스들을 사용하여 상태 머신(316)에 의해 제어되는 선택된 메모리 셀들에 프로그램될 것이다. 단계(1458)에서는, 선택된 워드 라인에 인가된 프로그래밍 펄스 전압 레벨 Vpgm은, 시작 펄스(예컨대 12V)로 초기화되고, 상태 머신(316)에 의해 관리되는 프로그램 카운터(PC)는 0으로 초기화된다. 초기 프로그램 펄스의 진폭은 예컨대 적절하게 전하 펌프를 프로그래밍함에 의해 설정될 수 있다. 단계(1460)에서는, 제 1 Vpgm가 선택된 워드 라인에 인가된다. 만약 대응되는 메모리 셀이 프로그램되어야함을 나타내는 논리값 "0"이, 특정 데이터 래치에 저장된다면, 대응하는 비트 라인은 접지된다. 반면에, 만약 대응되는 메모리 셀이 자신의 현재 데이터 상태에 남아있어야 함을 나타내는 논리값 "0"이, 특정 래치에 저장된다면, 대응하는 비트 라인은 프로그램이 금지되도록 VDD에 연결된다.
단계(1462)에서는, 선택된 메모리 셀들의 상태들이 검증된다. 선택된 셀의 목표 문턱 전압이 적절한 레벨에 도달하였음이 탐지된 경우에는, 대응되는 데이터 래치에 저장된 데이터가 논리값 "1"로 변경된다. 선택된 셀의 목표 문턱 전압이 적절한 레벨에 도달하지 못하였음이 탐지된 경우에는, 대응되는 데이터 래치에 저장된 데이터는 변경되지 않는다. 이러한 방식에서, 대응되는 데이터 래치에 저장된 논리값 "1"을 갖는 비트 라인은 프로그램될 필요는 없다. 모든 데이터 래치들이 논리값 "1"을 저장하고 있는 때에는, 상태 머신은 모든 선택된 셀들이 프로그램되었음을 인지한다. 단계(1464)에서는, 모든 데이터 래치들이 논리값 "1"을 저장하고 있는지 여부가 검사된다. 만일 그러하다면, 프로그래밍 프로세스는 성공적으로 완료되는데 이는 모든 선택된 메모리 셀들이 프로그램되고 그들의 목표 상태들로 검증되었기 때문이다. 상태 "성공(PASS)"은 단계(1466)에서 보고된다.
선택적으로, 단계(1464)에서 일부 메모리 소자들이 그들의 목표 상태에 아직 도달하지 못한 경우에도 성공(pass)이 선언될 수 있다. 그래서, 특정 개수의 셀들이 목표 상태에 도달할 수 없는 경우에도, 최대 개수의 루프들이 도달하기 전에도 프로그래밍이 중단될 수 있다.
단계(1464)에서, 모든 데이터 래치가 논리값 "1"을 저장하고 있지 않음이 판명된 경우에는, 프로그래밍 프로세스는 계속된다. 단계(1468)에서는, 프로그램 카운터(PC)가 프로그램 한계 값 근처인지 검사된다. 프로그램 한계 값의 한 예는 20인데, 다른 값들도 다양한 구현방안들에서 사용될 수 있다. 프로그램 카운터(PC)가 20보다 작지 아니한 경우에는, 단계(1469)에서 성공적으로 프로그램되지 못한 비트들의 개수가 미리 설정된 숫자 이하인지 여부가 결정된다. 만약 성공적으로 프로그램되지 못한 비트들의 개수가 미리 설정된 숫자 이하인 경우라면, 프로그래밍 프로세스는 성공한 것으로 플래그되고(flagged) 성공 상태가 단계(1471)에서 보고된다. 성공적으로 프로그램되지 못한 비트들은 판독 동작 동안 에러 정정(error correction)을 사용함에 의해 정정될 수 있다. 그러나, 만약 성공적으로 프로그램되지 못한 비트들의 개수가 미리 설정된 숫자보다 크다면, 프로그래밍 프로세스는 실패한 것으로(failed) 플래그되고 실패 상태가 단계(1470)에서 보고된다. 프로그램 카운터(PC)가 20보다 작은 경우에는, Vpgm 레벨은 스텝 사이즈만큼 증가하고 프로그램 카운터(PC)는 증가한다(단계(1472)). 단계(1472) 이후에는, 프로세스는 다음 Vpgm 펄스를 인가하도록 단계(1460)로 되돌아간다.
순서도는 2진 저장 소자에 적용될 수 있는 단일-패스 프로그래밍 방법을 도시한다. 다중-레벨 저장 소자에 적용될 수 있는 투-패스 프로그래밍 방법에서는, 예를 들어, 다수의 프로그래밍 단계 또는 다수의 검증 단계들이 순서도의 단일 반복에서 사용될 수 있다. 단계들(1458-1472)은 프로그래밍 동작의 각 패스에서 수행될 수 있다. 제 1 패스에서는, 하나 이상의 프로그램 펄스들이 인가될 수 있고 그 결과가 검증되어 셀이 적절한 중간 상태에 있는지 여부가 결정된다. 제 2 패스에서는, 하나 이상의 프로그램 펄스들이 인가될 수 있고 그 결과가 검증되어 셀이 적절 한 최종 상태에 있는지 여부가 결정된다. 성공적인 프로그래밍 프로세스의 종료시에는, 메모리 셀들의 문턱 전압들은 프로그램된 메모리 셀들의 하나 이상의 문턱 전압 분포 내에, 또는 소거된 메모리 셀들의 문턱 전압 분포 내에 있을 수 있다.
상기의 상세한 설명은 예시 및 설명의 목적으로 제시된 것이다. 이는 본 발명의 범위를 명확하게 하거나 개시된 명확한 사항으로 한정하려는 것이 아니다. 상기 설명된 내용의 견지에서 많은 수정안과 변형이 가능할 것이다. 설명된 실시예들은 본 발명의 원리들과 발명의 실제 응용을 가장 잘 설명할 수 있게 하기 위해 선택된 것이고, 당업자는 다양한 실시예를 통해 본 발명을 가장 잘 이용할 수 있으며 특정 용도에 적합하게끔 다양한 수정안들로도 이용할 수 있다. 본 발명의 범위는 첨부된 특허청구범위에 의해 정의된다.

Claims (30)

  1. 비-휘발성 저장 소자를 프로그래밍하는 방법으로서,
    선택된 워드 라인에 프로그래밍 전압을 인가함에 의해 비-휘발성 저장 소자들의 세트 내의 선택된 비-휘발성 저장 소자를 프로그래밍하는 단계와; 그리고
    상기 프로그래밍 동안에, 상기 세트 내의 앞서 프로그램된 비-휘발성 저장 소자들과 관련된 제 1 채널 영역의 전위를 부스팅하기 위해 상기 세트 내의 상기 앞서 프로그램된 비-휘발성 저장 소자들과 관련된 적어도 제 1 워드 라인에 제 1 전압을 인가하고, 그리고 상기 세트 내의 프로그램되지 않은 또는 부분적으로 프로그램된 비-휘발성 저장 소자들과 관련된 제 2 채널 영역의 전위를 부스팅하기 위해 상기 세트 내의 상기 프로그램되지 않은 또는 부분적으로 프로그램된 비-휘발성 저장 소자들과 관련된 적어도 제 2 워드 라인에 제 2 전압을 인가하는 단계를 포함하여 구성되며,
    여기서, 상기 제 1 전압은 상기 제 2 전압보다 큰 것을 특징으로 하는 비-휘발성 저장 소자 프로그래밍 방법.
  2. 제1항에 있어서,
    상기 제 1 전압은 상기 제 2 채널 영역으로부터 상기 제 1 채널 영역으로의 전하의 누설을 감소시키기에 충분한 양만큼 상기 제 2 전압보다 큰 것을 특징으로 하는 비-휘발성 저장 소자 프로그래밍 방법.
  3. 제1항에 있어서,
    상기 제 1 전압은 상기 제 2 전압보다 2V 내지 3V만큼 큰 것을 특징으로 하는 비-휘발성 저장 소자 프로그래밍 방법.
  4. 제1항에 있어서,
    상기 제 1 채널 영역은 소스 측 채널 영역이고, 상기 제 2 채널 영역은 드레인 측 채널 영역인 것을 특징으로 하는 비-휘발성 저장 소자 프로그래밍 방법.
  5. 제1항에 있어서,
    상기 세트는 상기 세트의 소스 측에서 시작하여 상기 세트의 드레인 측에서 종료되도록 프로그램되고, 상기 적어도 제 1 워드 라인은 적어도 하나의 소스 측 워드 라인을 포함하고, 상기 적어도 제 2 워드 라인은 적어도 하나의 드레인 측 워드 라인을 포함하는 것을 특징으로 하는 비-휘발성 저장 소자 프로그래밍 방법.
  6. 제1항에 있어서,
    상기 제 1 전압은 상기 선택된 워드 라인과 상기 세트의 소스 측 사이의 연속적인 워드 라인들에 인가되고,
    상기 제 2 전압은 상기 선택된 워드 라인과 상기 세트의 드레인 측 사이의 연속적인 워드 라인들에 인가되는 것을 특징으로 하는 비-휘발성 저장 소자 프로그래밍 방법.
  7. 제1항에 있어서,
    상기 프로그래밍 동안에, 상기 제 1 전압보다 낮은 제 3 전압을 상기 선택된 워드 라인과 상기 적어도 제 1 워드 라인 사이의 워드 라인에 인가하는 단계를 더 포함하는 것을 특징으로 하는 비-휘발성 저장 소자 프로그래밍 방법.
  8. 제7항에 있어서,
    상기 제 3 전압은 0V 내지 1V인 것을 특징으로 하는 비-휘발성 저장 소자 프로그래밍 방법.
  9. 제1항에 있어서, 상기 방법은
    상기 프로그래밍 동안에, 제 3 전압, 제 4 전압, 제 5 전압을 각각 제 3 워드 라인, 제 4 워드 라인, 제 5 워드 라인에 인가함에 의해 상기 제 1 채널 영역과 상기 제 2 채널 영역 사이에 격리 영역을 형성하는 단계를 더 포함하며,
    상기 제 3 워드 라인, 상기 제 4 워드 라인, 상기 제 5 워드 라인은 상기 선택된 워드 라인과 상기 적어도 제 1 워드 라인 사이에 위치하고, 상기 제 4 워드 라인은 상기 제 3 워드 라인과 상기 제 5 워드 라인 사이에 위치하며,
    상기 제 3 전압, 상기 제 4 전압, 상기 제 5 전압은 상기 제 1 전압보다 작고, 상기 제 4 전압은 상기 제 3 전압 및 상기 제 5 전압보다 작은 것을 특징으로 하는 비-휘발성 저장 소자 프로그래밍 방법.
  10. 제9항에 있어서,
    상기 제 3 전압과 상기 제 5 전압은 동일한 것을 특징으로 하는 비-휘발성 저장 소자 프로그래밍 방법.
  11. 제1항에 있어서, 상기 방법은
    상기 프로그래밍 동안에, 제 3 전압, 제 4 전압, 제 5 전압, 제 6 전압, 제 7 전압을 각각 제 3 워드 라인, 제 4 워드 라인, 제 5 워드 라인, 제 6 워드 라인, 제 7 워드 라인에 인가함에 의해 상기 제 1 채널 영역과 상기 제 2 채널 영역 사이에 격리 영역을 형성하는 단계를 더 포함하며,
    상기 제 3 워드 라인, 상기 제 4 워드 라인, 상기 제 5 워드 라인, 상기 제 6 워드 라인, 상기 제 7 워드 라인은 상기 선택된 워드 라인과 상기 적어도 제 1 워드 라인 사이에 위치하고, 상기 제 5 워드 라인은 상기 제 4 워드 라인과 상기 제 6 워드 라인 사이에 위치하며, 상기 제 4 워드 라인, 상기 제 5 워드 라인, 상기 제 6 워드 라인은 상기 제 3 워드 라인과 상기 제 7 워드 라인 사이에 위치하고,
    상기 제 3 전압, 상기 제 4 전압, 상기 제 5 전압, 상기 제 6 전압, 상기 제 7 전압은 상기 제 1 전압보다 작고, 상기 제 5 전압은 상기 제 3 전압, 상기 제 4 전압, 상기 제 6 전압, 및 상기 제 7 전압보다 작은 것을 특징으로 하는 비-휘발성 저장 소자 프로그래밍 방법.
  12. 제11항에 있어서,
    상기 제 5 워드 라인의 일 측에서, 상기 제 3 전압은 상기 제 4 전압보다 크고, 상기 제 5 워드 라인의 또 다른 측에서, 상기 제 7 전압은 상기 제 6 전압보다 큰 것을 특징으로 하는 비-휘발성 저장 소자 프로그래밍 방법.
  13. 제12항에 있어서,
    상기 제 3 전압과 상기 제 7 전압이 동일하고, 그리고
    상기 제 4 전압과 상기 제 6 전압이 동일한 것을 특징으로 하는 비-휘발성 저장 소자 프로그래밍 방법.
  14. 제1항에 있어서,
    상기 비-휘발성 저장 소자들은 다중-레벨 저장 소자들을 포함하는 것을 특징으로 하는 비-휘발성 저장 소자 프로그래밍 방법.
  15. 제1항에 있어서,
    상기 비-휘발성 저장 소자들의 세트는 NAND 스트링을 포함하는 것을 특징으로 하는 비-휘발성 저장 소자 프로그래밍 방법.
  16. 비-휘발성 저장 시스템으로서,
    비-휘발성 저장 소자들의 세트와; 그리고
    상기 비-휘발성 저장 소자들의 세트와 통신하는 하나 이상의 관리 회로들을 포함하여 구성되며,
    여기서, 상기 하나 이상의 관리 회로들은 데이터를 프로그램하기 위한 요청을 수신하고, 상기 요청에 응답하여, (a) 선택된 워드 라인에 프로그래밍 전압을 인가함에 의해 상기 세트 내의 선택된 비-휘발성 저장 소자를 프로그래밍하고, 그리고 (b) 상기 프로그래밍 동안에, 상기 세트 내의 앞서 프로그램된 비-휘발성 저장 소자들과 관련된 제 1 채널 영역의 전위를 부스팅하기 위해 상기 세트 내의 상기 앞서 프로그램된 비-휘발성 저장 소자들과 관련된 적어도 제 1 워드 라인에 제 1 전압을 인가하고, 그리고 상기 세트 내의 프로그램되지 않은 또는 부분적으로 프로그램된 비-휘발성 저장 소자들과 관련된 제 2 채널 영역의 전위를 부스팅하기 위해 상기 세트 내의 상기 프로그램되지 않은 또는 부분적으로 프로그램된 비-휘발성 저장 소자들과 관련된 적어도 제 2 워드 라인에 제 2 전압을 인가하며,
    상기 제 1 전압은 상기 제 2 전압보다 큰 것을 특징으로 하는 비-휘발성 저장 시스템.
  17. 제16항에 있어서,
    상기 제 1 전압은 상기 제 2 채널 영역으로부터 상기 제 1 채널 영역으로의 전하의 누설을 감소시키기에 충분한 양만큼 상기 제 2 전압보다 큰 것을 특징으로 하는 비-휘발성 저장 시스템.
  18. 제16항에 있어서,
    상기 제 1 전압은 상기 제 2 전압보다 2V 내지 3V만큼 큰 것을 특징으로 하는 비-휘발성 저장 시스템.
  19. 제16항에 있어서,
    상기 제 1 채널 영역은 소스 측 채널 영역이고, 상기 제 2 채널 영역은 드레인 측 채널 영역인 것을 특징으로 하는 비-휘발성 저장 시스템.
  20. 제16항에 있어서,
    상기 세트는 상기 세트의 소스 측에서 시작하여 상기 세트의 드레인 측에서 종료되도록 프로그램되고, 상기 적어도 제 1 워드 라인은 적어도 하나의 소스 측 워드 라인을 포함하고, 그리고 상기 적어도 제 2 워드 라인은 적어도 하나의 드레인 측 워드 라인을 포함하는 것을 특징으로 하는 비-휘발성 저장 시스템.
  21. 제16항에 있어서,
    상기 제 1 전압은 상기 선택된 워드 라인과 상기 세트의 소스 측 사이의 연속적인 워드 라인들에 인가되고,
    상기 제 2 전압은 상기 선택된 워드 라인과 상기 세트의 드레인 측 사이의 연속적인 워드 라인들에 인가되는 것을 특징으로 하는 비-휘발성 저장 시스템.
  22. 제16항에 있어서,
    상기 프로그래밍 동안에, 상기 하나 이상의 관리 회로들은 상기 제 1 전압보다 낮은 제 3 전압을 상기 선택된 워드 라인과 상기 적어도 제 1 워드 라인 사이의 워드 라인에 인가하는 것을 특징으로 하는 비-휘발성 저장 시스템.
  23. 제22항에 있어서,
    상기 제 3 전압은 0V 내지 1V인 것을 특징으로 하는 비-휘발성 저장 시스템.
  24. 제16항에 있어서,
    상기 프로그래밍 동안에, 상기 하나 이상의 관리 회로들은 제 3 전압, 제 4 전압, 제 5 전압을 각각 제 3 워드 라인, 제 4 워드 라인, 제 5 워드 라인에 인가함에 의해 상기 제 1 채널 영역과 상기 제 2 채널 영역 사이에 격리 영역을 형성하며;
    상기 제 3 워드 라인, 상기 제 4 워드 라인, 상기 제 5 워드 라인은 상기 선택된 워드 라인과 상기 적어도 제 1 워드 라인 사이에 위치하고, 상기 제 4 워드 라인은 상기 제 3 워드 라인과 상기 제 5 워드 라인 사이에 위치하며,
    상기 제 3 전압, 상기 제 4 전압, 상기 제 5 전압은 상기 제 1 전압보다 작고, 상기 제 4 전압은 상기 제 3 전압 및 상기 제 5 전압보다 작은 것을 특징으로 하는 비-휘발성 저장 시스템.
  25. 제24항에 있어서,
    상기 제 3 전압과 상기 제 4 전압은 동일한 것을 특징으로 하는 비-휘발성 저장 시스템.
  26. 제16항에 있어서,
    상기 프로그래밍 동안에, 상기 하나 이상의 관리 회로들은 제 3 전압, 제 4 전압, 제 5 전압, 제 6 전압, 제 7 전압을 각각 제 3 워드 라인, 제 4 워드 라인, 제 5 워드 라인, 제 6 워드 라인, 제 7 워드 라인에 인가함에 의해 상기 제 1 채널 영역과 상기 제 2 채널 영역 사이에 격리 영역을 형성하며,
    상기 제 3 워드 라인, 상기 제 4 워드 라인, 상기 제 5 워드 라인, 상기 제 6 워드 라인, 상기 제 7 워드 라인은 상기 선택된 워드 라인과 상기 적어도 제 1 워드 라인 사이에 위치하고, 상기 제 5 워드 라인은 상기 제 4 워드 라인과 상기 제 6 워드 라인 사이에 위치하며, 상기 제 4 워드 라인, 상기 제 5 워드 라인, 상기 제 6 워드 라인은 상기 제 3 워드 라인과 상기 제 7 워드 라인 사이에 위치하고,
    상기 제 3 전압, 상기 제 4 전압, 상기 제 5 전압, 상기 제 6 전압, 상기 제 7 전압은 상기 제 1 전압보다 작고, 그리고 상기 제 5 전압은 상기 제 3 전압, 상기 제 4 전압, 상기 제 6 전압, 및 상기 제 7 전압보다 작은 것을 특징으로 하는 비-휘발성 저장 시스템.
  27. 제26항에 있어서,
    상기 제 5 워드 라인의 일 측에서, 상기 제 3 전압은 상기 제 4 전압보다 크고, 상기 제 5 워드 라인의 또 다른 측에서, 상기 제 7 전압은 상기 제 6 전압보다 큰 것을 특징으로 하는 비-휘발성 저장 시스템.
  28. 제27항에 있어서,
    상기 제 3 전압과 상기 제 7 전압이 동일하고, 그리고
    상기 제 4 전압과 상기 제 6 전압이 동일한 것을 특징으로 하는 비-휘발성 저장 시스템.
  29. 제16항에 있어서,
    상기 비-휘발성 저장 소자들은 다중-레벨 저장 소자들을 포함하는 것을 특징으로 하는 비-휘발성 저장 시스템.
  30. 제16항에 있어서,
    상기 비-휘발성 저장 소자들의 세트는 NAND 스트링을 포함하는 것을 특징으로 하는 비-휘발성 저장 시스템.
KR1020087017881A 2005-12-19 2006-12-13 수정된 패스 전압들을 사용하여 프로그램 디스터브가감소한 비-휘발성 메모리를 프로그래밍하는 방법 KR100966357B1 (ko)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US11/313,023 US7355889B2 (en) 2005-12-19 2005-12-19 Method for programming non-volatile memory with reduced program disturb using modified pass voltages
US11/313,023 2005-12-19
US11/312,925 US7355888B2 (en) 2005-12-19 2005-12-19 Apparatus for programming non-volatile memory with reduced program disturb using modified pass voltages
US11/312,925 2005-12-19

Publications (2)

Publication Number Publication Date
KR20080089426A KR20080089426A (ko) 2008-10-06
KR100966357B1 true KR100966357B1 (ko) 2010-06-28

Family

ID=38019131

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020087017881A KR100966357B1 (ko) 2005-12-19 2006-12-13 수정된 패스 전압들을 사용하여 프로그램 디스터브가감소한 비-휘발성 메모리를 프로그래밍하는 방법

Country Status (7)

Country Link
EP (1) EP1964127B1 (ko)
JP (1) JP4808784B2 (ko)
KR (1) KR100966357B1 (ko)
AT (1) ATE450043T1 (ko)
DE (1) DE602006010742D1 (ko)
TW (1) TWI326487B (ko)
WO (1) WO2007078793A1 (ko)

Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7466590B2 (en) * 2004-02-06 2008-12-16 Sandisk Corporation Self-boosting method for flash memory cells
US7161833B2 (en) 2004-02-06 2007-01-09 Sandisk Corporation Self-boosting system for flash memory cells
US7499319B2 (en) 2006-03-03 2009-03-03 Sandisk Corporation Read operation for non-volatile storage with compensation for coupling
US7436733B2 (en) 2006-03-03 2008-10-14 Sandisk Corporation System for performing read operation on non-volatile storage with compensation for coupling
US7428165B2 (en) 2006-03-30 2008-09-23 Sandisk Corporation Self-boosting method with suppression of high lateral electric fields
US7511995B2 (en) 2006-03-30 2009-03-31 Sandisk Corporation Self-boosting system with suppression of high lateral electric fields
US7450421B2 (en) 2006-06-02 2008-11-11 Sandisk Corporation Data pattern sensitivity compensation using different voltage
US8189378B2 (en) 2006-09-27 2012-05-29 Sandisk Technologies Inc. Reducing program disturb in non-volatile storage
WO2008039667A2 (en) * 2006-09-27 2008-04-03 Sandisk Corporation Reducing program disturb in non-volatile storage
US8184478B2 (en) 2006-09-27 2012-05-22 Sandisk Technologies Inc. Apparatus with reduced program disturb in non-volatile storage
US7518923B2 (en) 2006-12-29 2009-04-14 Sandisk Corporation Margined neighbor reading for non-volatile memory read operations including coupling compensation
US7440324B2 (en) 2006-12-29 2008-10-21 Sandisk Corporation Apparatus with alternating read mode
US7495962B2 (en) 2006-12-29 2009-02-24 Sandisk Corporation Alternating read mode
US7606070B2 (en) 2006-12-29 2009-10-20 Sandisk Corporation Systems for margined neighbor reading for non-volatile memory read operations including coupling compensation
KR100953046B1 (ko) * 2007-12-27 2010-04-14 주식회사 하이닉스반도체 불휘발성 메모리 소자의 동작 방법
KR101407361B1 (ko) * 2008-04-14 2014-06-13 삼성전자주식회사 불휘발성 메모리 장치 및 그것의 프로그램 방법
US7916533B2 (en) 2009-06-24 2011-03-29 Sandisk Corporation Forecasting program disturb in memory by detecting natural threshold voltage distribution
US8134871B2 (en) * 2009-08-05 2012-03-13 Sandisk Technologies Inc. Programming memory with reduced pass voltage disturb and floating gate-to-control gate leakage
KR101561270B1 (ko) 2009-10-15 2015-10-19 삼성전자주식회사 플래시 메모리 장치 그리고 그것의 채널 프리챠지 및 프로그램 방법들
JP5238741B2 (ja) 2010-03-19 2013-07-17 株式会社東芝 不揮発性半導体記憶装置
KR102062314B1 (ko) * 2013-03-15 2020-01-03 삼성전자주식회사 불휘발성 메모리 장치 및 프로그램 방법
WO2023068833A1 (ko) * 2021-10-20 2023-04-27 한양대학교 산학협력단 3차원 플래시 메모리 및 그 동작 방법

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050088890A1 (en) 2002-11-29 2005-04-28 Yasuhiko Matsunaga NAND type flash EEPROM in which sequential programming process is performed by using different intermediate voltages

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5715194A (en) * 1996-07-24 1998-02-03 Advanced Micro Devices, Inc. Bias scheme of program inhibit for random programming in a nand flash memory
KR100385230B1 (ko) * 2000-12-28 2003-05-27 삼성전자주식회사 불휘발성 반도체 메모리 장치의 프로그램 방법
JP3957985B2 (ja) * 2001-03-06 2007-08-15 株式会社東芝 不揮発性半導体記憶装置
US6888758B1 (en) * 2004-01-21 2005-05-03 Sandisk Corporation Programming non-volatile memory
US7161833B2 (en) * 2004-02-06 2007-01-09 Sandisk Corporation Self-boosting system for flash memory cells

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050088890A1 (en) 2002-11-29 2005-04-28 Yasuhiko Matsunaga NAND type flash EEPROM in which sequential programming process is performed by using different intermediate voltages

Also Published As

Publication number Publication date
TWI326487B (en) 2010-06-21
JP4808784B2 (ja) 2011-11-02
TW200739890A (en) 2007-10-16
KR20080089426A (ko) 2008-10-06
WO2007078793A1 (en) 2007-07-12
EP1964127A1 (en) 2008-09-03
ATE450043T1 (de) 2009-12-15
EP1964127B1 (en) 2009-11-25
DE602006010742D1 (de) 2010-01-07
JP2009520314A (ja) 2009-05-21

Similar Documents

Publication Publication Date Title
KR100966357B1 (ko) 수정된 패스 전압들을 사용하여 프로그램 디스터브가감소한 비-휘발성 메모리를 프로그래밍하는 방법
US7355889B2 (en) Method for programming non-volatile memory with reduced program disturb using modified pass voltages
US7355888B2 (en) Apparatus for programming non-volatile memory with reduced program disturb using modified pass voltages
KR101519081B1 (ko) 비휘발성 저장소에서 채널 부스팅을 증가시키기 위한 강화된 비트라인 프리챠지 방식
EP2446441B1 (en) Reduced programming pulse width for enhanced channel boosting in non-volatile storage
US20070242522A1 (en) Apparatus for reducing the impact of program disturb
US7349261B2 (en) Method for increasing programming speed for non-volatile memory by applying counter-transitioning waveforms to word lines
EP2030205B1 (en) Method for non-real time reprogramming of non-volatile memory to achieve tighter distribution of threshold voltages
US7492633B2 (en) System for increasing programming speed for non-volatile memory by applying counter-transitioning waveforms to word lines
KR101016432B1 (ko) 타이밍 정보를 이용한 리버스 커플링 효과
WO2011127195A1 (en) Saw-shaped multi-pulse programming for program noise reduction in memory
KR20080089335A (ko) 스마트 검증을 이용한 다중 상태 비휘발성 메모리프로그래밍 방법
US20070242509A1 (en) Apparatus for reducing the impact of program disturb during read
JP4995264B2 (ja) 読み出し中におけるプログラム外乱による影響の軽減
KR100984563B1 (ko) 프로그램 혼란이 감소된 ｎａｎｄ 타입 비휘발성 메모리의최종-최초 모드 및 프로그래밍 방법
WO2008073892A2 (en) Reducing program disturb in non-volatile storage using early source-side boosting
TWI386944B (zh) 具有利用通道隔離切換之提升的非揮發性儲存器及其方法
EP2005438B1 (en) Reducing the impact of program disturb
WO2008057927A2 (en) Reducing program disturb in non-volatile memory using multiple boosting modes
WO2008030775A2 (en) Programming non-volatile memory with improved boosting

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130522

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20140530

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20150515

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20160517

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20170522

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20180516

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20190530

Year of fee payment: 10