KR101561270B1 - 플래시 메모리 장치 그리고 그것의 채널 프리챠지 및 프로그램 방법들 - Google Patents

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Abstract

여기에는 선택 트랜지스터들을 통해 비트 라인들에 각각 연결되고, 워드 라인들에 각각 연결된 메모리 셀들로 각각 구성된 스트링들을 포함하는 플래시 메모리 장치의 채널 프리챠지 방법이 제공되며, 채널 프리챠지 방법은 제 1 워드 라인 바이어스 조건에 따라 상기 스트링들의 채널들을 프리챠지하고, 상기 제 1 워드 라인 바이어스 조건과 다른 제 2 워드 라인 바이어스 조건에 따라 상기 스트링들의 채널들을 프리챠지하는 것을 포함한다.

Description

플래시 메모리 장치 그리고 그것의 채널 프리챠지 및 프로그램 방법들{FLASH MEMORY DEVICE AND PROGRAM AND CHANNEL PRE-CHARGE METHODS THEREOF}
본 발명은 반도체 메모리 장치에 관한 것으로, 좀 더 구체적으로는 플래시 메모리 장치 및 그것의 프로그램 방법에 관한 것이다.
반도체 메모리는, 일반적으로, 위성에서 소비자 전자 기술까지의 범위에 속하는 마이크로프로세서를 기반으로 한 응용 및 컴퓨터과 같은 디지털 로직 설계의 가장 필수적인 마이크로 전자 소자이다. 그러므로, 높은 집적도 및 빠른 속도를 위한 축소 (scaling)를 통해 얻어지는 프로세스 향상 및 기술 개발을 포함한 반도체 메모리의 제조 기술의 진보는 다른 디지털 로직 계열의 성능 기준을 확립하는 데 도움이 된다.
반도체 메모리 장치는 크게 휘발성 반도체 메모리 장치와 불 휘발성 반도체 메모리 장치로 나뉘어진다. 휘발성 반도체 메모리 장치에 있어서, 로직 정보는 스태틱 랜덤 액세스 메모리의 경우 쌍안정 플립-플롭의 로직 상태를 설정함으로써 또는 다이나믹 랜덤 액세스 메모리의 경우 커패시터의 충전을 통해 저장된다. 휘발성 반도체 메모리 장치의 경우, 전원이 인가되는 동안 데이터가 저장되고 읽혀지며, 전원이 차단될 때 데이터는 소실된다.
MROM, PROM, EPROM, EEPROM 등과 같은 불 휘발성 반도체 메모리 장치는 전원이 차단되어도 데이터를 저장할 수 있다. 불 휘발성 메모리 데이터 저장 상태는 사용되는 제조 기술에 따라 영구적이거나 재프로그램 가능하다. 불 휘발성 반도체 메모리 장치는 컴퓨터, 항공 전자 공학, 통신, 그리고 소비자 전자 기술 산업과 같은 넓은 범위의 응용에서 프로그램 및 마이크로코드의 저장을 위해서 사용된다. 단일 칩에서 휘발성 및 불 휘발성 메모리 저장 모드들의 조합이 빠르고 재프로그램 가능한 불 휘발성 메모리를 요구하는 시스템에서 불 휘발성 RAM (nvRAM)과 같은 장치들에서 또한 사용 가능하다. 게다가, 응용 지향 업무를 위한 성능을 최적화시키기 위해 몇몇 추가적인 로직 회로를 포함하는 특정 메모리 구조가 개발되어 오고 있다.
불 휘발성 반도체 메모리 장치에 있어서, MROM, PROM 및 EPROM은 시스템 자체적으로 소거 및 쓰기가 자유롭지 않아서 일반 사용자들이 기억 내용을 새롭게 하기가 용이하지 않다. 이에 반해 EEPROM은 전기적으로 소거 및 쓰기가 가능하므로 계속적인 갱신이 필요한 시스템 프로그래밍(system programming)이나 보조 기억 장치로의 응용이 확대되고 있다.
불 휘발성 메모리 장치의 일예로서, 플래시 메모리 장치는 복수의 메모리 영역들이 한번의 프로그램 동작으로 소거 또는 프로그램되는 일종의 EEPROM이다. 일반적인 EEPROM은 단지 하나의 메모리 영역이 한 번에 소거 또는 프로그램 가능하게 하며, 이는 플래시 메모리 장치를 사용하는 시스템들이 동시에 다른 메모리 영역들에 대해 읽고 쓸 때 보다 빠르고 효과적인 속도로 플래시 메모리 장치가 동작할 수 있음을 의미한다. 플래시 메모리 및 EEPROM의 모든 형태는 데이터를 저장하는 데 사용되는 전하 저장 수단을 둘러싸고 있는 절연막의 마멸로 인해서 특정 수의 소거 동작들 후에 마멸된다.
본 발명의 목적은 프로그램 특성을 향상시킬 수 있는 플래시 메모리 장치 및 그것의 프로그램 방법을 제공하는 것이다.
본 발명의 일 특징은 선택 트랜지스터들을 통해 비트 라인들에 각각 연결되고, 워드 라인들에 각각 연결된 메모리 셀들로 각각 구성된 스트링들을 포함하는 플래시 메모리 장치의 채널 프리챠지 방법을 제공하는 것이며, 이 채널 프리챠지 방법은 제 1 워드 라인 바이어스 조건에 따라 상기 스트링들의 채널들을 프리챠지하고, 상기 제 1 워드 라인 바이어스 조건과 다른 제 2 워드 라인 바이어스 조건에 따라 상기 스트링들의 채널들을 프리챠지하는 것을 포함한다.
예시적인 실시예에 있어서, 상기 제 1 워드 라인 바이어스 조건은 상기 워드 라인들을 접지시키는 것을 포함한다.
예시적인 실시예에 있어서, 상기 선택 트랜지스터들이 전원 전압으로 바이어스된 상태에서, 상기 비트 라인들은 프로그램될 데이터에 따라 전원 전압과 접지 전압 중 어느 하나로 바이어스된다.
예시적인 실시예에 있어서, 상기 제 1 워드 라인 바이어스 조건에 따라 프리 챠지된 상기 채널들의 전자들은 상기 제 2 워드 라인 바이어스 조건에 따라 상기 비트 라인들로 추가적으로 빠져나간다.
예시적인 실시예에 있어서, 상기 제 2 워드 라인 바이어스 조건은 상기 워드 라인들 중 비트 라인 측 최외곽 워드 라인에 대응하는 메모리 셀들의 채널들에 전위 웰들이 형성되도록 그리고 상기 전위 웰들에 모아진 전자들이 대응하는 비트 라인들로 빠져나가도록 결정된다.
예시적인 실시예에 있어서, 상기 최외곽 워드 라인은 더미 워드 라인이다.
예시적인 실시예에 있어서, 상기 제 2 워드 라인 바이어스 조건은 상기 워드 라인들 모두 또는 일부의 워드 라인들에 대응하는 메모리 셀들의 채널들에 전위 웰들이 순차적으로 또는 단계적으로 형성되도록 그리고 비트 라인 측 최외곽 워드 라인에 대응하는 메모리 셀의 채널에 전위 웰에 모아진 전자들이 대응하는 비트 라인들로 빠져나가도록 결정된다.
예시적인 실시예에 있어서, 상기 제 2 워드 라인 바이어스 조건에 따라 상기 스트링들의 채널들을 프리챠지하는 것은 한 번 또는 그 보다 많이 반복적으로 행해진다.
본 발명의 다른 특징은 선택 트랜지스터들을 통해 비트 라인들에 각각 연결되고, 워드 라인들에 각각 연결된 메모리 셀들로 각각 구성된 스트링들을 포함하는 플래시 메모리 장치의 프로그램 방법을 제공하는 것이며, 이 프로그램 방법은 제 1 워드 라인 바이어스 조건하에서 프로그램될 데이터에 따라 상기 스트링들의 채널들로부터 대응하는 비트 라인들로 전자들을 빼고, 상기 제 1 워드 라인 바이어스 조 건과 다르게 상기 워드 라인들 모두 또는 일부의 워드 라인들의 전압들을 제어하여 상기 스트링들의 채널들로부터 대응하는 비트 라인들로 전자들을 추가적으로 빼고, 상기 워드 라인들 중 선택된 워드 라인 및 비선택된 워드 라인들을 프로그램 전압과 패스 전압으로 각각 구동하는 것을 포함한다.
예시적인 실시예에 있어서, 상기 선택 트랜지스터들이 전원 전압으로 바이어스된 상태에서, 상기 비트 라인들은 프로그램될 데이터에 따라 전원 전압과 접지 전압 중 어느 하나로 바이어스된다.
본 발명의 실시예들에 따르면, 채널의 프리챠지 전위를 높이는 것이 가능하다.
본 발명의 이점 및 특징, 그리고 그것을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예들을 통해 설명될 것이다. 그러나 본 발명은 여기에서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 단지, 본 실시 예들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 제공되는 것이다.
도면들에 있어서, 본 발명의 실시 예들은 도시된 특정 형태로 제한되는 것이 아니며 명확성을 기하기 위하여 과장된 것이다. 또한 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소를 나타낸다.
본 명세서에서 ‘및/또는’이란 표현은 전후에 나열된 구성요소들 중 적어도 하나를 포함하는 의미로 사용된다. 또한, ‘연결되는/결합되는’이란 표현은 다른 구성요소와 직접적으로 연결되거나 다른 구성요소를 통해 간접적으로 연결되는 것을 포함하는 의미로 사용된다. 본 명세서에서 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 또한, 명세서에서 사용되는 ‘포함한다’ 또는 ‘포함하는’으로 언급된 구성요소, 단계, 동작 및 소자는 하나 이상의 다른 구성요소, 단계, 동작, 소자 및 장치의 존재 또는 추가를 의미한다.
도 1은 본 발명의 예시적인 실시예에 따른 플래시 메모리 장치를 개략적으로 보여주는 블록도이다.
도 1을 참조하면, 플래시 메모리 장치(100)는 데이터 정보를 저장하는 메모리 셀 어레이(110)를 포함할 것이다. 메모리 셀 어레이(110)는 행들과 열들로 배열된 저장 소자로서 메모리 셀들을 포함하며, 각 메모리 셀은 단일-비트 데이터 또는 멀티-비트 데이터, 예를 들면, 2 또는 그 보다 많은 데이터 비트들을 저장할 것이다. 각 메모리 셀은 플로팅 게이트, 전하 트랩층, 등과 같은 전하 저장층, 가변 저항, 등을 갖는 메모리 트랜지스터로 구성될 수 있다.
도 1에 도시된 바와 같이, 플래시 메모리 장치(100)는 행 디코더 회로(120), 전압 발생 회로(130), 읽기/쓰기 회로(140), 입출력 회로(150), 그리고 제어 로직(160)을 더 포함할 것이다.
행 디코더 회로(120)는 제어 로직(160)에 의해서 제어되며, 메모리 셀 어레이(110)의 행들을 선택 및 구동할 것이다. 행 디코더 회로(120)는 양의 고전압 뿐 만 아니라 음의 전압으로 메모리 셀 어레이(110)의 행들을 구동하도록 구성될 것이다. 전압 발생 회로(130)는 제어 로직(160)에 의해서 제어되며, 메모리 셀 어레이(110)에 공급될 전압들(예를 들면, 프로그램 전압, 읽기 전압, 음의 전압 등을 포함함)을 발생하도록 구성될 것이다. 읽기/쓰기 회로(140)는 제어 로직(160)에 의해서 제어되며, 읽기 동작시 메모리 셀 어레이(110)의 선택된 메모리 셀들로부터 데이터를 읽도록 구성될 것이다. 읽기/쓰기 회로(140)는 프로그램될 데이터에 따라 메모리 셀 어레이(110)의 열들(또는, 비트 라인들)을 전원 전압(비트 라인 프로그램 금지 전압이라 불림) 또는 접지 전압(비트 라인 프로그램 전압이라 불림)으로 각각 구동하도록 구성될 것이다. 입출력 회로(150)는 제어 로직(160)에 의해서 제어되며, 읽기/쓰기 회로(140)와 외부 장치 사이에서 데이터를 인터페이스하도록 구성될 것이다.
제어 로직(160)은 플래시 메모리 장치(100)의 전반적인 동작을 제어하도록 구성될 것이다. 특히, 제어 로직(160)은 2-단계 채널 프리챠지 스킴(two-step channel precharge scheme)에 따라 프로그램 동작을 제어할 것이다. 이후 설명된 바와 같이, 2-단계 채널 프리챠지 스킴은 프리챠지되는 채널의 전압을 높이기 위해서 사용될 것이다. 프로그램 동작에 있어서, 프로그램 금지된 메모리 셀의 채널 전압의 감소는 프로그램 금지된 메모리 셀이 프로그램되는 현상 즉, 프로그램 디스터브의 증가를 초래할 것이다. 2-단계 채널 프리챠지 스킴을 통해 프로그램 디스터브의 증가를 방지하는 것이 가능하며, 이는 이후 상세히 설명될 것이다.
도 2는 올 비트 라인 메모리 구조 또는 오드-이븐 메모리 구조를 위해 메모 리 셀 어레이를 메모리 블록들로 구성하는 예를 보여주는 도면이다. 메모리 셀 어레이(110)의 예시적인 구조들이 설명될 것이다. 일례로서, 메모리 셀 어레이(110)가 1024개의 메모리 블록들로 나눠진 낸드 플래시 메모리 장치가 설명될 것이다. 각 메모리 블록에 저장된 데이터는 동시에 소거될 수 있다. 일 실시예에 있어서, 메모리 블록은 동시에 소거되는 저장 소자들의 최소 단위이다. 각 메모리 블록에는, 예를 들면, 비트 라인들(예를 들면, 1KB의 비트 라인들)에 각각 대응하는 복수의 열들이 있다. 올 비트 라인 (all bit line: ABL) 구조라 불리는 일 실시예에 있어서, 메모리 블록의 모든 비트 라인들은 읽기 및 프로그램 동작들 동안 동시에 선택될 수 있다. 공통 워드 라인에 속하며 모든 비트 라인들과 연결된 저장 소자들은 동시에 프로그램될 수 있다.
예시적인 실시예에 있어서, 동일한 열에 속한 복수의 저장 소자들은 낸드 스트링(111)을 구성하도록 직렬로 연결된다. 낸드 스트링의 일 단자는 스트링 선택 라인(SSL)에 의해서 제어되는 선택 트랜지스터를 통해 대응하는 비트 라인에 연결되고, 다른 단자는 접지 선택 라인(GSL)에 의해서 제어되는 선택 트랜지스터를 통해 공통 소오스 라인(CSL)에 연결된다.
오드-이븐 구조(odd-even architecture)라 불리는 다른 예시적인 실시예에 있어서, 비트 라인들은 이븐 비트 라인들(BLe)과 오드 비트 라인들(BLo)로 구분된다. 오드/이븐 비트 라인 구조에 있어서, 공통 워드 라인에 속하면 오드 비트 라인들과 연결된 저장 소자들이 제 1 시간에 프로그램되는 반면에, 공통 워드 라인에 속하면 이븐 비트 라인들과 연결된 저장 소자들은 제 2 시간에 프로그램된다. 데이 터는 다른 블록들로 프로그램될 수 있고 다른 메모리 블록들로부터 읽혀질 수 있다. 이러한 동작은 동시에 수행될 수 있다.
예시적인 실시에에 있어서, 메모리 셀 어레이의 메모리 블록들은 2차원 어레이 구조 또는 3차원 어레이 구조를 갖는 배열될 수 있다.
도 3은 본 발명의 예시적인 실시예에 따른 플래시 메모리 장치의 프로그램 방법을 설명하기 위한 흐름도이다. 이하, 발명의 예시적인 실시예에 따른 플래시 메모리 장치의 프로그램 방법이 참조 도면들에 의거하여 상세히 설명될 것이다.
먼저, S100 단계에서, 프로그램될 데이터는 제어 로직(160)의 제어 하에 입출력 회로(150)를 통해 읽기/쓰기 회로(140)에 로드된다. 읽기/쓰기 회로(140)는 비트 라인 구조에 따라 각 비트 라인 또는 각 쌍의 비트 라인들에 연결된 페이지 버퍼들을 포함할 것이다. 예를 들면, ABL 구조의 경우, 읽기/쓰기 회로(140)는 각 비트 라인에 연결된 페이지 버퍼들을 포함할 것이다. 오드/이븐 비트 라인 구조의 경우, 읽기/쓰기 회로(140)는 각 쌍의 비트 라인들(BLo, BLe)에 연결된 페이지 버퍼들을 포함할 것이다. 프로그램될 데이터가 읽기/쓰기 회로(140) 즉, 페이지 버퍼들에 로드된 후, 절차는 S120 단계로 진행할 것이다.
S120 단계에서, 스트링들의 채널들은 제 1 워드 라인 바이어스 조건 하에서 로드된 데이터에 따라 프리챠지될 것이다. 예를 들면, 로드된 데이터가 메모리 셀의 프로그램 금지를 나타내는 데이터 '1'인 경우, 스트링 채널은 제 1 워드 라인 바이어스 조건 하에서 (Vcc-Vth)의 전압으로 프리챠지될 것이다. 여기서, Vcc는 비트 라인에 공급되는 전원 전압이고, Vth는 스트링 선택 트랜지스터의 문턱 전압이 다. 이에 반해서, 로드된 데이터가 메모리 셀의 프로그램을 나타내는 데이터 '0'인 경우, 스트링 채널은 제 1 워드 라인 바이어스 조건 하에서 접지 전압으로 프리챠지될 것이다. 여기서, 제 1 워드 라인 바이어스 조건은 워드 라인들(예를 들면, WL0∼WL7) (도 4a 참조)이 0V의 접지 전압으로 바이어스된 상태를 나타낸다. 이 경우, 스트링 선택 라인(SSL)은 전원 전압으로 바이어스될 것이다.
제 1 워드 라인 바이어스 조건 하에서 스트링들의 채널들이 프리챠지되면, 절차는 S140 단계로 진행할 것이다. S140 단계에서는 제 1 워드 라인 바이어스 조건과 다른 제 2 워드 라인 바이어스 조건 하에서 스트링들의 채널들이 프리챠지될 것이다. S120 단계와 마찬가지로, S140 단계에서도 비트 라인들은 로드된 데이터에 따라 접지 전압 또는 전압 전압으로 각각 구동될 것이다. 즉, 비트 라인들은 S120 및 S140 단계들에서 로드된 데이터에 따라 계속해서 접지 전압 또는 전원 전압으로 구동될 것이다. S120 및 S140 단계들은 2-스텝 채널 프리챠지 구간을 구성할 것이다. 2-스텝 채널 프리챠지 구간에 따라 채널의 프리챠지 전위는 일반적인 1-스텝 채널 프리챠지 방식에 비해서 상대적으로 더 높아질 것이다. 이는 이후 상세히 설명될 것이다.
다음 S160 단계에서, 선택된 메모리 셀들은 선택된 워드 라인을 프로그램 전압으로 그리고 비선택된 워드 라인들을 패스 전압으로 구동함으로써 프로그램되거나 프로그램 금지될 것이다. 선택된 및 비선택된 워드 라인들은 제어 로직(160)의 제어에 따라 전압 발생 회로(130)로부터의 프로그램 및 패스 전압들로 행 디코더 회로(120)에 의해서 각각 구동될 것이다. 예를 들면, 전원 전압으로 구동되는 비트 라인(또는, 비선택된/프로그램 금지된 비트 라인)과 연결된 스트링(또는, 비선택된/프로그램 금지된 스트링)에 속한 선택된 메모리 셀(선택된 워드 라인에 연결됨)이 프로그램 금지될 것이다. 이에 반해서, 접지 전압으로 구동되는 비트 라인(또는, 선택된/프로그램 비트 라인)과 연결된 스트링(또는, 선택된/프로그램 스트링)에 속한 선택된 메모리 셀(선택된 워드 라인에 연결됨)이 프로그램될 것이다.
S180 단계에서, 선택된 메모리 셀들이 프로그램 패스되었는 지의 여부가 판별될 것이다. 이는 메모리 셀들로부터 읽혀진 데이터에 의거하여 행해질 것이다. 예를 들면, 읽기/쓰기 회로(140)는 제어 로직(160)의 제어에 따라 비트 라인들을 통해 선택된 메모리 셀들로부터 데이터를 읽는다. 제어 로직(160)의 패스/페일 판별 회로(미도시됨)는 읽혀진 데이터의 비트들이 모두 패스 데이터인지 또는 페일 데이터인 지의 여부를 판별할 것이다. 패스/페일 판별 회로는 다양한 방식들로 구현될 수 있다. 예를 들면, 패스/페일 판별 회로는 이 분야에 잘 알려진 와이어드-오어 방식으로 또는 열 스캔 방식으로 프로그램 패스 여부를 판별할 것이다. 만약 선택된 메모리 셀들이 프로그램 패스된 것으로 판별되면, 절차는 종료될 것이다. 만약 선택된 메모리 셀들이 프로그램 패스되지 않은 것으로 판별되면, 절차는 S120 단계로 진행할 것이다. 앞서 설명된 단계들(S120∼S180)은 선택된 메모리 셀들이 프로그램 패스된 것으로 판별될 때까지 정해진 횟수 내에서 반복될 것이다.
패스/페일 판별 회로의 일예가 미국특허번호 제6,282,121호에 개시되어 있으며, 이 출원의 레퍼런스로 포함된다.
예시적인 실시예에 있어서, 앞서 설명된 단계들(S120∼S180)은 프로그램 루 프를 구성할 것이다. 프로그램 루프의 반복시 프로그램 전압은 단계적으로 증가될 것이다.
채널 프리챠지는 채널에 존재하는 전자들을 비트 라인으로 빼냄으로써 달성될 것이다. 얼마나 많은 양의 전자들이 비트 라인으로 빠져나가는 지의 여부에 따라 채널의 프리챠지 전위가 결정될 것이다. 비트 라인으로 빠져나가는 전자들의 양이 많으면 많을수록 채널의 프리챠지 전위는 높아질 것이다. 이에 반해서, 비트 라인으로 빠져나가는 전자들의 양이 적으면 적을수록 채널의 프리챠지 전위는 낮아질 것이다. 채널의 프리챠지 전위가 낮아지는 경우, 프로그램 금지된 메모리 셀들은 프로그램 전압과 채널 전위 사이의 전압차의 감소로 인해 프로그램 디스터브를 경험하게 될 것이다. 채널의 프리챠지 전위는 비트 라인 전압에 의존할 것이다. 비트 라인 전압 즉, 전원 전압이 낮아지는 경우, 또는 프로그램 디스터브로 인해 채널의 프리챠지 전압이 높아져야 하는 경우가 생길 수 있다. 이러한 경우, 전원 전압으로의 비트 라인 구동을 통해 채널의 프리챠지 전위를 높이는 것은 한계가 있다.
본 발명의 프로그램 방법에 따르면, 앞서 설명된 바와 같이, 워드 라인들의 바이어스 조건의 제어를 통해 행해지는 2-단계 채널 프리챠지 방식을 통해 채널을 프리챠지함으로써 채널의 프리챠지 전위를 높이는 것이 가능하다.
필요에 따라 1-스텝 채널 프리챠지 방식과 2-스텝 채널 프리챠지 방식 중 어느 하나가 플래시 메모리 장치에 선택적으로 적용될 수도 있다. 예를 들면, 1-스텝 채널 프리챠지 방식이 선택되는 경우, 도 3의 S140 단계는 생략될 것이다. 2-스텝 채널 프리챠지 방식이 선택되는 경우, 도 3의 S140 단계는 S120 단계에 이어서 수 행될 것이다. 1-스텝 채널 프리챠지 방식과 2-스텝 채널 프리챠지 방식의 선택은 외부 장치(예를 들면, 메모리 제어기)에 의해서 행해질 것이다. 외부 장치는 플래시 메모리 장치의 프로그램 동작이 완료된 후 프로그램 디스터브를 파악할 것이다. 이는 플래시 메모리 장치에 쓰여지는 데이터 패턴에 의거하여 행해질 것이다. 즉, 프로그램 디스터브가 쓰여지는 데이터 패턴에 종속적이기 때문에, 쓰여지는 데이터 패턴에 따라 프로그램 디스터브를 파악하는 것이 가능하다. 프로그램 디스터브 정도에 따라 채널 프리챠지 방식이 선택될 것이다. 이 경우, 플래시 메모리 장치는 1-스텝 채널 프리챠지 방식 뿐만 아니라 2-스텝 채널 프리챠지 방식에 따라 프로그램 동작을 수행하도록 구성될 것이다.
이하 2-스텝 채널 프리챠지 방식에 적용되는 제 2 워드 라인 바이어스 조건의 다양한 실시예들이 설명될 것이다.
도 4a는 본 발명의 일 실시예에 따른 제 2 워드 라인 바이어스 조건을 보여주는 도면이고, 도 4b는 본 발명의 일 실시예에 따른 제 2 워드 라인 바이어스 조건 하에 수행되는 채널 프리챠지 동작 동안 변화되는 채널 전위를 보여주는 도면이다. 설명의 편의상, 낸드 스트링은 8개의 메모리 셀들로 구성된다고 가정하자.
모든 워드 라인들(예를 들면, WL0∼WL7)이 접지 전압으로 바이어스되는 제 1 워드 라인 바이어스 조건에 따라 채널들이 프리챠지된 후, 제 2 워드 라인 바이어스 조건에 따라 채널들이 프리챠지될 것이다. 제 2 워드 라인 바이어스 조건에 따르면, 도 4a에 도시된 바와 같이, 스트링 선택 라인(SSL)은 전원 전압으로 바이어스되고, 워드 라인들(WL0∼WL6)은 제 1 워드 라인 전압(Vneg)으로 바이어스되며, 스트링 선택 트랜지스터에 바로 인접한 워드 라인(또는, 비트 라인 측 최외곽 워드 라인)은 제 2 워드 라인 전압(Vpass1)으로 바이어스될 것이다. 여기서, 제 1 워드 라인 전압(Vneg)은 0V 또는 그 보다 낮은 음의 전압이고, 제 2 워드 라인 전압(Vpass1)은 비선택된 워드 라인에 인가되는 패스 전압(Vpass)보다 낮은 전압일 것이다. 이러한 바이어스 조건에 따르면, 워드 라인(WL7)에 대응하는 채널의 전도대(conduction band), 즉, 채널 전위가 낮아짐에 따라, 도 4b에 도시된 바와 같이, 워드 라인(WL7)에 대응하는 메모리 셀의 채널에 전위 웰(potential well)(201)이 형성될 것이다.
이후, 워드 라인(WL4)이 제 2 워드 라인 전압(Vpass1)으로 구동됨에 따라, 워드 라인(WL4)에 대응하는 채널의 전도대(conduction band), 즉, 채널 전위가 낮아지며, 그 결과 워드 라인(WL4)에 대응하는 메모리 셀의 채널에 전위 웰(202)이 형성될 것이다. 이 전위 웰(202)에는 주변에 있는 전자들이 모일 것이다. 그 다음에, 워드 라인(WL4)의 전압이 제 2 워드 라인 전압(Vpass1)에서 제 1 워드 라인 전압(Vneg)으로 낮아지고, 워드 라인(WL5)이 제 2 워드 라인 전압(Vpass1)으로 구동된다. 워드 라인(WL5)이 제 2 워드 라인 전압(Vpass1)으로 구동됨에 따라, 워드 라인(WL5)에 대응하는 채널의 전도대(conduction band), 즉, 채널 전위가 낮아지며, 그 결과 워드 라인(WL5)에 대응하는 메모리 셀의 채널에 전위 웰(203)이 형성될 것이다. 이 전위 웰(203)에는 전위 웰(202)에 모였던 전자들이 전달될 것이다.
그 다음에, 워드 라인(WL5)의 전압이 제 2 워드 라인 전압(Vpass1)에서 제 1 워드 라인 전압(Vneg)으로 낮아지고, 워드 라인(WL6)이 제 2 워드 라인 전 압(Vpass1)으로 구동된다. 워드 라인(WL6)이 제 2 워드 라인 전압(Vpass1)으로 구동됨에 따라, 워드 라인(WL6)에 대응하는 채널의 전도대(conduction band), 즉, 채널 전위가 낮아지며, 그 결과 워드 라인(WL6)에 대응하는 메모리 셀의 채널에 전위 웰(204)이 형성될 것이다. 이 전위 웰(204)에는 전위 웰(203)에 모였던 전자들이 전달될 것이다.
워드 라인(WL6)의 전압이 제 2 워드 라인 전압(Vpass1)에서 제 1 워드 라인 전압(Vneg)으로 낮아짐에 따라, 전위 웰들(202, 203, 204)을 통해 전달되는 전자들이 전위 웰(201)에 모일 것이다. 즉, 워드 라인들(WL4∼WL6)의 단계적인 전압 변화를 통해 전자들이 전위 웰(201)에 모아질 것이다. 이후, 워드 라인(WL7)의 전압이 제 2 워드 라인 전압(Vpass1)에서 제 1 워드 라인 전압(Vneg)으로 낮아지며, 이는 전위 웰(201)이 높아지게 한다. 전위 웰(201)이 도 4b의 점선과 같이 높아짐에 따라, 전위 웰(201)에 모아진 전자들은 비트 라인으로 빠져나갈 것이다. 비트 라인으로 전자들이 빠져나감에 따라, 채널의 전위는 제 1 채널 프리챠지 동작이 수행되는 S120 단계에서 프리챠지된 채널 전위보다 높아질 것이다.
워드 라인들(WL4∼WL7)의 전압들을 단계적으로 변화시킴으로써 제 1 채널 프리챠지 동작(도 3의 S120 단계에 대응함) 이후 채널에 존재하는 전자들을 추가적으로 비트 라인으로 빼내는 것이 가능하다. 워드 라인들(WL4∼WL7)의 단계적인 전압 변화는 하나의 프리챠지 사이클을 구성할 것이다. 프리챠지 사이클의 반복은 채널의 프리챠지 전위의 증가를 의미한다. 비록 도 4a에는 프리챠지 사이클이 한번 행해지는 것으로 도시되어 있지만, 필요에 따라 2번 또는 그 보다 많이 프리챠지 사 이클이 제 2 채널 프리챠지 단계(도 3의 S140 단계에 대응함)에서 반복적으로 수행될 수 있다. 도 4에는 프리챠지 사이클 동안 전자들이 전위 웰(201)에 모아지는 예가 도시되어 있다.
예시적인 실시예에 있어서, 프리챠지 사이클 동안 변화되는 워드 라인들의 수가 4개인 것이 예시적으로 설명되었다. 하지만, 모든 워드 라인들(WL0∼WL7)의 전압들이 순차적으로 변화될 수 있음은 잘 이해될 것이다. 따라서, 워드 라인들(WL0∼WL7) 모두 또는 일부를 제어함으로써 추가적으로 채널의 전자들을 비트 라인으로 빼내는 것이 가능하다.
도 5a는 본 발명의 다른 실시예에 따른 제 2 워드 라인 바이어스 조건을 보여주는 도면이고, 도 5b는 본 발명의 다른 실시예에 따른 제 2 워드 라인 바이어스 조건 하에 수행되는 채널 프리챠지 동작 동안 변화되는 채널 전위를 보여주는 도면이다. 도 5에 도시된 채널 프리챠지 동작은 아래의 차이점을 제외하면 도 4에 도시된 것과 실질적으로 동일하며, 그것에 대한 설명은 그러므로 생략될 것이다.
도 5a에 도시된 바와 같이, 워드 라인들(WL4, WL7)은 동일한 파형을 갖는다. 다시 말해서, 도 5a 및 도 5b를 참조하면, 워드 라인들(WL4, WL7)이 제 2 워드 라인 전압(Vpass1)으로 동시에 설정됨에 따라, 워드 라인들(WL4, WL7)에 각각 대응하는 채널의 전도대(conduction band), 즉, 채널 전위가 낮아지며, 그 결과 워드 라인들(WL4, WL7)에 대응하는 메모리 셀들의 채널들에 전위 웰들(301, 302)이 각각 형성될 것이다. 이후, 워드 라인(WL7)의 전압이 제 1 워드 라인 전압(Vneg)으로 변화될 때, 전위 웰(301)이 점선으로 도시된 바와 같이 변화된다. 이는 전위 웰(301) 에 모아진 전자들이 비트 라인으로 빠져나감을 의미한다. 그 다음에, 도 4에서 설명된 바와 같이, 워드 라인들(WL5, WL6)의 전압들이 순차적으로 변화될 것이다. 워드 라인들(WL4, WL5, WL6, WL7)의 순차적인 전압 변화에 따라 생성되는 전위 웰들(301, 302, 303, 304)을 통해 채널의 전자들이 비트 라인으로 빠져나간다.
예시적인 실시예에 있어서, 워드 라인들(WL4∼WL7)의 단계적인 전압 변화는 하나의 프리챠지 사이클을 구성할 것이다. 프리챠지 사이클의 반복은 채널의 프리챠지 전위의 증가를 의미한다. 비록 도 5a에는 프리챠지 사이클이 한번 행해지는 것으로 도시되어 있지만, 필요에 따라 2번 또는 그 보다 많이 프리챠지 사이클이 제 2 채널 프리챠지 단계(도 3의 S140 단계에 대응함)에서 반복적으로 수행될 수 있다.
예시적인 실시예에 있어서, 프리챠지 사이클 동안 변화되는 워드 라인들의 수가 4개인 것이 예시적으로 설명되었다. 하지만, 모든 워드 라인들(WL0∼WL7)의 전압들이 순차적으로 변화될 수 있음은 잘 이해될 것이다. 따라서, 워드 라인들(WL0∼WL7) 모두 또는 일부를 제어함으로써 추가적으로 채널의 전자들을 비트 라인으로 빼내는 것이 가능하다.
도 6에 도시된 바와 같이, 최외곽 워드 라인(WL7)과 스트링 선택 라인(SSL) 사이에 적어도 하나의 더미 워드 라인(DWL)이 제공될 수 있다. 이러한 경우, 도 7a 및 도 7b에 도시된 바와 같이, 더미 워드 라인(DWL)의 바이어스 조건은 도 4 및 도 5에서 설명된 최외곽 워드 라인(WL7)의 바이어스 조건과 동일하게 설정될 것이다. 이러한 경우, 프리챠지 사이클 동안 워드 라인들(WL5∼WL7)의 바이어스 조건이 워 드 라인들(WL4∼WL6)의 그것과 동일하게 변화될 것이다. 단, 워드 라인(WL4)은 나머지 워드 라인들(WL0∼WL3)과 동일하게 바이어스될 것이다. 비록 더미 워드 라인(DWL)이 최외곽 워드 라인(WL7)과 스트링 선택 라인(SSL) 사이에 제공되더라도, 앞서 설명된 2-단계 채널 프리챠지 방식은 플래시 메모리 장치에 동일하게 적용될 것이다. 비록 도면에는 도시되지 않았지만, 접지 선택 라인(GSL)과 최외곽 워드 라인(WL0) 사이에도 더미 워드 라인(DWL)이 제공될 수 있음은 잘 이해될 것이다.
도 8a는 본 발명의 또 다른 실시예에 따른 제 2 워드 라인 바이어스 조건을 보여주는 도면이고, 도 8b는 본 발명의 또 다른 실시예에 따른 제 2 워드 라인 바이어스 조건 하에 수행되는 채널 프리챠지 동작 동안 변화되는 채널 전위를 보여주는 도면이다.
모든 워드 라인들(예를 들면, WL0∼WL7)이 접지 전압으로 바이어스되는 제 1 워드 라인 바이어스 조건에 따라 채널들이 프리챠지된 후, 제 2 워드 라인 바이어스 조건에 따라 채널들이 프리챠지될 것이다. 제 2 워드 라인 바이어스 조건에 따르면, 도 8a에 도시된 바와 같이, 스트링 선택 라인(SSL)은 전원 전압으로 바이어스되고, 워드 라인들(WL0∼WL7)은 제 2 워드 라인 전압(Vpass1)으로 바이어스될 것이다. 이러한 바이어스 조건에 따르면, 스트링 채널의 전도대(conduction band), 즉, 채널 전위가 낮아질 것이다. 즉, 도 8b에 도시된 바와 같이, 채널을 따라 전위 웰이 형성될 것이다.
이후, 도 8a에 도시된 바와 같이, 워드 라인들(WL4∼WL6)의 전압들이 제 2 워드 라인 전압(Vpass1)에서 제 1 워드 라인 전압(Vneg)으로 순차적으로 변화될 것 이다. 이는 워드 라인(WL7)에 대응하는 메모리 셀의 채널에 형성된 전위 웰(potential well)(401)에 전자들이 모아지게 한다. 그 다음에, 워드 라인(WL7)의 전압은 제 2 워드 라인 전압(Vpass1)에서 제 1 워드 라인 전압(Vneg)으로 변화된다. 이는 전위 웰(401)이 점선으로 도시된 바와 같이 변화됨을 의미한다. 따라서, 전위 웰(401)에 모여졌던 전자들이 비트 라인으로 빠져나갈 것이다. 비트 라인으로 전자들이 빠져나감에 따라, 채널의 전위는 제 1 채널 프리챠지 동작이 수행되는 S120 단계(도 3 참조)에서 프리챠지된 채널 전위보다 높아질 것이다.
예시적인 실시예에 있어서, 워드 라인들(WL4∼WL7)의 단계적인 전압 변화는 하나의 프리챠지 사이클을 구성할 것이다. 프리챠지 사이클의 반복은 채널의 프리챠지 전위의 증가를 의미한다. 비록 도 8a에는 프리챠지 사이클이 한번 행해지는 것으로 도시되어 있지만, 필요에 따라 2번 또는 그 보다 많이 프리챠지 사이클이 제 2 채널 프리챠지 단계(도 3의 S140 단계에 대응함)에서 반복적으로 수행될 수 있다.
예시적인 실시예에 있어서, 프리챠지 사이클 동안 변화되는 워드 라인들의 수가 4개인 것이 예시적으로 설명되었다. 하지만, 모든 워드 라인들(WL0∼WL7)의 전압들이 순차적으로 변화될 수 있음은 잘 이해될 것이다. 따라서, 워드 라인들(WL0∼WL7) 모두 또는 일부를 제어함으로써 추가적으로 채널의 전자들을 비트 라인으로 빼내는 것이 가능하다.
도 9a는 본 발명의 또 다른 실시예에 따른 제 2 워드 라인 바이어스 조건을 보여주는 도면이고, 도 9b는 본 발명의 또 다른 실시예에 따른 제 2 워드 라인 바 이어스 조건 하에 수행되는 채널 프리챠지 동작 동안 변화되는 채널 전위를 보여주는 도면이다. 도 9에 도시된 채널 프리챠지 동작은 아래의 차이점을 제외하면 도 8에 도시된 것과 실질적으로 동일하며, 그것에 대한 설명은 그러므로 생략될 것이다.
도 9a에 도시된 바와 같이, 워드 라인들(WL4, WL7)은 동일한 파형을 갖는다. 다시 말해서, 도 9a 및 도 9b를 참조하면, 워드 라인들(WL4, WL7)이 제 1 워드 라인 전압(Vneg)으로 동시에 설정됨에 따라, 도 9b에 도시된 바와 같이, 워드 라인들(WL4, WL7)에 각각 대응하는 채널의 전도대(conduction band), 즉, 채널 전위가 높아진다. 워드 라인(WL7)의 전압이 제 1 워드 라인 전압(Vneg)으로 변화될 때, 채널의 전자들이 비트 라인으로 빠져나감을 의미한다. 그 다음에, 도 8에서 설명된 바와 같이, 워드 라인들(WL5, WL6)의 전압들이 순차적으로 변화될 것이다. 워드 라인들(WL4, WL5, WL6, WL7)의 순차적인 전압 변화에 채널의 전자들이 비트 라인으로 빠져나간다.
도 8 및 도 9의 경우, 도 6에서 설명된 바와 같이, 최외곽 워드 라인(WL7)과 스트링 선택 라인(SSL) 사이에 적어도 하나의 더미 워드 라인(DWL)이 제공될 수 있다. 이러한 경우, 더미 워드 라인(DWL)의 바이어스 조건은 도 8 및 도 9에서 설명된 최외곽 워드 라인(WL7)의 바이어스 조건과 동일하게 설정될 것이다. 이러한 경우, 프리챠지 사이클 동안 워드 라인들(WL5∼WL7)의 바이어스 조건이 워드 라인들(WL4∼WL6)의 그것과 동일하게 변화될 것이다. 단, 워드 라인(WL4)은 나머지 워드 라인들(WL0∼WL3)과 동일하게 바이어스될 것이다. 비록 더미 워드 라인(DWL)이 최외곽 워드 라인(WL7)과 스트링 선택 라인(SSL) 사이에 제공되더라도, 앞서 설명된 2-단계 채널 프리챠지 방식은 플래시 메모리 장치에 동일하게 적용될 것이다. 비록 도면에는 도시되지 않았지만, 접지 선택 라인(GSL)과 최외곽 워드 라인(WL0) 사이에도 더미 워드 라인(DWL)이 제공될 수 있음은 잘 이해될 것이다.
예시적인 실시예에 있어서, 프리챠지 사이클 동안 변화되는 워드 라인들의 수가 4개인 것이 예시적으로 설명되었다. 하지만, 모든 워드 라인들(WL0∼WL7)의 전압들이 순차적으로 변화될 수 있음은 잘 이해될 것이다. 따라서, 워드 라인들(WL0∼WL7) 모두 또는 일부를 제어함으로써 추가적으로 채널의 전자들을 비트 라인으로 빼내는 것이 가능하다.
도 10a는 본 발명의 또 다른 실시예에 따른 제 2 워드 라인 바이어스 조건 하에 수행되는 채널 프리챠지 동작 동안 변화되는 채널 전위를 보여주는 도면이고, 도 10b는 도 10a에 도시된 채널 전위를 형성하기 위한 제 2 워드 라인 바이어스 조건들을 보여주는 도면이다.
도 10a에 도시된 바와 같이, 워드 라인들(WL4∼WL7)에 각각 대응하는 채널 전위들(즉, 전도대 전위)이 단계적으로 낮아지도록 형성될 수 있다. 이러한 경우, 워드 라인(WL7)에 대응하는 메모리 셀의 채널에 형성된 전위 웰(501)에는 전자들이 모아질 것이다. 이후, 도 10a에 도시된 바와 같이, 전위 웰(501)은 워드 라인(WL7)의 전압을 제 1 워드 라인 전압(Vneg)으로 변화시킴으로써 점선으로 도시된 바와 같이 변화될 것이다. 이는 전위 웰(501)에 모인 전자들 즉, 채널의 전자들이 비트 라인으로 빠져나감을 의미한다. 비트 라인으로 전자들이 빠져나감에 따라, 채널의 전위는 제 1 채널 프리챠지 동작이 수행되는 S120 단계(도 3 참조)에서 프리챠지된 채널 전위보다 높아질 것이다.
도 10a에 도시된 채널 전위는 모든 워드 라인들(WL0∼WL7)을 제 2 워드 라인 전압(Vpass1)으로 설정하고, 그 다음에 워드 라인들(WL4∼WL6)을 점차적으로 또는 동시에 대응하는 전압들로 각각 설정함으로써 형성될 수 있다. 예를 들면, 도 10b의 첫 번째 경우를 참조하면, 먼저, 모든 워드 라인들(WL0∼WL7)은 제 2 워드 라인 전압(Vpass1)으로 설정될 것이다. 그 다음에, 워드 라인(WL4)은 제 1 워드 라인 전압(Vneg)으로 설정되고, 워드 라인들(WL5, WL6)은 제 1 및 제 2 워드 라인 전압들(Vneg, Vpass1) 사이의 다른 전압들(V1, V2)로 각각 설정될 것이다. 워드 라인들(WL4∼WL7)은 동시에 대응하는 전압들로 각각 설정될 것이다. 다른 예로서, 도 10b의 두 번째 경우를 참조하면, 먼저, 모든 워드 라인들(WL0∼WL7)은 제 2 워드 라인 전압(Vpass1)으로 설정될 것이다. 그 다음에, 워드 라인(WL4)은 제 1 워드 라인 전압(Vneg)으로 설정된다. 소정 시간 후에, 워드 라인들(WL5, WL6)은 제 1 및 제 2 워드 라인 전압들(Vneg, Vpass1) 사이의 다른 전압들(V1, V2)로 순차적으로 그리고 소정 간격을 두고 설정될 것이다. 즉, 워드 라인들(WL4∼WL7)은 단계적으로 대응하는 전압들로 각각 설정될 것이다.
도 10b에 도시된 바이어스 조건에 따르면, 채널의 전자들이 전위 웰(501)로 모아지며, 전위 웰(501)에 모아진 전자들은 워드 라인(WL7)의 전압이 제 1 워드 라인 전압(Vneg)으로 변화될 때 비트 라인으로 빠져나간다. 즉, 워드 라인(WL7)의 전압이 제 1 워드 라인 전압(Vneg)으로 변화될 때, 전위 웰(501)은 도 10a에 점선으 로 도시된 바와 같이 변화될 것이다. 전위 웰(501)의 변화는 채널의 전자들이 비트 라인으로 빠져나게 한다. 비트 라인으로 전자들이 빠져나감에 따라, 채널의 전위는 제 1 채널 프리챠지 동작이 수행되는 S120 단계에서 프리챠지된 채널 전위보다 높아질 것이다.
도 11a는 본 발명의 또 다른 실시예에 따른 제 2 워드 라인 바이어스 조건 하에 수행되는 채널 프리챠지 동작 동안 변화되는 채널 전위를 보여주는 도면이고, 도 11b는 도 11a에 도시된 채널 전위를 형성하기 위한 제 2 워드 라인 바이어스 조건들을 보여주는 도면이다.
도 11에 도시된 채널 프리챠지 방식은 모든 워드 라인들(WL0∼WL7)이 제 2 채널 프리챠지 동작의 초기에 제 2 워드 라인 전압(Vpass1) 대신 제 1 워드 라인 전압(Vneg)으로 설정된다는 점을 제외하면 도 10에서 설명된 것과 동일하며, 그것에 대한 설명은 그러므로 생략될 것이다. 도 10 및 도 11의 경우, 도 6에서 설명된 바와 같이, 최외곽 워드 라인(WL7)과 스트링 선택 라인(SSL) 사이에 적어도 하나의 더미 워드 라인(DWL)이 제공될 수 있다. 이러한 경우, 더미 워드 라인(DWL)의 바이어스 조건은 도 10 및 도 11에서 설명된 최외곽 워드 라인(WL7)의 바이어스 조건과 동일하게 설정될 것이다.
예시적인 실시예에 있어서, 프리챠지 사이클 동안 변화되는 워드 라인들의 수가 4개인 것이 예시적으로 설명되었다. 하지만, 모든 워드 라인들(WL0∼WL7)의 전압들이 순차적으로 변화될 수 있음은 잘 이해될 것이다. 따라서, 워드 라인들(WL0∼WL7) 모두 또는 일부를 제어함으로써 추가적으로 채널의 전자들을 비트 라 인으로 빼내는 것이 가능하다.
도 12a는 본 발명의 또 다른 실시예에 따른 제 2 워드 라인 바이어스 조건을 보여주는 도면이고, 도 12b는 본 발명의 또 다른 실시예에 따른 제 2 워드 라인 바이어스 조건 하에 수행되는 채널 프리챠지 동작 동안 변화되는 채널 전위를 보여주는 도면이다.
모든 워드 라인들(예를 들면, WL0∼WL7)이 접지 전압으로 바이어스되는 제 1 워드 라인 바이어스 조건에 따라 채널들이 프리챠지된 후, 제 2 워드 라인 바이어스 조건에 따라 채널들이 프리챠지될 것이다. 제 2 워드 라인 바이어스 조건에 따르면, 도 12a에 도시된 바와 같이, 제 2 채널 프리챠지 동작이 개시되면, 최외곽 워드 라인(WL7)은 제 2 워드 라인 전압(Vpass1)으로 설정되고, 나머지 워드 라인들(WL0WL6)은 제 1 워드 라인 전압(Vneg1)으로 설정될 것이다. 이러한 바이어스 조건에 의하면, 도 12b에 도시된 바와 같이, 워드 라인(WL7)에 대응하는 메모리 셀의 채널에 전위 웰(601)이 형성될 것이다. 전위 웰(601)에는 채널의 전자들이 모아질 것이다. 그 다음에, 도 12a에 도시된 바와 같이, 워드 라인(WL7)의 전압은 제 2 워드 라인 전압(Vpass1)에서 제 1 워드 라인 전압(Vneg1)으로 변경되고, 나머지 워드 라인들(WL0WL6)의 전압들은 제 1 워드 라인 전압(Vneg1)에서 제 3 워드 라인 전압(Vneg2)으로 변경될 것이다. 이러한 바이어스 조건에 따르면, 채널의 전도대가 도 12b의 점선으로 도시된 바와 같이 변화되며, 그 결과 전위 웰(601)에 모여졌던 전자들이 비트 라인으로 빠져나가게 될 것이다. 비트 라인으로 전자들이 빠져나감에 따라, 채널의 전위는 제 1 채널 프리챠지 동작이 수행되는 S120 단계(도 3 참 조)에서 프리챠지된 채널 전위보다 높아질 것이다.
채널의 전자들이 스트링 선택 트랜지스터를 통해 비트 라인으로 빠져나가는 예가 설명되었다. 하지만, 채널의 전자들을 접지 선택 트랜지스터를 통해 공통 소오스 라인으로 빼는 것이 가능함은 잘 이해될 것이다.
도 13은 예시적인 실시예에 따른 플래시 메모리 장치를 포함한 집적 회로 카드를 개략적으로 보여주는 블록도이다.
도 13을 참조하면, 집적 회로 카드(예를 들면, 스마트카드)는 불 휘발성 메모리 장치(1000)와 제어기(2000)를 포함한다. 불 휘발성 메모리 장치(1000)는 도 1에 도시된 것과 실질적으로 동일하며, 그것에 대한 설명은 그러므로 생략될 것이다. 제어기(2000)는 불 휘발성 메모리 장치(1000)를 제어하며, CPU(2100), ROM(2200), RAM(2300), 그리고 입출력 인터페이스(2400)를 포함한다. CPU(2100)는 ROM(2200)에 저장되는 다양한 프로그램들에 의거하여 집적 회로 카드의 동작을 전반적으로 제어하며, 입출력 인터페이스(2400)는 외부와의 인터페이스를 제공한다. 플래시 메모리 장치로서, 불 휘발성 메모리 장치(1000)에는 앞서 설명된 프로그램 방법이 동일하게 적용될 것이다.
플래시 메모리 장치는 전력이 차단되어도 저장된 데이터를 유지할 수 있는 불 휘발성 메모리 장치이다. 셀룰러 폰, PDA 디지털 카메라, 포터블 게임 콘솔, 그리고 MP3P와 같은 모바일 장치들의 사용 증가에 따라, 플래시 메모리 장치는 데이터 스토리지 뿐만 아니라 코드 스토리지로서 보다 널리 사용된다. 플래시 메모리 장치는, 또한, HDTV, DVD, 라우터, 그리고 GPS와 같은 홈 어플리케이션에 사용될 수 있다. 예시적인 실시예들에 따른 데이터 저장 시스템을 포함한 컴퓨팅 시스템이 도 14에 개략적으로 도시되어 있다.
본 발명에 따른 컴퓨팅 시스템은 버스(3001)에 전기적으로 연결된 마이크로프로세서(3100), 사용자 인터페이스(3200), 베이스밴드 칩셋(baseband chipset)과 같은 모뎀(3300), 제어기(3400), 그리고 플래시 메모리들로 구성된 저장 매체(3500)를 포함한다. 모뎀(3300)에는 유선 또는 무선을 통해 네트워크에 연결될 것이다. 저장 매체의 플래시 메모리는 도 1에 도시된 것과 실질적으로 동일하게 구성될 것이다. 플래시 메모리 장치에는 앞서 설명된 프로그램 방법이 동일하게 적용될 것이다. 저장 매체(3500)에는 마이크로프로세서(3100)에 의해서 처리된/처리될 N-비트 데이터(N은 1 또는 그 보다 큰 정수)가 제어기(3400)를 통해 저장될 것이다. 본 발명에 따른 컴퓨팅 시스템이 모바일 장치인 경우, 컴퓨팅 시스템의 동작 전압을 공급하기 위한 배터리(3600)가 추가적으로 제공될 것이다. 비록 도면에는 도시되지 않았지만, 본 발명에 따른 컴퓨팅 시스템에는 응용 칩셋(application chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 모바일 디램, 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
예시적인 실시예에 있어서, 제어기(3400)와 저장 매체(3500)는 반도체 드라이브(Solid State Drive: SSD), 메모리 카드, 등을 구성할 것이다.
플래시 메모리 장치 그리고/또는 제어기는 다양한 형태들의 패키지를 이용하여 실장될 수 있다. 예를 들면, 플래시 메모리 장치 그리고/또는 제어기는 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP), 등과 같은 패키지들을 이용하여 실장될 수 있다.
본 발명의 범위 또는 기술적 사상을 벗어나지 않고 본 발명의 구조가 다양하게 수정되거나 변경될 수 있음은 이 분야에 숙련된 자들에게 자명하다. 상술한 내용을 고려하여 볼 때, 만약 본 발명의 수정 및 변경이 아래의 청구항들 및 동등물의 범주 내에 속한다면, 본 발명이 이 발명의 변경 및 수정을 포함하는 것으로 여겨진다.
도 1은 본 발명의 예시적인 실시예에 따른 플래시 메모리 장치를 개략적으로 보여주는 블록도이다.
도 2는 올 비트 라인 메모리 구조 또는 오드-이븐 메모리 구조를 위해 메모리 셀 어레이를 메모리 블록들로 구성하는 예를 보여주는 도면이다.
도 3은 본 발명의 예시적인 실시예에 따른 플래시 메모리 장치의 프로그램 방법을 설명하기 위한 흐름도이다.
도 4 내지 도 12는 본 발명의 다양한 실시예들에 따른 2-단계 채널 프리챠지 스킴을 설명하기 위한 도면들이다.
도 13은 예시적인 실시예에 따른 플래시 메모리 장치를 포함한 집적 회로 카드를 개략적으로 보여주는 블록도이다.
도 14는 본 발명의 실시예에 따른 플래시 메모리 장치를 포함한 컴퓨팅 시스템을 개략적으로 보여주는 블록도이다.

Claims (10)

  1. 선택 트랜지스터들을 통해 비트 라인들에 각각 연결되고, 워드 라인들에 각각 연결된 메모리 셀들로 각각 구성된 스트링들을 포함하는 플래시 메모리 장치의 채널 프리챠지 방법에 있어서:
    제 1 워드 라인 바이어스 조건에 따라 상기 스트링들의 채널들을 프리챠지하고,
    상기 제 1 워드 라인 바이어스 조건과 다른 제 2 워드 라인 바이어스 조건에 따라 상기 스트링들의 채널들을 프리챠지하는 것을 포함하는 것을 특징으로 하는 채널 프리챠지 방법.
  2. 제 1 항에 있어서,
    상기 제 1 워드 라인 바이어스 조건은 상기 워드 라인들을 접지시키는 것을 포함하는 특징으로 하는 채널 프리챠지 방법.
  3. 제 2 항에 있어서,
    상기 선택 트랜지스터들이 전원 전압으로 바이어스된 상태에서, 상기 비트 라인들은 프로그램될 데이터에 따라 전원 전압과 접지 전압 중 어느 하나로 바이어스되는 것을 특징으로 하는 채널 프리챠지 방법.
  4. 제 3 항에 있어서,
    상기 제 1 워드 라인 바이어스 조건에 따라 프리챠지된 상기 채널들의 전자들은 상기 제 2 워드 라인 바이어스 조건에 따라 상기 비트 라인들로 추가적으로 빠져나가는 것을 특징으로 하는 채널 프리챠지 방법.
  5. 제 1 항에 있어서,
    상기 제 2 워드 라인 바이어스 조건은 상기 워드 라인들 중 비트 라인 측 최외곽 워드 라인에 대응하는 메모리 셀들의 채널들에 전위 웰들이 형성되도록 그리고 상기 전위 웰들에 모아진 전자들이 대응하는 비트 라인들로 빠져나가도록 결정되는 것을 특징으로 하는 채널 프리챠지 방법.
  6. 제 5 항에 있어서,
    상기 최외곽 워드 라인은 더미 워드 라인인 것을 특징으로 하는 채널 프리챠지 방법.
  7. 제 1 항에 있어서,
    상기 제 2 워드 라인 바이어스 조건은 상기 워드 라인들 모두 또는 일부의 워드 라인들에 대응하는 메모리 셀들의 채널들에 전위 웰들이 순차적으로 또는 단계적으로 형성되도록 그리고 비트 라인 측 최외곽 워드 라인에 대응하는 메모리 셀의 채널에 전위 웰에 모아진 전자들이 대응하는 비트 라인들로 빠져나가도록 결정 되는 것을 특징으로 하는 채널 프리챠지 방법.
  8. 제 1 항에 있어서,
    상기 제 2 워드 라인 바이어스 조건에 따라 상기 스트링들의 채널들을 프리챠지하는 것은 한 번 또는 그 보다 많이 반복적으로 행해지는 것을 특징으로 하는 채널 프리챠지 방법.
  9. 선택 트랜지스터들을 통해 비트 라인들에 각각 연결되고, 워드 라인들에 각각 연결된 메모리 셀들로 각각 구성된 스트링들을 포함하는 플래시 메모리 장치의 프로그램 방법에 있어서:
    제 1 워드 라인 바이어스 조건하에서 프로그램될 데이터에 따라 상기 스트링들의 채널들로부터 대응하는 비트 라인들로 전자들을 빼고,
    상기 제 1 워드 라인 바이어스 조건과 다르게 상기 워드 라인들 모두 또는 일부의 워드 라인들의 전압들을 제어하여 상기 스트링들의 채널들로부터 대응하는 비트 라인들로 전자들을 추가적으로 빼고,
    상기 워드 라인들 중 선택된 워드 라인 및 비선택된 워드 라인들을 프로그램 전압과 패스 전압으로 각각 구동하는 것을 포함하는 것을 특징으로 하는 프로그램 방법.
  10. 제 9 항에 있어서,
    상기 워드 라인들 모두 또는 일부의 워드 라인들의 전압들은 상기 워드 라인들 모두 또는 일부의 워드 라인들에 대응하는 메모리 셀들의 채널들에 전위 웰들이 순차적으로 형성되도록 그리고 비트 라인 측 최외곽 워드 라인에 대응하는 메모리 셀의 채널에 전위 웰에 모아진 전자들이 대응하는 비트 라인들로 빠져나가도록 결정되는 것을 특징으로 하는 프로그램 방법.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102677515B1 (ko) * 2016-12-14 2024-06-21 삼성전자주식회사 더미 셀을 가지는 불휘발성 메모리 장치 및 이를 포함하는 메모리 시스템

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102011466B1 (ko) * 2012-08-29 2019-08-16 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그것의 동작 방법
KR102272238B1 (ko) * 2014-09-02 2021-07-06 삼성전자주식회사 불휘발성 메모리 장치 및 그것의 프로그램 방법
US9286987B1 (en) * 2014-09-09 2016-03-15 Sandisk Technologies Inc. Controlling pass voltages to minimize program disturb in charge-trapping memory
JP2022145020A (ja) 2021-03-19 2022-10-03 キオクシア株式会社 メモリシステム

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100210985B1 (ko) * 1994-06-29 1999-07-15 니시무로 타이죠 불휘발성 반도체 기억장치
KR100381962B1 (ko) * 2000-08-07 2003-05-01 삼성전자주식회사 비휘발성 메모리 장치의 로우 디코더
JP3957985B2 (ja) * 2001-03-06 2007-08-15 株式会社東芝 不揮発性半導体記憶装置
US6907497B2 (en) * 2001-12-20 2005-06-14 Kabushiki Kaisha Toshiba Non-volatile semiconductor memory device
KR100502412B1 (ko) * 2002-10-23 2005-07-19 삼성전자주식회사 불 휘발성 반도체 메모리 장치 및 그것의 프로그램 방법
KR100562506B1 (ko) * 2003-12-01 2006-03-21 삼성전자주식회사 플래시 메모리 장치 및 그것의 프로그램 방법
US7355889B2 (en) 2005-12-19 2008-04-08 Sandisk Corporation Method for programming non-volatile memory with reduced program disturb using modified pass voltages
US7355888B2 (en) 2005-12-19 2008-04-08 Sandisk Corporation Apparatus for programming non-volatile memory with reduced program disturb using modified pass voltages
WO2007078793A1 (en) 2005-12-19 2007-07-12 Sandisk Corporation Method for programming non-volatile memory with reduced program disturb using modified pass voltages
KR20080022943A (ko) 2006-09-08 2008-03-12 주식회사 하이닉스반도체 낸드 플래시 메모리의 프로그램 방법
JP2008135100A (ja) 2006-11-28 2008-06-12 Toshiba Corp 半導体記憶装置及びそのデータ消去方法
US7511996B2 (en) * 2006-11-30 2009-03-31 Mosaid Technologies Incorporated Flash memory program inhibit scheme
JP4939971B2 (ja) * 2007-02-20 2012-05-30 株式会社東芝 不揮発性半導体メモリ

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102677515B1 (ko) * 2016-12-14 2024-06-21 삼성전자주식회사 더미 셀을 가지는 불휘발성 메모리 장치 및 이를 포함하는 메모리 시스템

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