KR20080022943A - 낸드 플래시 메모리의 프로그램 방법 - Google Patents

낸드 플래시 메모리의 프로그램 방법 Download PDF

Info

Publication number
KR20080022943A
KR20080022943A KR1020060086817A KR20060086817A KR20080022943A KR 20080022943 A KR20080022943 A KR 20080022943A KR 1020060086817 A KR1020060086817 A KR 1020060086817A KR 20060086817 A KR20060086817 A KR 20060086817A KR 20080022943 A KR20080022943 A KR 20080022943A
Authority
KR
South Korea
Prior art keywords
voltage
channel
program
cell string
line
Prior art date
Application number
KR1020060086817A
Other languages
English (en)
Inventor
정성재
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020060086817A priority Critical patent/KR20080022943A/ko
Publication of KR20080022943A publication Critical patent/KR20080022943A/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/12—Programming voltage switching circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/30—Power supply circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3418—Disturbance prevention or evaluation; Refreshing of disturbed memory data

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Read Only Memory (AREA)

Abstract

본 발명은 낸드 플래시 메모리의 프로그램 방법에 관한 것으로, 전압 조건을 조절하여 채널의 프리-차지 레벨과 부스팅(Boosting) 능력을 높여 워드 라인과 채널간의 포텐셜(potential) 차이를 최소화함으로써 프로그램 디스터번스(disturbance) 현상을 감소시킬 수 있다.
플래시, 디스터번스, 부스팅, DSL, 채널, 프로그램

Description

낸드 플래시 메모리의 프로그램 방법{Program method of a NAND flash memory}
도 1a는 본 발명의 실시 예로서 프로그램 동작시 선택된 셀 스트링을 나타낸 단면도이다
도 1b는 본 발명의 실시 예로서 프로그램 동작시 선택되지 않은 셀 스트링을 나타낸 단면도로서 도 1a와 서로 이웃하는 스트링이다.
도 2는 웰에 전압 인가시 드레인 선택 라인에 인가되는 전압에 따른 선택되지 않은 셀의 문턱 전압(Vt) 변화를 나타낸 그래프이다.
<도면의 주요부분에 대한 부호의 설명>
10 : 셀 스트링 12 : 드레인 선택 라인
14 : 소스 선택 라인 16 : 선택된 셀의 워드 라인
18 : 선택되지 않은 셀들의 워드 라인
D : 드레인 S : 소스
본 발명은 낸드 플래시 메모리의 프로그램 방법에 관한 것으로, 특히, 전압 조건을 조절하여 프로그램 동작시 발생하는 프로그램 디스터번스(disturbance) 현상을 최소화시키기 위한 낸드 플래시 메모리의 프로그램 방법에 관한 것이다.
낸드 플래시 메모리 소자 개발에 있어서 프로그램 동작시 선택된 셀이 프로그램되는 동시에 선택되지 않은 셀까지 프로그램되는 프로그램 디스터번스 현상이 발생한다. 이러한 현상을 해결하기 위하여 여러 가지 방안들을 연구하고 있다. 현재, 프로그램 디스터번스를 방지하기 위해 동작 전압에서는 웰에 0V, 즉 그라운드(ground) 상태를 유지시키고 있다.
그러나, 프로그램시 선택되지 않은 셀에 대한 전압 조건에서는 프로그램 디스터번스를 방지하기 위해 채널의 포텐셜(potential)을 올려야 하는데, 채널의 포텐셜을 올리는 데는 어느 정도 한계가 있다.
상술한 문제점을 해결하기 위해 안출된 본 발명의 목적은 전압 조건을 조절하여 프로그램 동작시 발생하는 프로그램 디스터번스 현상을 최소화시키기 위한 낸드 플래시 메모리의 프로그램 방법을 제공하는 데 있다.
본 발명의 실시 예에 따른 낸드 플래시 메모리의 프로그램 방법은, 다수의 셀이 직렬 연결되어 구성된 셀 스트링, 상기 셀 스트링과 드레인 및 상기 셀 스트링과 공통 소스 사이에 드레인 선택 라인 및 소스 선택 라인이 각각 구성된 스트링에 있어서, 프로그램 동작시 선택되지 않은 셀 스트링의 웰에 제1 전압을 인가하는 단계와, 비트 라인과 상기 드레인 선택 라인에 전원 전압 인가시 상기 드레인 선택 라인의 문턱 전압만큼 감소된 제2 전압이 채널 쪽으로 전달되는 단계와, 워드 라인에 프로그램 전압 인가시 상기 채널에 존재하는 상기 제2 전압만큼의 전하가 커플링되어 상기 채널 내의 전압이 상승하는 단계를 포함하는 낸드 플래시 메모리의 프로그램 방법을 제공한다.
상기에서, 제1 전압은 Vcc 내지 Vcc-Vt인 것이 바람직하다.
제1 전압은 비트 라인과 드레인 선택 라인에 인가되는 전원 전압보다 낮은 것이 바람직하다.
웰에 인가되는 제1 전압은 비트 라인과 드레인 선택 라인에 인가되는 전원 전압과 동시에 인가되는 것이 바람직하다.
웰에 인가되는 제1 전압은 프로그램 동작이 끝난 후 비트 라인이 0V로 디스-차지될 때까지 인가되는 것이 바람직하다.
제2 전압은 Vcc-Vt인 것이 바람직하다.
이하, 첨부된 도면을 참조하여 본 발명의 실시 예를 상세히 설명하면 다음과 같다.
도 1a 및 도 1b는 본 발명의 실시 예에 따른 낸드 플래시 메모리의 프로그램 방법을 설명하기 위해 도시한 소자의 단면도로서, 도 1a는 프로그램 동작시 선택된 셀 스트링을 나타낸 단면도이고, 도 1b는 프로그램 동작시 선택되지 않은 셀 스트링을 나타낸 단면도로서 도 1a와 서로 이웃하는 스트링이다.
도 1a 및 도 1b를 참조하면, 낸드형 플래시 메모리 소자는 다수의 셀 블록을 포함하여 구성되는데, 셀 블록은 데이터를 저장하기 위한 다수의 셀이 직렬 연결되어 구성되는 셀 스트링(10)이 다수 형성되고, 셀 스트링(10)과 드레인(D) 및 셀 스트링(10)과 공통 소스(S) 사이에 드레인 선택 라인(12) 및 소스 선택 라인(14)이 각각 형성되어 구성된다.
상기와 같이 구성되는 낸드형 플래시 메모리 소자는 셀의 플로팅 게이트에 FN 터널링을 이용하여 전자를 주입하거나 방출시킴으로써 프로그램 또는 소거를 실시하는데, 소거는 블록 단위로 실시하고, 프로그램은 선택된 셀 단위로 실시하게 된다. 낸드형 플래시 메모리 소자의 프로그램을 위해서는 선택된 셀의 워드 라인(16)에 18V 정도의 고전압을 인가하고, 웰에 0V를 인가한다. 그리고 선택되지 않은 셀들이 프로그램되는 것을 방지하기 위해 선택되지 않은 셀들의 워드 라인(18)에 프로그램 전압보다 낮은 패스 전압, 즉 10V를 인가하고, 비트 라인, 드레인 선택 라인(12) 및 공통 소스(S)에는 0V보다 높은 전압, 예를 들어 전원 전압(Vcc)을 인가한다. 소스 선택 라인(14)에는 채널 오프(channel off) 시키기 위하여 0V를 인가한다. 이와 같이 나열된 전압 조건들은 프로그램 동작시 선택된 셀 스트링에 적 용되는 것으로 선택되지 않은 셀 스트링에도 동일하게 적용되며, 선택되지 않은 셀 스트링에는 선택된 셀 스트링과 같이 웰에 0V를 인가하는 것이 아니라, 웰에 특정 포지티브(positive) 전압을 인가한다. 이때, 웰에 인가되는 특정 포지티브 전압은 드레인 선택 라인(12)과 비트 라인에 인가되는 전압보다 낮은 전압이다.
상기와 같은 전압 조건들을 이용하여 선택되지 않은 셀 스트링에서 채널 셀프 부스팅(Channel Self Boosting) 현상을 발생시킨다. 비트 라인과 드레인 선택 라인(12)에 전원 전압(Vcc)이 인가되면 드레인 선택 라인(12)의 문턱 전압(Vt) 만큼 감소된 전압(Vcc-Vt)이 채널 쪽으로 전달된다. 이때, 프리-차지 레벨은 문턱 전압(Vt)만큼 더 높아지게 되고, 비트 라인과 드레인 선택 라인(12)에 인가되는 전원 전압은 웰에 인가되는 특정 포지티브 전압과 동시에 인가된다. 그 이후에 워드 라인에 프로그램 전압이 인가되면 캐패시턴스(capacitance) 작용에 의해 채널에 존재하는 Vcc-Vt 만큼의 전하가 커플링(coupling) 되어 채널 내의 전압이 상승하게 된다. 웰에 인가되는 특정 포지티브 전압은 프로그램 동작이 끝난 후 비트 라인이 0V로 디스-차지(dis-charge)될 때까지 인가한다.
따라서, 프리-차지 레벨이 높으면 그만큼 채널 부스팅의 시작 포인트(point)가 높아지게 되고, 워드 라인에 프로그램 전압이 인가되더라도 채널과 워드 라인간의 포텐셜 차이도 그만큼 줄어들게 되므로 선택되지 않는 셀이 프로그램될 확률이 줄어들어 디스터번스 현상을 감소시킬 수 있다. 게다가, 프리-차지 동작에서뿐만 아니라, 선택되지 않는 셀의 동작 중에 일정 레벨의 전압이 웰에 인가되어도 프로그램 디스터번스에는 영향을 미치지 않는다. 또한, 프리-차지 동작 중에 웰의 전압 이 드레인 선택 라인(12)의 문턱 전압(Vt)을 떨어뜨리는 것 외에도 초기 채널의 전압을 0V가 아닌 어느 정도의 전압이 플로팅된 상태가 되도록 만들므로 이것 또한 채널의 부스팅에도 도움을 줄 수 있다.
그러나, 웰에 0V가 아닌 일정 구간 내에서 특정 포지티브 전압, 즉 Vcc 내지 Vcc-Vt 정도의 전압을 인가할 경우 프로그램 디스터번스 현상을 감소시킬 수 있지만, 웰에 Vcc-Vt 정도의 전압 이상으로 인가할 경우 채널에 누설 전류(leakage)가 발생한다. 따라서, 웰에 전압 인가시 Vcc 내지 Vcc-Vt 정도의 전압을 인가하는 것이 바람직하다.
도 2는 웰에 전압 인가시 드레인 선택 라인에 인가되는 전압에 따른 선택되지 않은 셀의 문턱 전압(Vt) 변화를 나타낸 그래프이다.
도 2를 참조하면, 프로그램 디스터번스가 감소하는 조건에서 웰에 전압 인가시 드레인 선택 라인에 인가되는 전압을 변화하였을 때 선택되지 않은 셀의 문턱 전압(Vt)이 얼마나 상승하는지에 대해 나타내고 있다. 선택되지 않은 셀의 문턱 전압(Vt)이 높은 경우가 프로그램 디스터번스가 취약함을 나타낸 것이고, 선택되지 않은 셀의 문턱 전압(Vt)이 낮은 경우가 프로그램 디스터번스가 감소하는 것을 나타낸다. 여기서, a와 b는 문턱 전압(Vt)을 나타낸 것으로 a와 b는 0보다 큰 값이며 b보다 a가 더 큰 값을 나타낸다.
본 발명의 기술 사상은 상기 바람직한 실시 예에 따라 구체적으로 기술되었 으나, 상기한 실시 예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주지하여야 한다. 또한, 본 발명의 기술 분야에서 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시 예가 가능함을 이해할 수 있을 것이다.
상술한 바와 같이 본 발명의 효과는 다음과 같다.
첫째, 전압 조건을 조절하여 채널의 프리-차지 레벨과 부스팅 능력을 높여 워드 라인과 채널간의 포텐셜 차이를 최소화함으로써 프로그램 디스터번스 현상을 감소시킬 수 있다.
둘째, 프로그램 디스터번스 현상을 감소시킴으로써 수율을 향상시킬 수 있다.

Claims (6)

  1. 다수의 셀이 직렬 연결되어 구성된 셀 스트링, 상기 셀 스트링과 드레인 및 상기 셀 스트링과 공통 소스 사이에 드레인 선택 라인 및 소스 선택 라인이 각각 구성된 스트링에 있어서,
    프로그램 동작시 선택되지 않은 셀 스트링의 웰에 제1 전압을 인가하는 단계;
    비트 라인과 상기 드레인 선택 라인에 전원 전압 인가시 상기 드레인 선택 라인의 문턱 전압만큼 감소된 제2 전압이 채널 쪽으로 전달되는 단계; 및
    워드 라인에 프로그램 전압 인가시 상기 채널에 존재하는 상기 제2 전압만큼의 전하가 커플링되어 상기 채널 내의 전압이 상승하는 단계를 포함하는 낸드 플래시 메모리의 프로그램 방법.
  2. 제1항에 있어서, 상기 제1 전압은 Vcc 내지 Vcc-Vt인 낸드 플래시 메모리의 프로그램 방법.
  3. 제1항에 있어서, 상기 제1 전압은 상기 비트 라인과 드레인 선택 라인에 인가되는 상기 전원 전압보다 낮은 낸드 플래시 메모리의 프로그램 방법.
  4. 제1항에 있어서, 상기 웰에 인가되는 상기 제1 전압은 상기 비트 라인과 드레인 선택 라인에 인가되는 상기 전원 전압과 동시에 인가되는 낸드 플래시 메모리의 프로그램 방법.
  5. 제1항에 있어서, 상기 웰에 인가되는 상기 제1 전압은 상기 프로그램 동작이 끝난 후 상기 비트 라인이 0V로 디스-차지될 때까지 인가되는 낸드 플래시 메모리의 프로그램 방법.
  6. 제1항에 있어서, 상기 제2 전압은 Vcc-Vt인 낸드 플래시 메모리의 프로그램 방법.
KR1020060086817A 2006-09-08 2006-09-08 낸드 플래시 메모리의 프로그램 방법 KR20080022943A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020060086817A KR20080022943A (ko) 2006-09-08 2006-09-08 낸드 플래시 메모리의 프로그램 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020060086817A KR20080022943A (ko) 2006-09-08 2006-09-08 낸드 플래시 메모리의 프로그램 방법

Publications (1)

Publication Number Publication Date
KR20080022943A true KR20080022943A (ko) 2008-03-12

Family

ID=39396743

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020060086817A KR20080022943A (ko) 2006-09-08 2006-09-08 낸드 플래시 메모리의 프로그램 방법

Country Status (1)

Country Link
KR (1) KR20080022943A (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8295097B2 (en) 2009-10-15 2012-10-23 Samsung Electronics Co., Ltd. Channel precharge and program methods of a nonvolatile memory device
US9905298B2 (en) 2015-09-17 2018-02-27 Samsung Electronics Co., Ltd. Nonvolatile memory device and methods of operating the same including floating a common source line based on at least one of a program command and an access address

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8295097B2 (en) 2009-10-15 2012-10-23 Samsung Electronics Co., Ltd. Channel precharge and program methods of a nonvolatile memory device
US9905298B2 (en) 2015-09-17 2018-02-27 Samsung Electronics Co., Ltd. Nonvolatile memory device and methods of operating the same including floating a common source line based on at least one of a program command and an access address

Similar Documents

Publication Publication Date Title
US8873297B2 (en) Select gate programming in a memory device
US7596026B2 (en) Program method of non-volatile memory device
US8599614B2 (en) Programming method for NAND flash memory device to reduce electrons in channels
CN102394099B (zh) 页面擦除的非易失性半导体存储器
KR100763093B1 (ko) 플래쉬 메모리 장치의 프로그램 방법
KR100895855B1 (ko) 메모리 셀들의 소거 속도 편차를 줄이는 플래시 메모리장치 및 그것의 소거 방법
US8638609B2 (en) Partial local self boosting for NAND
US8050098B2 (en) Program method of nonvolatile memory device
US20110026330A1 (en) Program method of flash memory device
US7382651B2 (en) Nonvolatile semiconductor memory device
KR101678599B1 (ko) 비휘발성 반도체 메모리 장치
US8223541B2 (en) Non-volatile semiconductor memory, and the method thereof
US8848446B2 (en) Nonvolatile semiconductor memory device
US9349456B2 (en) Method of operating non-volatile memory device
US8923064B2 (en) Semiconductor memory device and method of operating the same
US7768833B2 (en) Method of programming non-volatile memory device
KR20010044901A (ko) 읽기 시간을 줄일 수 있는 불휘발성 반도체 메모리 장치
US8665652B2 (en) Method for erasing memory array
US9779820B1 (en) Non-volatile memory and programming method thereof
KR20080022943A (ko) 낸드 플래시 메모리의 프로그램 방법
KR20090075535A (ko) 넓은 패스 전압 윈도우를 얻는 플래쉬 메모리 장치의프로그램 검증 방법
KR20100022228A (ko) 불휘발성 메모리 소자 및 그 동작 방법
KR20100119165A (ko) 플래시 메모리 장치 및 이의 프로그램 방법
JP2007026485A (ja) 不揮発性半導体記憶装置
KR20100119164A (ko) 불휘발성 메모리 소자의 소거 방법

Legal Events

Date Code Title Description
WITN Withdrawal due to no request for examination