JP2007026485A - 不揮発性半導体記憶装置 - Google Patents
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Abstract
【解決手段】 不揮発性半導体記憶装置は、閾値電圧の相違を利用してデータを記憶する複数個のメモリセルを有するメモリアレイ1と、メモリセルに供給する電圧を発生する電圧発生部50と、スタンバイ状態において、電圧発生部50を制御してメモリセルのコントロールゲートと、ウエル、ドレインおよびソースの少なくともいずれか一つとの間に所定の電位差を生じさせる論理部2とを備える。
【選択図】 図1
Description
本実施の形態は、スタンバイ状態においてメモリセルのコントロールゲートを接地電位以外の電位とする不揮発性半導体記憶装置に関する。
図1(a)は、本発明の第1の実施の形態に係る不揮発性半導体記憶装置の構成を示す図である。以下、本実施の形態に係る不揮発性半導体記憶装置はNOR型フラッシュメモリであり、また、メモリセルは2ビットのデータを記憶すると仮定して説明する。
図4は、DL寿命およびコントロールゲートに供給される電圧の関係を示す図である。ここで、DL寿命とは、不揮発性半導体記憶装置がDL不良になるまでの時間であり、データ保持特性を表わす指標の一つである。
本実施の形態は、スタンバイ状態においてメモリセルのウエル、ドレインおよびソースを接地電位以外の電位とする不揮発性半導体記憶装置に関する。本実施の形態に係る不揮発性半導体記憶装置の構成および基本動作は第1の実施の形態に係る不揮発性半導体記憶装置と同様である。
図4に示す場合において、本発明の第2の実施の形態に係る不揮発性半導体記憶装置では、スタンバイ状態において、メモリアレイ1のメモリセルのCGに接地電圧を供給し、かつ、メモリセルのウエル、ソースおよびドレインに負電圧、たとえば−1Vを供給する。以下、この動作について詳しく説明する。
本実施の形態は、スタンバイ状態においてメモリセルのCG、ウエル、ドレインおよびソースを接地電位以外の電位とする不揮発性半導体記憶装置に関する。本実施の形態に係る不揮発性半導体記憶装置の構成および基本動作は第1の実施の形態に係る不揮発性半導体記憶装置と同様である。
図4に示す場合において、本発明の第3の実施の形態に係る不揮発性半導体記憶装置では、スタンバイ状態において、メモリアレイ1のメモリセルのCGに正電圧、たとえば1Vを供給し、かつ、メモリセルのウエル、ソースおよびドレインに負電圧、たとえば−1Vを供給する。以下、この動作について詳しく説明する。
本発明は、上記実施の形態に限定されるものではなく、たとえば以下の変形例も含まれる。
本発明の実施の形態にかかる不揮発性半導体記憶装置は、NOR型フラッシュメモリであると仮定して説明したが、これに限定されるものではなく、閾値電圧の相違を利用してデータを記憶する不揮発性メモリであれば本発明を適用することが可能である。たとえば、NAND型フラッシュメモリおよびAG−AND型フラッシュメモリであってもよく、また、窒化膜等の絶縁膜層に電荷を蓄積させるNROM(Nitride Read Only Memory)に適用することも可能である。
Claims (6)
- 閾値電圧の相違を利用してデータを記憶する複数個のメモリセルと、
前記メモリセルに供給する電圧を発生する電圧発生部と、
スタンバイ状態において、前記電圧発生部を制御して前記メモリセルのコントロールゲートと、ウエル、ドレインおよびソースの少なくともいずれか一つとの間に所定の電位差を生じさせる論理部とを備える不揮発性半導体記憶装置。 - 前記論理部は、スタンバイ状態において、前記電圧発生部を制御して前記メモリセルのコントロールゲート、ウエル、ドレインおよびソースのうちのいずれか一つに接地電圧以外の電圧を供給し、かつ、前記メモリセルの他の箇所には接地電圧を供給する請求項1記載の不揮発性半導体記憶装置。
- 前記論理部は、スタンバイ状態において、前記電圧発生部を制御して前記メモリセルのウエルに接地電圧以外の電圧を供給し、かつ、前記メモリセルのコントロールゲート、ドレインおよびソースに接地電圧を供給する請求項2記載の不揮発性半導体記憶装置。
- 前記論理部は、スタンバイ状態において、前記電圧発生部を制御して前記メモリセルのウエル、ドレインおよびソースに接地電圧以外の同一電圧を供給し、かつ、前記メモリセルのコントロールゲートに接地電圧を供給する請求項1記載の不揮発性半導体記憶装置。
- 前記論理部は、外部からの命令に基づいて前記スタンバイ状態における前記電圧発生部の制御を行なうか否かを決定する請求項1記載の不揮発性半導体記憶装置。
- 前記論理部は、スタンバイ状態において、前記電圧発生部を制御して前記複数個のメモリセルの一部のメモリセルにおけるコントロールゲートと、ウエル、ドレインおよびソースの少なくともいずれか一つとの間に所定の電位差を生じさせ、かつ、前記一部のメモリセル以外の前記メモリセルにおけるコントロールゲート、ウエル、ドレインおよびソースを同電位とする請求項1記載の不揮発性半導体記憶装置。
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