TWI326487B - Non-volatile storage system and method for programming non-volatile storage - Google Patents

Description

丄以6487 九、發明說明： . 【發明所屬之技術領域】 本發明係關於程式化具有較低程式干擾的非揮發性記憶 , it ° " 【先前技術】 半導體記憶體已越來越普遍地用於各種電子器件。例 如，非揮發性半導體記憶體係用於蜂巢式電話、數位相 • 機、個人數位助理、行動計算器件、非行動計算器件及其 他益件。電可抹除可程式化唯讀記憶體（eepr〇m)及快閃 • 記憶體係屬於最普遍的非揮發性半導體記憶體。與傳統、 具有完全特徵的EEPROM相比，採用快閃記憶體（亦係一種 類型的EEPROM)，可在—個步驟中抹除整個記憶體陣列或 該記憶體之一部分的内容。 傳統EEPROM與快閃記憶體皆使用一浮動閘極，其係定 位在半導體基板中的一通道區域上面並與該通道區域絕 _ 緣°玄浮動閘極係定位在源極區與ί及極區之間。一控制閉 極係提供在該浮動閘極上面並與該閘極絕緣。藉由保留在 ·， 肖浮動閘極上的電荷之數量來控制如此形成的電晶體之臨 •- 界電壓即，在接通電晶體之前，為允許在源極與汲極之 間傳導而必須向該控制閘極施加的最小數量之電壓係藉由 子動間極上的電荷之位準來控制。 某些EEPROM及快閃記憶體器件具有用於健存兩個範圍 之電荷的-浮動閘極’並因此可在兩種狀態(例如一抹除 〃程式化狀態）之間程式化/抹除該儲存元件。此快 H7263.doc 1^/0487 門》己隐體β件有時稱為二進制快閃記憶體器件，因為每— 儲存元件可以儲存一位元資料。 -多狀態(還稱為多位階)快閃記憶體器件係藉由識別多 個不同H允許/有效的程式化臨界電塵範圍來實施。各 不同臨界電覆範圍對應於記憶體器件中所編碼的資料位元 集之一預定數值。例如，當可將儲存元件放置在對應於四 個不同臨界電塵範圍的四個離散電荷帶之-中時，每一儲 存元件可以儲存兩個資料位元。 通常而言，在一程式操作期間施加於控制閉極之一程式 «V咖係施加為一系列脈衝，其幅度隨時間而增加。在 可行的方法中，脈衝之幅度係隨每次連續脈衝而增加 預定步進大小’例如W V。可以將Vpgm施加於快閃 W體:¾件之控制閘極。在程式脈衝之間的週期中，實施 驗°且#作。即，在連續程式化脈衝之間讀取加以並列程式 =元件群件之各元件的程式化位準m該位準係等 也、’系大於正將兀件程式化至的一驗證位於 快：記憶體元件陣列而言，可針對-元件之每-狀態執；； :證步驟以決定該元件是否已到達其與資料相關聯的驗 =準二’能夠在四種狀態中儲存資料之一多狀態記 此:了牝需要針對三個比較點來執行驗證操作。 ^卜，當程式化EEP職或快閃記憶體器件（例如ναν〇 開極:跡決閃記憶體器件）時，通常將％施加於控制 線進行接地，從而使來自單元或記憶體 例儲存元件)的電子得以注入浮動閑極中。當電子在浮 U7263.doc 1326487 ' 冑閘極中累積時，浮動閘極變成帶負電並且記憶體元件之 ; 自界電壓會升高’以便將記憶體元件視為係處於程式化狀 態。在標題為「非揮發性記憶體之源極側自我增壓技術」 ， 之美料利案6,859，州及2005年2月3日公佈的標題為「伯 、 測過程式化記憶體」之美國專利申請公告案2005/0024939 中可找到關於此類程式化的更多資訊，兩個中請案係全部 以引用的方式併入本文。 • 在程式化一選擇之記憶體元件期間，可以在稱為程式干 擾的一程序中不注意地程式化鄰近記憶體元件。例如，當 • 將\"施加於一字線時，可能會不注意地程式化一記憶體 • 元件，其並非表示欲加以程式化但是係在與得到選擇以進 行程式化之一記憶體元件相同的字線上。可使用若干技術 來防止程式干擾。例如，採用自我增壓，可電性隔離與未 選擇之位元線相關聯之通道，並且在程式化期間將一通過 電壓（例如10 V)施加於與未選擇之記憶體元件相關聯的字 • 線。未選擇之字線與未選擇之位元線相關聯之通道耦合， 從而使一電壓（例如8 V)存在於未選擇之位元線之通道中， • 此趨向於減小程式干擾。因此，自行增壓使電壓增壓存在 • 於通道内’此趨向於降低橫跨穿隧氧化物之電壓並因而減 小程式干擾。此外’局部自我增壓（LSB)與抹除區域自我 增壓（EA SB)嘗試藉由將先前程式化元件之通道與所禁止的 元件之通道隔離來減小程式干擾。 然而，隨著不斷地減小記憶體元件方面的通道長度（例 如90 nm或更少）’減小程式干擾的傳統通道增壓技術之能 117263.doc 1326487

力會折衷。特定言之，記憶體元件之通道長度可能變得太 短以致不能充分地隔離選擇之字線之汲極與源極側上的兩 個分離地增壓通道區域。因此，可以降低增壓通道電壓， 從而使程式干擾惡化。另外，帶至帶穿隧或與閘極引發的 汲極洩漏（GIDL)相關的崩潰可能出現在接地字線之汲極附 近。由於此崩潰，可以對增壓通道進行放電，從而引起程 式干擾，及/或可產生熱載子，其係注射在穿隧氧化物中 或注入記憶體單元之浮動閘極。需要提供改良式程式干擾 減小的一裝置，其解決以上及其他問題。 【發明内容】 本發明提供-裝置，其用於程式化非揮發性記憶體元 件，其中減小程式干擾。

在-項具體實施例中，用於程式化非揮發性儲存器的裝 置包含一非揮發性儲存元件集，以及與該非揮發性儲存‘ 件集進行通信的一或多個管理電路。該一或多個管理電路 接收對轉進行程式化的—請求，並為回應料求，藉由 對-選擇之字線施加—程式化㈣而程式化該非揮發性健 存凡件集中的一選擇之非揮發性儲存元件。另外，在程式 化期間’將較高通過電壓施加於與先前程式化的非揮發性 儲存兀件相關聯之字線而非施加於與未程式化及/或部分 程式化的非揮發性儲存元件相關聯之字線。通過電愿對相 關聯的通道區域之一電位進行增塵。特定而言’盘先前程 =化的非揮發㈣存元件相„之料區域的f位係接近王 。與未程式化及/或部分程式化的非揮發性儲存元件相關 Η 7263.doc 1326487 聯之通道區域的電位平衡。因此，通過電壓中的壓差減小 從與未程式化及/或部分程式化的非揮發性儲存元件相關 聯之通道區域至與先前程式化的非揮發性儲存元件相關聯 之通道區域的電荷之洩漏。根據實施方案，通過電壓中的 屢差可以接近兩至三伏特。此外，當該非揮發性儲存元件 集係在一源極側上開始程式化並在一汲極側上結束時，將 較高通過電遷施加於源極側字線而非施加於汲極側字線。

在另一具體實施例中，用於程式化非揮性儲存器的一裝 置藉由對-選擇之字線施加一程式化電壓而程式化一非揮 發性儲存元件集中的一選擇之非揮發性儲存元#。另外， 在程式化期間’將通過電歷施加於字線以便在先前程式的 非揮發性儲存元件與未程式化及/或部分程式化的非揮發 性儲存元件之間形成一隔離區域。 【實施方式】 適合於實施本發明的非揮發性記憶體系統之—範例使用 NAND快閃記憶體結構，其中將多個電晶體串聯配置在一 NAND串中的兩個選擇閉極之間。目i係顯示—個财仙串 的俯視圖圖2係其等效電路。圖】與2中描述的nand串包 :四個電晶體100、102、1〇4與1〇6，其係串聯配置並夾在 第一選擇閘極120與一第二選擇閘極122之間。選擇閘極 120與122將NAND串分別與位元線接點126與源極線接點 128連接。藉由將適當電壓分別施加於控制閘極120CG與 122CG來控制選擇開極咖與^。電晶體ι〇〇、ι〇2、ι〇4 及106之每個均具有一 控制閘極與一浮動閘極。電晶體1 00 117263.doc 1326487 具有控制閘極100CG與浮動閘極i〇〇FG。電晶體102包含控 制閘極102CG與浮動閘極i〇2FG。電晶體104包含控制閘極 l〇4C<3與浮動閘極104FG。電晶體10ό包含一控制閘極 1〇6CG與浮動閘極1〇6FG。將控制閘極i〇〇CG、102CG、 104CG及106CG分別與字線WL3、WL2、WL1及WL0連 接。在一項可行設計中，電晶體1〇〇、1〇2、1〇4及1〇6分別 係s己憶體單元或儲存元件。在其他設計中，該等儲存元件 可包含多個電晶體或可以係不同於圖丨及2中所描述的電晶 體。將選擇閘極120與汲極選擇線SGD連接，而將選擇閘 極122與源極選擇線sgs連接。 圖3提供以上說明的1^八1^1；)串之斷面圖。在p井區域14〇中 形成NAND串之電晶體。每個電晶體包含一堆疊式閘極結 構’其包含一控制閘極（1〇〇〇〇、1〇2CG、1〇4Cg&1〇6Cg) 與一浮動閘極（100FG、102FG、104FG及106FG)。將該等 浮動閘極形成於一氧化物或其他介電膜頂上的？型井之表 面上。控制閘極係在浮動閘極上面，一中間多晶矽介電層 分離控制閘極與浮動閘極。記憶體元件（1〇〇、1〇2 ' 及 106)之控制閘極形成字線。鄰近元件之間共享N+摻雜層 30 132 I34、136及138，從而將該等元件彼此串聯連 接以形成NAND串。此等N+摻雜層形成該等元件之每個的 源極與汲極。例如，N+摻雜層13〇作為電晶體122之汲極與 電晶體106之源極，N+摻雜層132作為電晶體1〇6之汲極與 電晶體104之源極’ N+摻雜層134作為電晶體1〇4之汲極與 電晶體1〇2之源極，N+摻雜層136作為電晶體1〇2之汲極與 II7263.doc 電晶體100之源極’而N+摻雜層138作為電晶體1〇〇之汲極 與電晶體120之源極。N+摻雜層126#Nand串之位元線連 接，而^摻雜層128與多個财_串之共同源極線連接。 應庄思儘官圖1至3顯不在NAND串令的四個記憶體元 件’但四個電晶體之使用僅提供為一範例。本文說明之技 術所用的NAND串可以具有少於四個記憶體元件或多於 四介記憶體元件。例如，某些NAND串將包含八' 十六、 十 八十四個或更多儲存元件。本文之說明不限於 NAND串中的任何特定數目之記憶體元件。 -般而·τ ’本發明可以用於藉由F〇wIer_N〇rdheim穿隧 所程式化並抹除的的器件。本發明還可應用於使用三層介 電質（例如由石夕氧化物、石夕氮化物與石夕氧化物（ΟΝΟ)形成的 介電質)以儲存電荷而非浮動閘極之器件。由嶋形成的 三層介電質係夾在-導電控制閉極與記憶體元件通道上面 的半導體基板之—表面上。本發明還可應用於將（例如）導 電材料（例如毫微晶體）之較小島狀物用作電荷儲存區域而 非浮動閘極的器件。可以採用與以浮動閘極為基礎的 D I·夬閃益件類似之方式來程式化並抹除此類記憶體器 件。 圖4係描述二個NAND串之電路圖。使用結構的快 問記憶體系統之-典型架構包含若干NAND串。例如，三 個^AND串201 ' 203及205係顯示在具有更多NAND串的記 憶體陣列中。該等NAND串之每個包含二個選擇電晶體與 四個儲存元件。例如，NAND串2〇1包含選擇電晶體220與 117263.doc 230，以及記憶體元件222、224、226與228。NAND串203 包含選擇電晶體240與250，以及記憶體元件242、244、 246與248。NAND串205包含選擇電晶體260與270，以及記 憶體元件262、264、266與268。每個NAND串係藉由其選 擇電晶體（例如選擇電晶體230、250或270)與源極線連接。 使用一選擇線SGS來控制源極側選擇閘極。藉由汲極選擇 線SGD所控制的選擇電晶體220、240、260等將各NAND串 201、203及205與個別位元線202、204及206連接。在其他 具體實施例中，選擇線不一定必需係共同的。將字線WL3 與記憶體元件222、242與262之控制閘極連接。將字線 WL2與記憶體元件224、244與264之控制閘極連接。將字 線WL1與記憶體元件226、246與266之控制閘極連接。將 字線WL0與記憶體元件228、248與268之控制閘極連接。 可以看出，每個位元線與個別NAND串包括記憶體元件陣 列或記憶體元件集之行。字線（WL3、WL2、WL1及WL0) 包括該陣列或記憶體元件集之列。每個字線與該列中的每 個記憶體元件之控制閘極連接《例如，將字線WL2與記憶 體元件224、244及264之控制閘極連接。 每個記憶體元件均可以儲存資料。例如，當儲存存一位 元數字資料時，將記憶體元件之可行臨界電壓的範圍分成 兩個範圍，給該等範圍指派邏輯資料「1」及「〇」。在 NAND型快閃記憶體之一範例中，抹除記憶體元件後電壓 臨界值係負值並且係定義為邏輯「1」。一程式操作後之臨 界電壓係正的並且係定義為邏輯「0」。當臨界電壓係負的 117263.doc 13 1326487 * f且嘗試讀取時，記憶體元件將開啟以指示正在__ ; !」°當臨界電塵係正的並嘗試讀取操作時，記憶體元件 將不會開啟，此指示儲存邏輯「0」。一記憶體元件亦可儲 •存多位階的資訊，例如’多位元的數字資料。在此情況 • τ ’將臨界電壓之範圍劃分成資料之位準的數目。例如， T储存四個位準的資訊，則將存在指派給資料數值 11」、「10」、「01」及「00」的四個臨界電壓範圍。在 • NAND3L]記憶體之-範例中，抹除操作後之臨界電麼係負 值並且係定義為「11 J。正臨界電壓係用於「10」、r 〇1」 及00」之狀態。程式化於儲存元件中的資料與元件之臨 界電壓範圍之間的特定關係取決於健存元件所採用的資料 編碼方案。例如，美國專利第6,222,762號及在細3年6月 13日中請並於2_年12月16日公佈為美國專利中請公告案 M04/0255G9G的美國專利中請案第刪^⑽號「記憶體 系統之追蹤早元」（二者係全部以引用的方式併入本文 籲 中)說明用於多狀態快閃儲存元件之各種資料編碼方案。 NAND型快閃記憶體及其操作之相關範例係提供在美國 • 4 利第 5,386,422、5,522,580 ' 5,570,315 ' 5,774,397、 ·. M46’935 ' 6’456’528與6,522,580號中’該等專利之每個 係以引用的方式併入本文中。 田私式化一快閃儲存元件時，將一程式電壓施加於該元 件之控制閘極’並且對與該元件相關聯之位元線進行接 也將來自通道的電子將注入浮動間極。當電子在漂浮閉 極中累積時浮閘極變為帶負電而且元件之臨界電廢會 I17263.doc ^26487 升同。為將程式化電壓施加於在加以程式化的元件之控制 閘極，將程式電愿施加於適當的字線上。如以上所說明， 還將邊字線與共享同一字線的其他NAND串之每個串中的 元件連接。例如，當程式化圖4之元件224時，還將程式 化電壓施加於元件224、244與264之控制閘極。當需要在 一予線上程式化一個元件而不程式化與同一字線連接的其 他元件時，例如當需要程式化元件224但不程式化元件244 夺 問題會出現。因為在稱為程式干擾的程序中，將程 式化電壓施加於與一字線連接的所有元件時，可能會不注 意地程式化該字線上的一未選擇 < 元件（並非欲加以程式 的元件）。例如，當程式化元件224時’存在下列問 喊可此會無意識地程式化鄰近元件244或264。應注意程 式干擾最可能出現在得到選擇以進行程式化之一字線上的 未選擇之記憶體單元上。然而，在某些情況下，程式干擾 遇可出現在除選擇之字線以外之字線上的記憶體單元上。 可使用若干技術來防止程式干擾。採用先前說明的自我 增壓，可電性隔離與未選擇之位元線相關聯之通道，並且 在耘式化期間將一通過電壓（例如丨〇 V)施加於未選擇之字 線未選擇之子線同與未選擇之位元線相關聯之通道耦 合，從而使一電壓（例如8 V)存在於未選擇之位元線之通道 中，此趨向於減小程式干擾。因此，自我增壓使電壓增壓 在於通道内，此趨向於降低橫跨穿隨氧化物之電壓並因 而減小程式干擾。 通常（並非始終）從源極側至汲極側（例如從記憶體元件 117263.doc •15· 1326487 228至記憶體元件222)程式化一NAND串。例如，假定在程 式化NAND串203後再程式化NAND串201。當程式化程度 準備好程式化NAND串20 1之最後（或接近最後）的記憶體元 件時，若程式化所禁止的NAND串（例如NAND串203)上之 先前程式化的記憶體元件之全部或大多數，則在先前程式 化的記憶體元件之浮動閘極中存在負電荷。因此，增壓電 位在NAND串203之部分中不會變得足夠高，而在NAND串 2 03中與最後少數字線相關聯的元件上可能仍存在程式干 擾。例如，當程式化NAND串201上的元件222時，若先前 已程式化NAND串203上的元件248、246及244，則該些電 晶體（244、246及24 8)之每個在其浮動閘極上會具有一負電 荷，此將限制自我增壓程序之增壓位準並可能在元件242 上引起程式干擾。 局部自我增壓（「LSB」）及抹除區域自我增壓 (「EASB」）嘗試藉由將先前程式化的元件之通道與所禁止 的元件之通道隔離來解決傳統自我增壓之缺點。例如，若 正在程式化圖4之元件224，則LSB及EASB嘗試藉由將元件 244之通道與先前程式化的元件（246與248)隔離來禁止元件 244中的程式化。對於SB、EASB及LSB增壓方法或此等方 法之變化而言，所程式化的元件之位元線係處於接地狀態 或係與接近0V的另一電壓（通常在0至IV的範圍内）連接， 而元件受到禁止的NAND串之位元線係處於Vdd，其通常係 在1.5至3 V的範圍内。將程式化電壓Vpgm(例如20 V)與選 擇之字線連接。在LSB增壓模式之情況下，鄰近於選擇之 117263.doc 16 1326487 字線之字線係處於〇 V，或處於接近於ο V的另一電壓，而 其餘非選擇之字線係處於Vpass。例如，位元線202係處於〇 V而且位元線2〇4係處於vd(^汲極選擇SCG係處於Vsgd (通 常為2.5至4.5 V)而且源極選擇SGS係處於0V。選擇之字線 WL2 (用於程式化元件224)係處於vpgm«鄰近字線WL1及 WL3係處於Ο V，而且其他字線（例如WL〇)係處於Vpass。 LSB模式之缺點係，選擇之字線下面的增壓通道電壓可 能很高’因為將通道之部分與未選擇之字線下面的其他通 道區域隔離’並因此主要藉由高程式化電壓％心來決定增 壓電壓。由於高增壓，所以字線附近偏壓至〇 v的帶至帶 穿隨或GIDL可能會出現。可以藉由使用easB方法將通道 增Μ之數量限制為較低數值。EASB係類似於LSB，下列情 況除外：僅源極側鄰近字線係處於〇 V。因此，連接選擇 之子線下面的通道區域與選擇之單元之汲極側上的通道區 域’並因此主要藉由施加於未選擇之字線之Vpass電壓而非 針對LSB情況的vpgm來決定通道增壓。汲極側鄰近字線係 處於Vpass。若vpass係太低’則該通道中的增壓將不足以防 止程式干擾。若Vpass係太高，則可程式化選擇之NAND串 中的未選擇之字線（位元線上的電壓為〇 V)，或由於GIDL 而引起的程式干擾可能會出現。例如，WL1將會處於〇 v 而非Vpass ’而WL3將會處於vpass。在一具體實施例中， %叫係7至1〇 V。 當LSB與EASB提供對自我增壓的改良時，其亦揭示一問 題，该問題取決於係程式化或抹除源極側的鄰近元件（元 117263.doc 17 1326487 件246係元件244之源極側鄰近元件）。若源極側鄰近元件 係處於程式化狀態，則在其浮動閘極上存在一負電荷。此 外’將0 V施加於控制閘極，並且與帶負電閉極下面的高 度反向偏壓接面（由於增壓）組合，此可以引起閘極引發的 汲極洩漏（GIDL)，其中電子洩漏至增壓通道。GmL隨接 面上的較大偏壓而出現，該偏壓係由於增壓而藉由記憶體 單元之汲極/源極區域上的高電壓而引起，此正好係當程 式化源極側鄰近元件時的情況，並且對汲極接面進行増 壓。GIDL可以使增壓電壓過早地洩漏掉，從而產生一程 式化錯誤，並隨突然且高度摻雜接面（為縮放元件尺寸時 所需要）而更加嚴重。若洩漏電流係足夠高，則通道區域 中的增壓電位將減小，從而可能產生程式干擾。此外，所 程式化的字線離汲極越近，則出現在增壓通道區域中的電 荷會越少。因此，增壓通道中的電壓將快速下降，從而引 起程式干擾。GIDL之另一可能的副作用係可以產生熱載 子，包括電子與電洞。可將此等熱载子注入穿隧氧化物區 域或注入鄰近記憶體單元之浮動閘極並因此引起程式干 擾。 若抹除源極側鄰近儲存元件，則在浮動閘極上存在一正 電何’而且電晶體之臨界電壓將很可能係負的。即使當施 加〇 V於字線時’電晶體仍可以不關閉。若儲存元件係開 啟的，則NAND串並非在EASB模式中運轉。相反，nand 串係在自我增壓模式中運轉，此可能具有如以上說明的增 壓不足之問。若程式化其他源極側元件（此會限制源極 117263.doc •18- 1326487 側增壓）則最可能出現此情形。此問題係較短通道長的最 大問題，因為洩漏更可能出現。

圖5係可以用於實施本發明之一或多項具體實施例的一 快閃記憶體系統之一項具體實施例的方塊圖。可以使用其 他系統與實施方案。藉由行控制電路3〇4、列控制電路 3 〇6、共同源極線控制電路3 1 〇與p井控制電路3〇8來控制記 憶體元件陣列302。將行控制電路304與記憶體元件陣列 302之位元線連接，以讀取儲存在記憶體元件中的資料、 決疋私式化操作期間記憶體元件之—狀態、以及控制位元 線之電位位準，以促進或禁止程式化與抹除。將列控制電 路306與字線連接以選擇該等字線之一、施加讀取電壓' 施加與受控於行控制電路3 〇 4的位元線電位位準組合之程 式化電壓、及施加一抹除電壓。共同源極線控制電路31〇 控制與記憶體元件連接的一共同源極線(在圖6中標記為 「共同源極線」）。P井控制電路308控制p型井電壓。 儲存在。己隐體元件的資料係藉由行控制電路3 讀出並 經由資料輸入/輪出緩衝器312輸出至外部1/〇線。财子在記 隐體凡件的程式資料係經由外部I/O線輸入至資料輸入/輸 出缓衝$ 3 12 ’並傳輪至行控制電路304。外部I/O線連接 至控制器3 1 8。 將用於控制拙《 pq t 、人冗憶體器件的命令資料輸入至控制器 3 1 8 〇命令資料通知 . K閃圯憶體所請求的操作。將輸入命 令傳輸至屬於控制雷 電路3】5之一部分的狀態機310。狀態機 3 1 6 4工制行控制雷 路3 04、列控制電路3〇6、共同源極線控 II7263.doc -19- 1326487 制器3H)、P井控制電路308及資料輪入/輸出緩衝器⑴。 狀態機316亦可以輸出快閃記憶體的狀態資料， 碌或通過/失敗。 控制器318係連接至或係可連接至—主機系統，諸如個 人電腦、數位相機、個人數位助理等。其與起始命令⑼ 如’以將資料储存至記憶體陣列3〇2或從該記憶體陣列讀 取資料之命令）的主機通信，並提供或接收此類資料。控 制器318將此類命令轉換成命令信號，其可加以藉由屬於 控制電路315之-部分的命令電路314加以解譯並執行。命 令電路3丨4係與狀態機316通信。控制器318通常包含用於 寫入至記憶體元件陣列3 〇 2或從該陣列讀取的使用者資料 之緩衝器記憶體。 、 不範性記憶體系統包括一積體電路，其包含控制器 318 ;與一或多個積體電路晶片，其分別包含一記憶體陣 列及相關聯的控制器、輸入/輸出及狀態機電路。存在下 列趨勢.將記憶體陣列與一系統之控制器電路一起整合在 一或多個積體電路晶片上。記憶體系統可嵌入為主機系統 之一部分，或可包含在可移除式地插入主機系統之一記憶 卡（或其他封裝）中。此類卡可包含整個記憶體系統（例如， 包含控制器）或僅包含與周邊電路相關聯之該（等）記憶體陣 列（將控制器或控制功能嵌入主機中）。因此，控制器可加 以嵌入主機中或包含在可移除記憶體系統内。 在某些實施方案中，可以組合圖5的組件之某些。另 卜在各種设計中，圖5的組件之一或多個，而非記憶體 I I7263.doc -20- 1326487 ::陣列3〇2,可視為-管理電路。例如，-或多個管理 電路可包含控制電路一命令㈣、 蛩玖、— > 心 狀態機、一列控制 仃控制電路、一井控制電一 -資獅電路之任一者或一組合。源極控制電路或 ，提供圖5之記憶體元件陣列3〇2的示範性結構。舉一 個範例而言，說明分割成1〇24個區塊㈣娜快間 一抹除操作中，同時抹除錯存於每個區塊中 ^ 項設計中，區塊係同時加以抹除的元件之最 K。在此例中，每個區塊中存在⑸冰 =行與奇數行。還將位元線劃分成偶數位元線(BLe) 兀線(BL〇)。四個記憶體元件係顯示為串聯連接 以形成—N細串。儘管四個元件係顯示為包含在^ NAND串中，但是可以使用多於或少於四個記憶體元件。 =AND串之-端子係經由—選擇電晶體咖與—對應位元 線連接’而另一端子係經由一第二選擇電晶體SGS與共同 源極線線連接。 在讀取及程式化操作夕 . 铞作之一組態期間，同時選擇4256個記 憶體元件。選擇之記憶體元件具有同一字線及同一種類的 位兀線(例如偶數位兀線或奇數位元線)。因此，可同時讀 取或程式化形成一邏輯頁之532個資料位元組，並且記憶 體之-區塊可以健存至少八個邏輯頁（四條字線，每條字 線具有奇數與偶數頁）。對於多狀態記憶體元件而言，當 母個兄憶體兀件儲存兩個資料位元時，其中將此等兩個位 元之每個错存在一不同頁中，一個區塊可儲存十六個邏輯 H7263.doc •21 · 1326487 頁。其他大小的區塊及頁亦可用於本發明。另外，除圖5 與6之架構以外的架構亦可用於實施本發明。例如，在一 項設計中’並未將位元線劃分成奇數與偶數位元線以便可 以同時（或不同時）裎式化並讀取所有位元線。 可藉由升冋p型井至一抹除電壓（例如2〇 V)並對一選擇的 區塊之字線進行接地來抹除記憶體元件極與位元線係 浮動的。可以對整個記憶體陣列、分離區塊、或係記憶體 器件之-部分的記憶體元件之另一單位執行抹除。將電子 從記憶體單元之浮動閘極傳輸至P井區域以便記憶體單元 之臨界電壓變為負的。 在讀取與驗證操作中，將選擇閘極（801)及8(}8)與在2.5 至4.5 V之範圍内的電壓連接，並且將未選擇之字線（例如 當WL1係選擇之字線時，WL〇、WL2與wu)升高至一讀取 通過電壓（通常係在4.5至6 V之範圍内的一電壓）以使電晶 體運轉為通過閘極。將選擇之字線wu與一電壓連接，該 電壓之位準係針對每個讀取及驗證操作而指定，以便決定 相關記憶體元件之-臨界電壓係高於還係低於此位準。、例 如，在對兩位準記憶體元件的一讀取操作中，可對選擇之 字線LW1進行接地，以便偵測臨界電壓是否高於〇 v。在 對兩位準記憶體元件的一驗證操作中，將選擇之字線 與（例如）0.8 V連接，以便驗證臨界電壓是否已達到至少 〇·8 V。源極與p井係處於〇 v。將假定係偶數位元線⑺ 的選擇之位元線預充電至(例如)0.7 V之位準。若臨界電壓 係高於字線上的讀取或驗證位準’則與重要元件相關聯的 117263.doc -22- 1326487 位元線（BLe)之電位位準因非導電記憶體元件而維持高位 準。另一方面，若臨界電壓係低於讀取或驗證位準，則相 .關位元線（BLe)之電位位準便會降低至一低位準’例如， 小於0 5 V，因為導電記憶體元件對位元線進行放電。因 此，可藉由與位元線連接之一電壓比較器感測放大器來偵 測該記憶體元件之狀態。 依據該技術中已知的技術來執行以上說明的抹除、讀取 及驗證操作。因此，可以藉由熟習技術人士來改變所說明 的許多細節。還可以使用該技術中已知的其他抹除、讀取 與驗證技術。 如以上所說明，可以將每個區塊劃分成若干頁。在一種 方法中，一頁係一程式化單位。在某些實施方案中，可將 個別頁劃分成片斷並且該等片斷可包含隨一基本程式化操 作而同時寫入的最少數元件。通常將一或多個資料頁儲存 在記憶體7G件之一列中。一頁可以儲存一或多個區段。一 區段包含使用者資料與管理資料，例如已採用該區段之使 用者資料計算的一錯誤校正碼（ECC) ^當將資料程式化於 陣列中時，控制器之一部分計算ECC，並且當從該陣列讀 取資料時還使用ECC來檢查該資料。或者，與其所屬的使 用者資料相比，ECC及/或其他管理資料係儲存在不同頁或 甚至不同區塊中。在其他設計中，記憶體器件之其他零件 (例如狀態機）可以計算ECC。 使用者資料之一區段通常係5 12個位元組，對應於磁碟 機中的一區段之大小。管理資料通常係額外的16至2〇個位 13 7263.doc -23· 1326487 元組。大量頁形成一區塊，其無論何處均包含（例如）從8頁 最多至32、64或更多頁。 圖7說明當每個記憶體元件儲存兩個資料位元時記憶體 元件陣列之臨界電壓分佈。E描述針對已抹除的記憶體元 件之一第一臨界電壓分佈β A、]3及c描述針對程式化的記 憶體元件之三個臨界電壓分佈。在一項設計中，E分佈中 的臨界電壓係負值而A、B及C分佈中的臨界電壓係正的。 每個不同的臨界電壓範圍對應於資料位元集之預定數 值。程式化於記憶體元件中的資料與該元件之臨界電壓位 準之間的特定關取決於用於該等元件的資料編碼方案。一 範例指派「11」給臨界電壓範圍E (狀態E) ’指派「1 〇」給 臨界電壓範圍A (狀態A) ’指派「〇〇」給臨界電壓範圍b (狀態B)以及指派「〇 1」給臨界電壓範圍c (狀態c)。然 而，在其他設計中，使用其他方案。 使用二個讀取參考電壓Vra、Vrb及vrc以從記憶體元件 讀取資料。藉由測試一給定儲存元件之臨界電壓係高於還 係低於Vra、Vrb及Vrc，系統可決定該記憶體元件的狀 態。還指示三個驗證參考電壓Vva、Vvb及Vvc。當將記憶 體元件程式化至狀態A、B或C時，系統將測試該些儲存元 件疋否分別具有一大於或等於Vva、Vvb或Vvc之臨界電 壓。 在瞭解為全序列程式化的一種方法中，可以將記憶體元 件從抹除狀態E直接程式化至程式化狀態a、B或C之任一 者（如藉由曲線箭頭所描述）。例如’可首先抹除欲加以程 H7263.doc •24· 1326487 式化的5己憶體兀件群以便該群中的所有記憶體元件係處 於抹除狀態E ^雖然將某些記憶體元件從狀態E程式化至狀 態A，但是將其他記憶體元件從狀態£程式化i狀態b及/或 從狀態E程式化至狀態c。 圖8顯示程式化一多狀態記憶體元件之兩通過技術的一 範例’該元件儲存兩個不同頁的資料：一下頁與一上頁。 描述四種狀態：狀態Ε π Π、壯能a ,, λ、 ‘ )狀t Α (10)、狀態Β (〇〇)及狀 態C (01)。對於狀態£而言，

貝白儲存「1」。對於狀態A 而言，下頁儲存「〇」而上頁儲存「1」。對於狀態B而言， 二^儲存「0」。對於狀態c而言，下頁儲存而上頁 儲存〇」。應注意，儘管已將特定位元阐安4t 疋位7^圖案指派給該等狀 也之母個，但是還可指派不同的 ,,.a ^ ,上 M示在—第一程式 ，依據欲加以程式化於下邏 ;她从能w恭矿、、 k科貝中的位元來設定 、，錢準。若該位元係—邏輯「1」，則不改變 臨界電壓，因為其係因先前已 能。妒而j抹除而處於適當的狀 ——、、、'而，右欲加以程式化的位元係一邏輯「 之臨界位準會增加為妝能Δ 」則兀件 曰為狀態Α’如箭頭430所示 程式化通過。 此、止第一 在-第二程式化通過中，依據正程式化 位元來設定元件的& # φ $ ' 、輯頁中的 存一邏輯「！」，則程式化不會出現，因為2位元係欲儲 位元之程式化而處於狀態Ε或八之_中…係、根據下頁 頁位元「1」。若上頁位元欲為一邏輯「〇 -者皆攜帶-上 …若元件中產生的第一通過保持處二臨界電壓會 '徠除狀態Ε，則 I17263.doc •25· 1326487 在第一階段，程式化該元件以便將臨界電壓增加至處於狀 態C内，如藉由箭頭434所描述。若因第一程式化通過而已 將該元件程式化至狀態A，則在第二通過中進一步程式化 記憶體元件以便將臨界電壓增加至在狀態0内，如藉由箭 頭432所描述❶第二通過之結果係將元件程式化至指定為 儲存上頁的一邏輯「0」而無需改變下頁的資料之狀態。

在-種方法中，若寫入足夠的資料以填滿一整頁，則可 設立一系統來執行全序列寫入。若針對一整頁寫入不足夠 的資料，則程式化程序可採用接收的資料來程式化下頁。 當接收隨後的資料時，系統會接著程式化上頁。在另一種 方法中’系統可以在程式化下頁的模式中開始寫入，並且 若隨後接收足夠的資料以填滿一字線的記憶體元件之全部 或大多數’則轉換成全序列程式化模式。此類方法之更多 細節係揭示在美國專利申請案第11/〇13，125號中，其名稱 為「使S I期資料的非揮發性記憶體之管道程式化」，該 申請案係藉由發明者Se— A· G〇r〇bets及Yan Li於2〇〇诗 12月Μ日申請，並係全部以引用的方式併入本文中。 圖9A至9C描述用於程式化非揮發性記憶體之另—程 序’其針對任一特定記憶體元件’藉由下列方式減小浮動 間極至浮動閘極輕合：相對於一特定頁而寫入該特定記憶 體凡件’然後針對前頁而寫入鄰近記憶體元件。在-項示 範性貫施方案中，該等非揮發性記憶體元件之每個使用四 種資料狀態來儲存兩個資料位元。例如，假定狀態 '、·心而狀I、a、B及c係程式化狀態。狀態E儲存資料 u7263.d〇c -26· 1326487 狀態續存資料01、狀態㈣存資料1〇以及狀態 貧料〇〇。此係非灰階編$ ^碼之H以兩㈣元皆在鄰 近狀^與B之間變化。也可以使用將資料編碼 ^ 料狀態的其他方式。每個記憶體元件儲存來自兩個資料頁 的位元。基於參考目的’將此等資料頁稱為上頁與下頁； 然而’可以為其提供其他標記。對於狀態A而t，上頁儲 存位7G0而下頁儲存位元卜對於狀態b而言，上頁儲存位

兀1而下頁儲存位元〇。對於狀態C而言，兩頁皆儲存位元 資料0。程式化程序具有兩個步驟。在第一步驟中，程式 化下頁。右下頁係欲保持資料i，則記憶體元件狀離保^ 在狀態E。若欲將資料程式化⑽，則升高記憶體元=電 壓臨界值VTH以便將記憶體元件程式化至狀態&。圖从因 此顯示將記憶體元件從狀態E程式化至狀態Βι，此表示中 間狀態B ;因此，將驗證點描述為Vvb，，其係低於圖％中 描述的Vvb。 在一項設計中，於一記憶體元件得以從狀態£程式化至 狀態B’之後，其一鄰近字線上的鄰近記憶體元件係相對於 其下頁而程式化《於程式化鄰近記憶體元件之後，浮動間 極至浮動閘極耦合效應會升高考量下的記憶體元件之明顯 臨界電壓’該記憶體元件係處於狀態Βι。此具有將狀態B， 之臨界電壓分佈加寬至描述為圖9B中的臨界電壓分佈45〇 之臨界電壓分佈的效應。當程式化上頁時將矯正臨界電壓 分佈之此明顯加寬。 圖9C描述程式化上頁之程序。若記憶體元件係在抹除狀 117263.doc •27· 丄326487 態E中並且上頁係欲保持在丨，則記憶體元件將保持處於狀 態E。若記憶體元件係處於狀態E並且其上頁資料係欲加以 程式化至0，則將升高記憶體元件之臨界電壓以便記憶體 元件係處於狀態A。若記憶體元件係處於具有中間臨界電 壓分佈450的狀態B，並且上頁係欲保持在】，則將記憶體元 件程式化至最終狀態B。若記憶體元件係處於具有中間臨 界電壓分佈450的狀態B，並且上頁係欲變為資料〇，則將升 尚记憶體之臨界電壓以便記憶體元件係處於狀態c。藉由 圖9A至9C所說明的程序會減小浮動閘極至浮動閘極耦合 的效應，因為僅鄰近記憶體元件之上頁程式化將對一給定 儲存元件之明顯臨界電Μ產生影響。一交替狀態編碼之一 範例係當上頁資料為i時從分佈45〇移動至狀態c，並且當 上頁資料為〇時移動至狀態B。儘管圖9八至9(：提供相對於 四個資料狀態及兩個資料頁的一範例，但是所傳導的概念 可以應用於具有多於或少於四種狀態及多於或少於兩頁之 其他實施方案。關於各種程式化方案及浮動閘極至浮動閉 極耦H之更多細節可以在美國利申請案第11/〇99，133號中 找到’其名稱為「在非揮發性記㈣讀之取操作期間補償 輕合J，且係於2005年4月5日申請。 調整通過電壓以減小程式干擾 在諸如NAND快閃記憶體器件之記憶體器件中，可以使 。用各種程式化方法。例如’自我增塵（SB)可以用於二進制 =件，因為該方法使一個NAND串中的字線可按隨機順序 什以程式化。然而’對於多位階單元（MLC)器件而言通 117263.doc -28. 1326487 常不使用隨機順序程式化。在此情況下，可以使用LSB與 EASB或此等方法之變化。以LSB及easb為基礎的方法之 一優點係’通道增壓係更有效率’並因此可以減小程式干 擾。然而’隨著記憶體單元尺寸按比例減小，easb變得 效率低’因為記憶體單元之通道長度係太短以致不能充分 地隔離選擇之字線之汲極與源極側上的兩個分離地增壓通 道區域。因此，降低增壓通道電壓並且程式干擾會惡化。 與EASB相關聯的另一問題係，與帶至帶穿隧或gidl相關 的崩潰可能出現在接地字線之汲極附近。由於此崩潰，可 以對增壓通道進行放電，從而引起程式干擾，及/或可產 生熱載子，其係注射在穿隧氧化物記憶體單元之浮動閘極 中。參考圖10說明該問題。 圖10說明當使用EASB增壓模式時具有不平衡增壓通道 區域的一 NAND串。一般顯示在1〇〇〇處的NAND串包含p井 區域1005中的一源極側選擇閘極1 〇 1 〇、汲極側選擇閘極 1055，以及配置在該等閘極之間的個別記憶體元件ι〇15、 1020、1025 ' 1030、1035、1040、1045與 1050 ° 因此，在 該範例中，存在八個記憶體元件；然而，可以使用其他組 態。如上所述，在一種可行的方法中，程式化可以在源極 側記憶體元件（例如記憶體1015)上開始，並且每次使一個 元件進行至汲極側記憶體1050 »記憶體元件1040 (其係在 該範例中當前程式化的選擇之元件）經由其個別字線接收 程式化電壓Vpgm。通常在5至10 V之範圍内的一通過電壓 Vpass係經由其個別字線施加於其餘記憶體元件，其中元件 117263.doc -29- 1326487 1〇35除外，該元件接收GV或接近於"的另—電塵（通常 在⑷V範圍内在-種程式化方法，當在程式化記憶 體元件卿時，已經程式化記憶體元件HH5、刪、 1025、1030與1035，並且尚未程式化記憶體元件1045及 刪或該等記憶體元件至少尚未相其最終程式化狀態。 即，記憶體元件1045及1050並未得到程式化及/或得到部 分程式化。在某些情況下，如採用圖9中描述的程式化方

法，記憶體元件1045可以係處於中間程式化狀態& ^此 外，在圖9之程式化方案的情況下，元件1〇35也可以係處 於中間程式化狀態。在另一可行的程式化方法中，當在程 式化記憶體1040時，僅部分程式化選擇之記憶體元件1〇4〇 旁邊的記憶體元件1035 »

此外，在程式化該等元件的同時，可以對與串 1000相關聯的一位元線接點進行接地，或將該位元線接點 與一部分禁止電壓（通常係在0.2至丨v的範圍内）耦合以進 行精細模式私式化。在已將NAND串1〇〇〇中的選擇之字線 上的元件1 040程式化至所需狀態之後，可以將禁止電壓 Vdd施加於字線接點以禁止元件丨〇4〇進一步程式化，直至 也已將定位在與同一選擇之字線連接的其他Nand串上之 其他元件程式化至所需狀態。 由於施加通過電壓，所以在先前程式化的記憶體元件下 面（例如在NAND串1 〇〇〇的選擇之字線的源極側上）形成低 通道增壓區域，同時在選擇之元件與未程式化及/或部分 程式化的記憶體元件下面（例如在NAND串1〇〇〇的選擇之字 1I7263.doc -30- 線的；及極側上）形cfe 'S ^ IS· t- 成问通道增壓區域.圖1〇概略地說明此 等增壓區域。一补而-„ ^ 奴而δ，已权式化至某一狀態的記憶體元 件使》玄等》己隱體兀件下面的相關聯之通道區域的增壓無 效此夕卜因為程式化額外的元件，所以不良增壓的區域 =大小將會増加’而未程式化及/或部分程式化的元件之 问增壓區域之大小會減小。由於増壓通道電位方面的差 異’所以電荷可能會從高增壓通道區域茂漏至低增壓通道 區域’從而使高增壓區域中的電位減小H定位在選 擇之字線上的未選擇之記憶體元件的程式干擾會增加。藉 由增加已經得到程式化之區域中的增壓通道電位，可以防 止電荷從高增壓區域至低增壓區域的此洩漏。在一種方法 中此可以藉由下列方式達到：將較高的vpass數值用於與 已經得到程式化之記憶體元件相關聯的字線，如結合圖u 所說明。 圖11說明具有平衡增壓通道區域的一 NAND串。一般顯 示在1100處的NAND串包含p井區域1105中的一源極側選擇 閘極1110、汲極側選擇閘極11 5 5，以及配置在該等閘極之 間的個別s己憶體元件1115、1120、1125、1130、1135、 1140、1145與1150。在一種可行的方法中’程式化可以在 源極側記憶體元件（例如記憶體111 5)上開始，並且每次使 一個元件進行至及極側記憶體1150。記憶體元件1140 (其 係在該範例中當前程式化的選擇之元件）經由其個別字線 接收Vpgm。此外’在此情況下Vpass〗>Vpass2。特定言之，經 由其個別字線將較高的通過電壓Vpassl施加於先前程式化 117263.doc 1326487 的記憶體元件(例如元件⑴5、112〇、1125與113〇)，其中 接收〇 v的源極側元件1135除外。經由其個別字線將較低 的通過電壓vpass2施加於選擇之元件（例如元件1145與115〇) 之及極側上的未程式化元件或尚未達到其最終程式化狀態 的元件。因此，在此範例及以下範例中，將v㈣及Vpass2 施加於NAND串中的記憶體元件之個別子集，其中每一記 憶體元件子集包含當前正在加以程式化的記憶體元件之相 反側上的一或多個記憶體元件，但是不必為當前正在加以 程式化的記憶體元件之相反側上的所有記憶體元件。如上 所述，在使用圖9之程式化方案的情況下，選擇之元件（在 此範例中為元件1145)旁邊的元件可以係在一中間程式化 狀態B·。此外，在圖9之程式化方案的情況下，元件1135 也可以係處於中間程式化狀態。 貫務上，可將接近0至1 V施加於源極側元件丨丨3 5。因為 藉由汲極與源極側上更均等的增壓來減小洩漏，所以增壓 電位仍可能係足夠高的，甚至可能藉由選擇之字線旁邊的 較高偏壓字線而增加洩漏。高於選擇之字線旁邊的字線上 之〇 V的一偏壓會減小帶至帶穿隧可能出現在該字線上的 可能性。 因此’針對與已經得到程式化之記憶體元件對應的通道 區域而改良增壓。特定言之，在先前程式化的記憶體元件 以及在選擇之元件與未程式化及/或部分程式化的記憶體 元件下面形成高通道增壓區域。與先前程式化的記憶體元 件相關聯之通道區域的較大vpass會補償由於元件處於程式 117263.doc -32- 化狀態所引起的較低增壓之效應。準確的補償需要瞭解程 式化元件係處於何狀態。然而，對於每個NAND串而言， 私式化元件的數目及其得到程式化至的狀態將不同。採用 與先前程式化元件相關聯之字線上的較高Vpass進行的接近 2至3 V之範圍内的補償係預期可最佳地補償當在先前程式 化元件中寫入隨機資料時的平均情況。即，Vpassi可超過

Vpass2接近2至3 V。可以藉由測試，針對特定記憶體器件 來最佳化此壓差。 應注意’上述方法的應用並不限於EASB，而亦可應用 於傳統SB方法與LSB，以及此等方法之變化。一般而言， 藉由增加用於與已經得到程式化的記憶體元件相關聯之字 線的Vpass以便減小或消除兩個增壓區域之間的電荷洩漏， 針對選擇之記憶體元件之源極側上的通道之較低增壓而提 供補償’該較低增壓係藉由處於程式化狀態中的記憶體元 件之某些或全部所引起。因此，選擇之字線及與未程式化 及/或部分程式化的記憶體元件相關聯之字線下面的增壓 通道電位將係較高並且幾乎與何字線係正得以程式化無 關’因此’程式干擾將得以減小並顯示與字線的不相依 性。此外’由於改良式增壓，所以Vpass2可以低於傳統上 使用的電壓·>例如，在一種可行的方法中’ Vpassi係接近 10至11 V而Vpass2係接近8 V，並且在增加的幅度之連續脈 衝中’ Vpgm的範圍可以係從（例如）16至24 V。可以藉由測 試來決定特定記憶體器件的VpassI及Vpass2之最佳位準。還 預期將減小帶至帶穿隧，因為將藉由此增壓技術來減小接 117263.doc -33· 、-下面的橫向電場。可藉由增壓方案達到帶對帶穿隧 一步的減小’如結合圖12所說明。 圖12說明具有增壓通道區域之間的一隔離區域之一 AND串。一般顯示在12〇〇處的NAND串包含p井區域1205 中的一源極側選擇閘極121〇、汲極側選擇閘極1255，以及 配置在該等閘極之間的個別記憶體元件1215、122〇 ' 1225、1230、1235、1240、1245與 1250。記憶體元件 1240 (其係在該範例中當前程式化的選擇之元件）經由其個別字 線接收vpgn^經由個別字線將較高通過電壓vpassi施加於先 則％式化的記憶體元件（例如元件〗215與1220)之一或多 個’而經由個別字線將較低通過電壓vpass2施加於未程式 化及/或部分程式化的元件（例如元件1245與1250)。另外， 將較低的通過電壓Vpass3、Vpass4及Vpass5分別施加於先前程 式化元件1235、1230及1225，其係在選擇之元件1240與接 收通過電壓Vpass丨的元件12 1 5及1220之間。Vpass3、Vpass4及

Vpass5係小於 Vpassj。 在一種方法中’ Vpass4係小於vpass3及Vpass5。vpass3與 Vpass5可以係彼此接近相等。或者’ Vpass3與Vpass5不同。例 如，Vpass3與vpass5可以係接近2至4 V，而Vpass4係接近〇至1 V 〇 如上所述’ Vpass丨可以係接近1〇至11 v，而Vpass2可以係接 近8 V ’並且乂^⑺的範圍在連續脈衝中可以係從（例如）16至 24 V。可以藉由測試’針對特定記憶體器件來決定最佳電 壓。在此方法中’所施加的電壓本質上形成一槽形或隔離 區域，其係記憶體元件集中在具有最低施加的通過電壓之 117263.doc -34- 。己隐體元件（例如元件1230)周圍，其中通過電壓在隔離區 域之每側上對稱或不對稱地增加。隔離區域可以包含奇數 或偶數的S己憶體元件。隔離區域用於隔離兩個高度增壓的 通道區域並減小具有最低偏壓電壓的字線（例如與元件 1230相關聯的字線）之汲極與源極區域上的電壓，以避免 或減小該字線下面的帶至帶穿隧。結合圖13提供具有一替 代隔離區域的另一具體實施例。 圖13說明增壓通道區域之間的一替代隔離區域之一 NAND串。一般顯示在1300處的N AND串包含p井區域1305 中的一源極側選擇閘極131〇、汲極側選擇閘極1355，以及 配置在該等閘極之間的個別記憶體元件1315、132〇、 1325、1330、1335、1340、1345 與 1350。記憶體元件 1345 (其係在該範例中當前程式化的選擇之元件）經由其個別字 線接收Vpgm。經由個別字線將較高通過電壓¥(^51施加於先 前程式化的記憶體元件（例如元件1 3 1 5 )之一或多個，而經 由個別字線將較低通過電壓Vpass2施加於一或多個未程式 化及/或部分程式化的記憶體元件（例如元件135〇) 〇另外， 將較低的通過電壓 Vpass3、Vpass4、Vpass5、Vpass6 及 Vpass7 分 別施加於先前程式化元件1340、1335、1330、1325及 1 3 20，其係在選擇之元件1345與接收通過電壓Vpassl的元 件1345及1315之間。 在一種方法中，vpass5係小於 vpass3、vpass4、vpass6& Vpass7。另外 ’ VpasS4 及 Vpass6 可以係小於 Vpass3 及 Vpass7。 Vpass3、"Vpass4、VpassS、Vpasse 及· V p a s s 7 小於"Vpassi 0 Vpass4 與· 117263.doc -35- 1326487 .· Vpass6可以係彼此接近相等。或者，vpass4與vpass6不同。同 ； 樣地，VpaW與Vpass7可以係彼此接近相等。或者，Vpm3與 vpass7不同。例如’ Vpass3&Vpass7可以係接近6至8 V，v_ • 及Vpass6可以係接近2至4 V，以及Vpass5可以係接近〇至j , V。如上所述，VPass丨可以係接近10至11 V，而vpass2可以係 接近8 V，並且vpgm的範圍在連續脈衝中可以係從（例如） 1 6至24 V。可以藉由測試，針對特定記憶體器件來決定最 Φ 佳電壓。在此方法中，所施加的電壓形成一延伸之槽形或 隔離區域，其係記憶體元件集中在具有最低施加的通過電 壓之記憶體元件（例如元件1330)周圍，其中通過電壓在隔 離區域之母側上對稱不或對稱地增加。此外，隔離區域可 以包含奇數或偶數的記憶體元件。隔離區域用於隔離兩個 咼度增壓的通道區域並減小具有最低偏壓電壓的字線（例 如與元件U30相關聯的字線）之汲極與源極區域上的電 壓，以避免或減小該字線下面的帶至帶穿隧。藉由延長隔 • 離區域之長度’進一步隔離兩個高度增壓的通道區域以避 免或減小兩個增壓區域之間的茂漏而且避免或減小該字線 .. 下面的帶至帶穿隧。 -· 上述程式干擾減小技術係適合於多位階單元（MLC)與單 位階單元（SLC)或二元程式化。預期MLc記憶體可獲得 較大利益。對於SLC記憶體而言，預期較大利益欲在下列 情況下得以實現：與隨機順序程式化相比，以預定字線順 序從NAND串之源極側至汲極側進行程式化。此外，原則 上，該等技術可以用於所有增壓技術’包含SB方法；然 117263.doc -36. 1326487 而’預期MLC增壓模式（例如EASB及其變體）可獲得大多數 利益。 圖14係說明用於程式化非揮發性記憶體之一方法的一項 具體實施例之流程圖。通常同時對多個字線實行抹除程 序而以逐一子線為基礎進行程式化。例如’可依區塊為 單位或依其他單位來抹除記憶體單元。在步驟145〇中， 「資料載入」命令係藉由控制器318發佈並輸入至命令電 路314’從而使資料可得以輸入至資料輸入/輸出緩衝器 312 (亦參考圖5)。輸入資料經辨識為一命令並經由輸入至 命令電路314的一命令鎖存信號而藉由狀態機316加以鎖 存。在步驟1452中，將指定頁位址的位址資料從控制器或 主機輸入至列控制器或解碼器3 〇 6。輸入資料經辨識為頁 位址並受到輸入至命令電路314的位址鎖存信號之影響而 經由狀態機316加以鎖存。在步驟1454中，將經定址頁的 一頁程式資料輪入至資料輸入/輪出緩衝器312以進行程式 化例如，在一項具體實施例中可以輸入532個資料位元 組。在用於選擇之位元線的適當暫存器中鎖存該資料。在 一些具體實施例中，亦將資料鎖存在用於選擇之位元線的 第一暫存器中以用於驗證操作。在步驟1456中，「程式」 叩"7係藉由控制器發佈並輸入至資料輸入/輸出緩衝器 312。該命令係經由輸人至命令電路314的命令鎖存信號而 藉由狀態機316加以鎖存。 藉由「程式」命令加以觸發後，步驟1454中鎖存的資料 將使用施加於適當字線的步$式脈衝而加以程式化至受狀 H7263.doc -37· 1326487 態機316控制的選擇之記憶體單元中。在步驟]458中，施 加於選擇之字線的程式化脈衝電壓位準Vpgm係初始化為開 始脈衝（例如12 V)並且藉由狀態機316維持的程式計數器 PC係初始化為〇。可以（例如）藉由確實地程式化一電荷幫 浦而設定初始程式脈衝之量值。在步驟146〇中，將第—脈 衝Vpgm施加於選擇之字線。若將邏輯「〇」儲存在指示應 該程式化對應記憶體單元之特定資料鎖存器中，則對該對 應位元線進行接地。另一方面，若將邏輯「〗」錯存在指 示對應記憶體單元應該保持在其當前資料狀態中的特定鎖 存器中，則將對應位元線與Vdd相連接以禁止程式化。 在步驟M62中，驗證選擇之記憶體元件的狀態。若谓測 到選擇之單元的目標臨界電壓已達到適當位準，則將儲存 在對應資料鎖存器中的資料改變成邏輯「1」。若偵測到臨 ，電壓尚未達到適當位準，則不改變儲存在對應資料鎖存 β中的資料。以此方式’不必程式化具有儲存在其對應資 料鎖存器中的邏Μ「1 、 」之位元線。當所有資料鎖存器均 係在儲存邏輯「i , _ „ ^ ^ 」時，狀態機瞭解已程式化所有選擇之 早Ρ在步驟1464 t ’檢查所有資料鎖存器均是否均係在 储存邏輯「1,。芒县 程式化程序已完成並獲成功，因 :’、所有選擇之記憶體單元皆加以程式化並經驗證達到並目 標狀態。在步驟1466中報告-「通過」狀態。 ' 可視需要地，即使當兮障 D己隐體兀件之某些尚未達到其所需 狀^仍可以在步驟1464中宣佈一通過。因此，即使某一 數目的單元無法達到所 ’、 布狀也’私式化仍可以在達到最大 117263.doc -38. 1326487 數目的循環前停止β 若在步驟1464中法金* # 輯^ j，Μ f 、 '所有為料鎖存器均係在儲存邏 =^式化料會_4步㈣财，針對 式限制數值來檢查程式 _ , 数益PC然而，程式限制數#， -範例係20,在各種實 ㈣值之 方案中可以使用其他數值。若程 式冲數盗P C並非小於2 〇，日丨士 x,r ^ 4hA,. ' J在步驟1469中決定尚未加以成 力私式化的位元之數目是

^ p u & 4或小於預絲目。若未 成功私式化的位元之數 ^ 小於職數目，則將程 式化程序標記為已通過並 ^ 站 卫且在步驟M71中報告一通過狀 態。在讀取程序期間， 1文用錯疾杈正來校正未加以成 功程式化的位元。然而’若未加以成功程式化的位元之數 目係大於預定數目’則將程式化程序標記為失敗並在步驟 1470中報。失敗狀態。若程式計數器％係小於2〇，則藉 由步進大小增加Vpgm位準並且在步驟⑽中對程式計數器 π進行增量。在步驟1472之後，程序循環返回至步驟146〇 以施加下一個vpgm脈衝。 該流程圖描述可應用於二進制儲存之單—通過程式化方 法。例如，在可應用於多位階儲存之雙通過程式化方法 中’在該流程圖之單一迭代中可使用多個程式化或驗證步 驟。可針對程式化操作之每個通過而執行步驟1458至 1472。在一第一通過中’可施加一或多個程式脈衝，並驗 證其結果以決定一單元是否係處於適當的中間狀態。在一 第二通過中，可施加一或多個程式脈衝，並驗證其結果以 決定一單元是否處於適當的最终狀態。在一成功的程式化 117263.doc -39· 1326487 .. 程序結束時，記憶體單元的臨界電壓應該係處於用於程式 • 化§己憶體單元的臨界電壓之一或多個分佈内或用於抹除圮 憶體單元的臨界電壓之一分伟内。 . 已基於解說與說明之目的而揭示本發明之上述詳細說 月並非思、欲無遺或將本發明限於所揭示的精確形式。相 據以上教導内容，可進行許多修改及變更。選擇所說明的x 具體實施例以便最佳地說明本發明之原理及其實務應用， • 從而使其他熟習技術人士能將在各種具體實施例中並採用 適合於所預期的特定使用之各種修改來最佳地利用本發 明。意欲本發明之範疇藉由所附的申請專利範圍加以定義。 【圖式簡單說明】 圖1係一 NAND串之一俯視圖。 圖2係圖1之s玄]Si AND串的一等效電路圖。 圖3係圖1之該NAND串的一斷面圖。 圖4係描述二個NAND串的一電路圖。 • 圖5係可以用於實施本揭示内容之一或多項具體實施例 的一快閃記憶體系統之一項具體實施列的一方塊圖。 .. 圖6說明一記憶體陣列之一組織的一範例。 .· ^描述在從抹除狀態直接程式化至-程式化狀態的情 況下處於一多狀態器件中的臨界電壓分佈之一示範集。 圖8描述在從從抹除狀態以兩通過技術程式化至一程式 化狀態情況下處於一多狀態器件中的臨界電壓分佈之—示 範集。 μ 圖9Α至9C顯示各種臨界電壓分佈並說明用於程式化非 M7263.doc -40· 1326487 揮發性記憶體之一程序。 圖10說明當使用EASB增壓模式時具有不平衡增壓通道 區域之一 NAND串。 圖11說明具有平衡增壓通道區域之一 NAND串。 圖12說明具有增壓通道區域之間的一隔離區域之一 NAND串。

圖13說明具有增壓通道區域之間的一替代隔離區域之一 NAND_ 。 圖14係說明用於程式化非揮發性記憶體的一程序之一項 具體實施例的一流程圖。 【主要元件符號說明】

100 電晶體 100CG 控制閘極 100FG 浮動閘極 102 電晶體 102CG 控制閘極 102FG 浮動閘極 104 電晶體 104CG 控制閘極 104FG 浮動閘極 106 電晶體 106CG 控制閘極 106FG 浮動閘極 120 第一選擇閘極 117263.doc • 41 · 1326487 120CG 控制閘極 122 第二選擇閘 122CG 控制閘極 126 N+摻雜層 128 N+摻雜層 130 N+摻雜層 132 N+摻雜層 134 N+摻雜層 136 N+摻雜層 138 N+摻雜層 140 p井區域 201 NAND 串 203 NAND 串 205 NAND 串 220 選擇電晶體 222 記憶體元件 224 記憶體元件 226 記憶體元件 228 記憶體元件 230 選擇電晶體 240 選擇電晶體 242 記憶體元件 244 記憶體元件 246 記憶體元件 -42- 117263.doc 1326487

248 記憶體元件 250 選擇電晶體 260 選擇電晶體 262 記憶體元件 264 記憶體元件 266 記憶體元件 268 記憶體元件 270 選擇電晶體 302 記憶體元件陣列 304 行控制電路 306 列控制電路 308 P井控制電路 310 共同源極線控制電路 312 資料輸入/輸出緩衝器 314 命令電路 315 控制電路 316 狀態機 318 控制器 1005 P井區域 1010 源極側選擇閘極 1015 記憶體元件 1020 記憶體元件 1025 記憶體元件 1030 記憶體元件 II7263.doc •43 · 1326487

1035 記憶體元件 1040 記憶體元件 1045 記憶體元件 1050 記憶體元件 1055 汲極側選擇閘極 1100 NAND 串 1105 p井區域 1110 源極側選擇閘極 1115 記憶體元件 1120 記憶體元件 1125 記憶體元件 1130 記憶體元件 1135 記憶體元件 1140 記憶體元件 1145 記憶體元件 1150 記憶體元件 1155 汲極側選擇閘極 1200 NAND 串 1205 p井區域 1210 源極側選擇閘極 1215 記憶體元件 1220 記憶體元件 1225 記憶體元件 1230 記憶體元件 117263.doc -44 - 1326487

1235 記憶體元件 1240 記憶體元件 1245 記憶體元件 1250 記憶體元件 1255 汲極側選擇閘極 1300 NAND 串 1305 P井區域 1310 源極側選擇閘極 1315 記憶體元件 1320 記憶體元件 1325 記憶體元件 1330 記憶體元件 1335 記憶體元件 1340 記憶體元件 1345 記憶體元件 1350 記憶體元件 1355 汲極側選擇閘極 PC 程式計數器 SGD 汲極選擇線 SGS 源極選擇線 WLO 字線 WL1 字線 WL2 字線 WL3 字線 117263.doc -45 -

Claims (1)

1. 厂“-.. 1326487 第095147491號專利申請案 中文申請專利範圍替換本(99年3月） 十、申請專利範圍： 1· 一種非揮發性儲存系統，其包括 一非揮發性儲存元件集；以及 個管理電路，其與該非揮發性儲存元件集通 ^並^或多個管理電路接㈣f料進行程式化的一請 求並為回應該請求而進杆 …、—作：⑷藉由對-選擇之 中之-選VI化電壓而程式化該非揮發性健存元件集 I選擇之非揮性儲存元件，⑻在該程式化期間，施 加一第，於與該非揮發性儲存元件集中之先前程式 化的-非揮發性儲存元件相關聯之至少一第_字線，以 對一第—相關聯的通道區域之_電位進行㈣，以及施 加-第二電壓於與該非揮發性儲存㈣集中之未程式化 及/或—部分程式化的—_發性儲存元件相關聯之至少一 第一子線’以對一第二相關聯的通道區域之一電位進 増壓’該第，係大於m第二電[以及⑹在該程 式化期間，藉由分別施加第三至第五電壓至介於該選擇 之字線與該至少一第一字線之間的第三至第五字線而 形成-介於該等第—與第二相關聯的通道區域之間的隔 離區域’該第四字線係在該等第三與第五字線之間該 等第三至第五電壓係小於該第一電壓，並且該第四電壓 係小於該等第三與第五電壓。 2. 如請求項1之非揮發性儲存系統，其中： 該第一電壓係大於該第二電壓一量，其係足以減少從 該第二相關聯的通道區域至該第一相關聯的通道區域的 117263-990330.doc 電荷之洩漏。 :月，項1之非揮發性儲存系統，其中： 4·如f壓係大於該第二電壓接近二至三伏特。 月項1之非揮發性儲存系統，其卜 該签 _ , 目關聯的通道區域係―源極側通道區域，並且 1 相關聯的通道區域係一汲極側通道區域。 如μ求項1之非揮發性儲m，其中： —該非揮發性儲存元件集係從該非揮發性料元件集之 源極側開始程式化並在該非揮發性儲存元件集之 極你丨卜έ士；fc 、 〆及 、'，该至少-第-字線包括至少-個源極側字 、、\’ ：且該至少一第二字線包括至少一汲極側字線。 如明求項1之非揮發性儲存系統，其中： :將该第-電壓施加至介於該選擇之字線與該非揮發性 健存兀件集之—源極側之間的連續字線；以及 :將該第二電壓施加至介於該選擇之字線與該非揮發性 儲存7L件集之一汲極側之間的連續字線。 7.如請求項1之非揮發性儲存系統，其中： 該第四電壓係接近0至1伏特。 8·如請求項1之非揮發性儲存系統，其中： 該等第三與第五電壓係接近相等。 9.如請求項1之非揮發性儲存系統，其中： 該第三電壓係大於該第四電壓。 1 〇 ·如》月求項1之非揮發性儲存系統，其中： 該等非揮發性儲存元件包括多位階儲存元件。 117263-990330.doc 1·如吻求項！之非揮發性儲存系統，其中. ::揮發性铸存元件集包括串。 月求項1之非揮發性儲存系統，其中： 於該程式化期間 鄰字線，該第1數停二=:至第一複數條相 非揮發性心·冑予、㈣與&集中之先前程式化的 一複數條件相關聯’以及該第二電壓聽加至第 :=1 ，該第二複數條字線係與該集中之未 13 一工 ，。卩刀裎式化的非揮發性儲存元件相關聯。 -種用於程式化非揮發㈣存器之方法其包括： 藉由對一選擇之字線施加一程式化電壓而程式化一非 揮發性儲存元件集中的一選擇之非揮發性儲存元件； 在°亥知式化期間，施加一第一電壓於與該非揮發性儲 "集中先别私式化的非揮發性儲存元件相關聯的至 、、 線X對第一相關聯的通道區域之一電位進 :增壓’並且施加—第二電壓於與該非揮發性儲存元件 不中未程式化及/或部分程式化的非揮發性儲存元件相關 聯的至少一第二字線以對一第二相關聯的通道區域之一 電位進行增壓，該第一電壓係大於該第二電壓，及 在s玄程式化期間’藉由分別施加第三至第五電壓至介 於該選擇之字線與該至少一第一字線之間的第三至第五 字線，而形成一介於該等第一與第二相關聯的通道區域 之間的隔離區域，該第四字線係在該等第三與第五字線 之間，該等第三至第五電壓係小於該第一電壓，並且該 第四電壓係小於該等第三與第五電壓。 117263-990330.doc l4.如請求.項l3之方法，其中： 該第電壓係大於該第二電壓一量，其係足以減少從 該第二相關聯的通道區域至該第一相關聯的通道區域的 電荷之洩漏。 15. 如請求項13之方法，其中· 該第一電壓係大於該第二電壓接近二至三伏特。 16. 如請求項13之方法，其中： 馨 上該第一相關聯的通道區域係一源極側通道區域，並且 该第二相關聯的通道區域係一汲極側通道區域。 1 7.如請求項13之方法，其中： 該非揮發性儲存元件集係從該非揮發性儲存元件集之 —源極側開始程式化並在該非揮發性儲存元件集之一汲 極側上結束，該至少一第_念綠4=I 、不成王y弟予線包括至少一個源極側字 線，並且該至少一第二字線包括至少一汲極側字線。 .如請求項13之方法，其中： 將該第—電壓施加至介於該選擇之字線與該非揮發性 儲存件集之一源極側之間的連續字線；以及 元ΖΓ第二電壓施加於該選擇之字線與該_發性儲存 千本之一汲極側之間的連續字線。 19.如請求項13之方法，其中： 該第四電壓係接近0至1伏特。 2〇.如請求項13之方法，其中： 該等第三與第五電壓係接近相等。 21·如請求項】3之方法，其令： I17263-990330.doc -4- 1326487 該第三電壓係大於該第四電壓。 22_如請求項13之方法，其中. 該等非揮發性储存元件包括多位階儲存元件。 23_如請求項13之方法，其中： 該非揮發性儲存元件集包括一画D串。 24.如請求項13之方法，其中 π砀往式化期 μ矛 包您你犯那主第一複數條相

   條字線係與該集中之先前程式化的 一|數μ件相關聯’以及該第二電錢施加至第 一複數條相鄰字績，兮仿 弟 程式化及/或部:程數條字線係與該集中之未 "的非揮發性儲存元件相關聯。

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