JP4808784B2 - 改善されたパス電圧を用いてプログラム阻害を低減した不揮発性記憶メモリのプログラミング方法 - Google Patents

Description

本発明は、プログラム阻害を低減した不揮発性記憶メモリのプログラミングに関する。

半導体メモリデバイスは、さまざまな電子装置内で、ますます多く使用されるようになっている。例えば、不揮発性半導体メモリは、携帯電話、デジタルカメラ、パーソナルデジタルアシスタント、モバイルコンピューティング装置、非モバイルコンピューティング装置、およびその他の装置の中で使用されている。電気的に消去可能でプログラム可能な読み出し専用メモリ（ＥＥＰＲＯＭ）およびフラッシュメモリは、特に普及している不揮発性半導体メモリである。ＥＥＰＲＯＭの一種類であるフラッシュメモリでは、フルメモリアレイ又はメモリの一部のコンテンツは、従来のフル装備のＥＥＰＲＯＭとは異なり、一度に消去することができる。

ＥＥＰＲＯＭとフラッシュメモリは共に、半導体基板中のチャネル領域の上方に位置するとともにチャネル領域から絶縁されている浮遊ゲートを利用している。この浮遊ゲートは、ソース領域とドレイン領域の間に位置している。制御ゲートが、浮遊ゲートの上方に設けられているとともに浮遊ゲートから絶縁されている。トランジスタの閾値電圧は、浮遊ゲートに保持されている電荷の量によって制御される。すなわち、ソースとドレイン間を導通させてトランジスタをオンさせるために制御ゲートに印加しなければならない電圧の最小値は、浮遊ゲートの電荷レベルによって制御される。

ＥＥＰＲＯＭデバイス及びフラッシュメモリデバイスは、電荷を２つの範囲で蓄積するフローティングゲートを有する。このため、メモリ素子を２つの状態でプログラム又は消去することができる（例えば、消去状態とプログラム状態）。そのようなフラッシュメモリデバイスは、各メモリ素子が１ビットを記憶することができるので、バイナリ（２値化）フラッシュメモリデバイスと称される。

マルチ状態（又はマルチレベルと称される）フラッシュメモリデバイスは、複数に区別されるとともに許容又は有効なプログラム化閾値電圧範囲を特定することによって具現化される。区別された閾値電圧範囲のそれぞれは、メモリデバイスにおいて符号化されたデータビットの集合に対する所定値に対応している。例えば、メモリ素子のそれぞれは、その素子が４つの区別された閾値電圧範囲に応じた４つの別個の電荷バンドのうちの１つに位置可能であれば、２ビットのデータを記憶することが可能である。

典型的には、プログラム動作中に制御ゲートに印加されるプログラム電圧Ｖｐｇｍは、時間経過とともに大きさが増加する一連のパルスである。一つの例では、パルスの大きさは、パルス毎に０．２−０．４Ｖの所定のステップサイズで増加する。Ｖｐｇｍは、フラッシュメモリ素子の制御ゲートに印加可能である。プログラムパルス間において、検証動作が行われる。即ち、並列にプログラムされている各セルのプログラミングレベルを、プログラミングパルス間で読み取って、このレベルが、プログラムすべき検証レベル以上であるかどうか判定する。マルチ状態フラッシュメモリ素子のアレイに対しては、検証ステップが素子の各状態に対して実行され、その素子がデータ関連の検証レベルに達した否かを判定する。例えば、４つの状態でデータを記憶可能なマルチ状態メモリ素子は、３つの比較ポイントに対して検証動作を実行する必要があるだろう。

また、ＥＥＰＲＯＭデバイスまたはＮＡＮＤストリング内のＮＡＮＤフラッシュメモリデバイスなどのフラッシュメモリデバイスをプログラミングするとき、一般的には、制御ゲートにＶｐｇｍを印加して、ビット線を接地する。例えば、記憶素子などのセル又はメモリ素子のチャネルからの電子は浮遊ゲートに注入される。電子が浮遊ゲートに蓄積されると、浮遊ゲートは負に帯電して、メモリセルの閾値電圧が引き上げられ、これで、メモリセルはプログラムされた状態になる。プログラミングに関するさらなる情報は、名称「不揮発性メモリにおけるソース側自己ブースティング技術」に係る米国特許第６，８５９，３９７号、及び２００５年２月３日公開の名称「プログラムされたメモリの検出」に係る米国特許公開２００５／００２４９３９に見受けられる。双方ともそれらの全体を参照してここに組み込む。

選択された記憶素子のプログラミング中に、隣接する記憶素子が、プログラム阻害と呼ばれるプロセスで、不注意にプログラムされることがある。たとえば、プログラムしようとは意図されていない記憶素子が、プログラミング目的で選択された記憶素子と同じワード線上にあると、このワード線にＶｐｇｍが印加されたときに、不注意にプログラムされる可能性がある。プログラム阻害を防ぐことが可能な技法はいくつか存在する。たとえば、自己昇圧法（自己ブースティング法）を用いると、プログラミング中は、選択されなかったビット線に関連するチャネルが電気的に絶縁され、選択されなかった記憶素子に関連するワード線に対して、パス電圧（たとえば、１０Ｖ）が印加される。選択されなかったワード線が選択されなかったビット線に関連するチャネルに結合して、選択されなかったビット線のチャネル中に電圧（たとえば、８Ｖ）が存在するようになり、このため、プログラム阻害が軽減されやすくなる。したがって、自己昇圧法によって、チャネル内で電圧の昇圧が発生し、これで、トンネル酸化物間の電圧が低下し、したがってプログラム阻害が軽減される。さらに、局所自己昇圧法（ＬＳＢ）や消去領域自己昇圧法（ＥＡＳＢ）では、既にプログラムされている素子のチャネルを、抑止される素子のチャネルから絶縁することによってプログラム阻害を軽減しようとしている。

しかしながら、たとえば９０ｎｍ以下などと、記憶素子内のチャネル長さが短くなると、従来のチャネル昇圧技法のプログラム阻害軽減能力が弱くなる。特に、記憶素子のチャネル長があまり短くなると、選択されたワード線のドレイン側とソース側で互いに別々に昇圧された２つのチャネル領域を十分に絶縁することが不可能となりかねない。その結果、昇圧されたチャネル電圧が低下して、プログラム阻害がひどくなる可能性がある。さらに、帯間トンネル現象やゲート誘導ドレイン漏れ電流（ＧＩＤＬ）に関連した絶縁破壊が、接地されたワード線のドレインの近くで発生する可能性がある。この絶縁破壊によって、昇圧されたチャネルが放電して、プログラム阻害が生じる可能性がある、および／またはホットキャリアが発生して、これがトンネル酸化物やメモリセルの浮遊ゲート中に注入される可能性もある。これらの問題や他の問題を解決する改良型のプログラム阻害軽減方法が必要である。

プログラム阻害が軽減された不揮発性記憶素子をプログラミングする方法を提供する。

１つの実施形態では、不揮発性記憶装置をプログラミングする方法は、不揮発性記憶素子の集合中の選択された不揮発性記憶素子を、選択されたワード線にプログラミング電圧を印加することによってプログラミングするものである。さらに、このようなプログラミング中には、プログラムされていない不揮発性記憶素子および／または部分的にプログラムされている不揮発性記憶素子に関連するワード線よりも、既にプログラムされている不揮発性記憶素子に関連するワード線に、より高いパス電圧が印加される。このパス電圧によって、関連するチャネル領域の電位が昇圧される。特に、既にプログラムされている不揮発性記憶素子に関連するチャネル領域の電位は、プログラムされていない不揮発性記憶素子および／または部分的にプログラムされている不揮発性記憶素子に関連するチャネル領域の電位とほぼ釣り合っている。その結果、パス電圧の差によって、プログラムされていない不揮発性記憶素子および／または部分的にプログラムされている不揮発性記憶素子に関連するチャネル領域から、既にプログラムされている不揮発性記憶素子に関連するチャネル領域への電荷の漏出が減少する。実施例によっては、パス電圧の差は約２から３ボルトにすることができる。その上、不揮発性記憶素子の集合をソース側から始めてドレイン側で終了するようにプログラムするときに、ドレイン側のワード線よりもソース側のワード線により高いパス電圧が印加される。

別の実施形態では、不揮発性記憶装置をプログラミングする方法は、不揮発性記憶素子の集合中の選択された不揮発性記憶素子を、選択されたワード線にプログラミング電圧を印加することによってプログラミングするものである。さらに、前記プログラミング中には、既にプログラムされている不揮発性記憶素子とプログラムされていない不揮発性記憶素子および／または部分的にプログラムされている不揮発性記憶素子との間に絶縁領域が形成されるように、ワード線にパス電圧が印加される。

本発明の実施に適した不揮発性メモリシステムの一例では、ＮＡＮＤフラッシュメモリ構造を使用する。ＮＡＮＤフラッシュメモリ構造では、２つの選択ゲートの間に複数のトランジスタが直列に配置されている。直列のトランジスタと選択ゲートは、ＮＡＮＤストリングと呼ばれる。図１は、１つのＮＡＮＤストリングを示す上面図である。図２は、その等価回路である。図１および図２に示すＮＡＮＤストリングは、直列の４つのトランジスタ１００、１０２、１０４、１０６を備え、第１の選択ゲート１２０と第２の選択ゲート１２２との間に挟まれている。選択ゲート１２０と選択ゲート１２２はそれぞれ、ＮＡＮＤストリングをビット線１２６とソース線１２８に接続する。選択ゲート１２０と選択ゲート１２２はそれぞれ、制御ゲート１２０ＣＧと制御ゲート１２２ＣＧに適切な電圧を印加することによって制御される。トランジスタ１００、１０２、１０４、１０６のそれぞれは、制御ゲートと浮遊ゲートを有する。トランジスタ１００は、制御ゲート１００ＣＧと浮遊ゲート１００ＦＧを有する。トランジスタ１０２は、制御ゲート１０２ＣＧと浮遊ゲート１０２ＦＧとを有する。トランジスタ１０４は、制御ゲート１０４ＣＧと浮遊ゲート１０４ＦＧを有する。トランジスタ１０６は、制御ゲート１０６ＣＧと浮遊ゲート１０６ＦＧを有する。制御ゲート１００ＣＧ，１０２ＣＧ，１０４ＣＧ，１０６ＣＧはそれぞれ、ワード線ＷＬ３，ＷＬ２，ＷＬ１，ＷＬ０に接続されている。１つの実施形態では、トランジスタ１００、１０２、１０４、１０６のそれぞれがメモリセル又は記憶素子となる。他の実施形態では、メモリセルが複数のトランジスタを含んでいてもよく、図１および図２に示した構成と異なっていてもよい。選択ゲート１２０は、選択線ＳＧＤに接続され、選択ゲート１２２は、選択線ＳＧＳに接続される。

図３は、上記のＮＡＮＤストリングの断面図を示す。図３に示すように、ＮＡＮＤストリングのトランジスタはｐ−ウェル領域１４０に形成される。各トランジスタは、制御ゲート（１００ＣＧ、１０２ＣＧ、１０４ＣＧ、および１０６ＣＧ）と浮遊ゲート（１００ＦＧ、１０２ＦＧ、１０４ＦＧ、および１０６ＦＧ）からなるスタックゲート構造を備えている。浮遊ゲートは、酸化膜または他の誘電体膜の上にあるｐ−ウェルの表面上に形成される。制御ゲートは、浮遊ゲートの上に位置している。制御ゲートと浮遊ゲートは、ポリシリコン間誘電体層によって分離されている。メモリ素子（１００、１０２、１０４、１０６）の制御ゲートは、ワード線を形成する。Ｎ＋拡散層１３０、１３２、１３４、１３６、１３８は隣接するセル間で共有されており、それによりセルは相互に直列に接続されてＮＡＮＤストリングを形成する。これらのＮ＋拡散層は、各セルのソースおよびドレインを形成する。例えば、Ｎ＋拡散層１３０は、トランジスタ１２２のドレイン、およびトランジスタ１０６のソースとして働く。Ｎ＋拡散層１３２は、トランジスタ１０６のドレイン、およびトランジスタ１０４のソースとして働く。Ｎ＋拡散層１３４は、トランジスタ１０４のドレイン、およびトランジスタ１０２のソースとして働く。Ｎ＋拡散層１３６は、トランジスタ１０２のドレイン、およびトランジスタ１００のソースとして働く。Ｎ＋拡散層１３８は、トランジスタ１００のドレイン、およびトランジスタ１２０のソースとして働く。Ｎ＋拡散層１２６は、ＮＡＮＤストリングのビット線につながっており、Ｎ＋拡散層１２８は、複数のＮＡＮＤストリングの共通ソース線につながっている。

図１〜図３では、ＮＡＮＤストリング内に４つのメモリセルを示しているが、４つのトランジスタの使用する構成は、一例であることに留意されたい。ここに記載される技術によって使用されるＮＡＮＤストリングは、４つ未満のメモリ素子を有していてもよく、又は、４つを超えるメモリ素子を有していてもよい。例えば、一部のＮＡＮＤストリングは、８、１６、３２、６４又はそれ以上のメモリ素子を含むことができる。本明細書における説明は、ＮＡＮＤストリング内のメモリセルが特定の数に制限するものではない。

一般的に、本発明は、Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍトンネル現象によってプログラム又は消去されるデバイスにおいて用いられる。本発明はまた、フローティングゲートで電荷を蓄積するのに代えて、シリコン酸化物、シリコン窒化物、シリコン酸化物からなる誘電体のような三層誘電体を用いるデバイスでも利用可能である。ＯＮＯで形成された三層誘電体は、メモリセルのチャネル上で、導電性の制御ゲートと半導体基板の表面とで挟まれている。本発明はまた、フローティングゲートに代えて、例えば電荷蓄積領域としてナノ結晶のような導電体の小さな島を利用するデバイスでも利用可能である。このようなメモリデバイスは、ＮＡＮＤフラッシュデバイスのフローティングゲートと同様な方法でプログラム及び消去が可能である。

図４は、３つのＮＡＮＤストリングを示す回路図である。一般的なフラッシュメモリシステムの構造は、複数のＮＡＮＤストリングを備えている。例えば、メモリアレイの３つのＮＡＮＤストリング２０２，２０４，２０６が示されており、メモリアレイはより多数のＮＡＮＤストリングを備えている。それぞれのＮＡＮＤストリングは、２個の選択トランジスタと４個のメモリセルを備えている。例えば、ＮＡＮＤストリング２０１は、選択トランジスタ２２０，２３０と、メモリ素子２２２，２２４，２２６，２２８を備えている。ＮＡＮＤストリング２０３は、選択トランジスタ２４０，２５０と、メモリ素子２４２，２４４，２４６，２４８を備えている。ＮＡＮＤストリング２０５は、選択トランジスタ２６０，２７０と、メモリセル２６２，２６４，２６６，２６８を備えている。各ＮＡＮＤストリングは、その選択トランジスタ（例えば、選択トランジスタ２３０，２５０又は２７０）によってソース線に接続している。選択線ＳＧＳは、ソース側の選択ゲートを制御するために使用される。様々なＮＡＮＤストリング２０１，２０３，２０５は、選択ラインＳＧＤにより制御される選択トランジスタ２２０，２４０，２６０等によって、それぞれ対応するビット線２０２，２０４，２０６に接続している。別の実施形態では、選択線は必ずしも共用されなくてもよい。ワードラインＷＬ３は、メモリ素子２２２，２４２，２６２の制御ゲートに接続している。ワードラインＷＬ２は、メモリ素子２２４，２４４，２６４の制御ゲートに接続している。ワードラインＷＬ１は、メモリ素子２２６，２４６，２６６の制御ゲートに接続している。ワードラインＷＬ０は、メモリ素子２２８，２４８，２６８の制御ゲートに接続している。同図からわかるように、各ビット線とこれに対応するＮＡＮＤストリングは、メモリセルの集合又はアレイの列群を備えている。ワードライン（ＷＬ３，ＷＬ２，ＷＬ１，ＷＬ０）は集合又はアレイの行群を備えている。各ワードラインは、この行群内の各メモリセルの制御ゲートに接続している。例えば、ワードラインＷＬ２はメモリ素子２２４、２４４、２６４の制御ゲートに接続している。

各メモリ素子は、データを記憶することができる。例えば、１ビットのデジタルデータを記憶する場合、使用可能なメモリセルの閾電圧の範囲が２つの範囲に分割され、それぞれ論理データ「１」，「０」が指定される。ＮＡＮＤ型フラッシュメモリの一例では、メモリセルの消去後に閾電圧は負になり、論理「１」と定義される。プログラムオペレーション後の閾電圧は正になり、論理「０」と定義される。閾電圧が負で、読み出しが試みられた場合、メモリセルがターンオンすれば、論理１が記憶されていることを示す。閾電圧が正で、読み出し動作が試みられた場合、メモリセルがターンオンしなければ、これは、論理ゼロが記憶されていることを示す。メモリセルは、例えばマルチ（複数）ビットのデジタルデータのようなマルチ（複数）レベルの情報を記憶することもできる。データのマルチレベル数を記憶するケースでは、使用可能な閾電圧の範囲が多数のデータレベルに分割される。例えば、４つのレベルの情報が記憶されると、データ値「１１」，「１０」，「０１」，「００」に指定された４つの閾電圧範囲が存在することになる。ＮＡＮＤ型メモリの一例では、消去オペレーション後の閾電圧は負であり、「１１」と定義される。状態「１０」，「０１」，「００」に正閾電圧を使用している。メモリ素子にプログラムされたデータとこの素子の閾値電圧範囲との間の具体的な関係は、メモリ素子に対して採用されるデータ符号化スキームによって異なる。たとえば、その双方の全体を参照してここに組み込む米国特許第６，２２２，７６２及び２００３年６月１３日に出願された「メモリシステムのセルの追跡」という名称の米国特許出願第１０／４６１，２４４号には、マルチステート式フラッシュメモリセルのさまざまなデータ符号化スキームが記載されている。

ＮＡＮＤ型フラッシュメモリ及びそのオペレーションの関連例が、以下の米国特許／特許出願から得ることができる。米国特許第５，３８６，４２２、第５，５２２，５８０、第５，５７０，３１５号、第５，７７４，３９７号、第６，０４６，９３５号、第６，４５６，５２８号、及び第６，５２２，５８０。これら出願の全体は本願明細書中に組み込まれる。

フラッシュメモリ素子をプログラミングする場合、その素子の制御ゲートにプログラム電圧を印加し、その素子に関連するビットラインをグラウンドする。チャネルからの電子がフローティングゲートに注入される。電子がフローティングゲート内に蓄積すると、フローティングゲートが負に帯電し、素子の閾電圧が上昇する。プログラム電圧をプログラミング中の素子の制御ゲートに印加するために、プログラム電圧を適切な素子のワードラインに印加する。上述したように、ワードラインは、同じワードラインを利用する他のＮＡＮＤストリングのそれぞれに含まれた１個のセルにも接続している。例えば、図４の素子２２４をプログラミングする場合には、素子２２４，２４４，２６４の制御ゲートにもプログラム電圧が印加される。同じワードラインに接続している他の素子をプログラミングすることなく、ワードライン上の１個の素子をプログラミングすることが望ましい場合に問題が生じる。例えば、素子２４４はプログラミングせずに素子２２４をプログラミングすることが望ましい場合に問題が生じる。１本のワードラインに接続している全ての素子にプログラム電圧を印加するので、ワードライン上の非選択の素子（プログラミングされない素子）が、プログラミング阻害というプロセスにおいて、誤ってプログラミングされてしまう。例えば、素子２２４をプログラミングする場合、予定外に隣接する素子２４４，２６４もプログラミングされてしまう虞がある。プログラミング阻害は、プログラム目的で選択されたワード線上の非選択メモリ素子において最も起こり得る。しかしながら、いくつかの例では、プログラム阻害は選択ワード線以外のメモリセルでも起こり得る。

プログラム阻害を防止するためにいくつかの技術を採用することができる。上記した自己昇圧法（セルフブースティング）では、プログラミング中において、非選択のビット線に関連するチャネルを電気的に分離するとともに、非選択のワード線にパス電圧（例えば１０ボルト）を印加する。非選択のワード線は、非選択のビット線に対応したチャネルに結合して、非選択ビット線のチャネルに電圧（例えば８ボルト）を生じさせることでプログラム阻害を低減させる。したがって、自己昇圧法（セルフブースティング）によってチャネル内の電圧が昇圧（ブースト）し、これによりトンネル酸化膜間の電圧が降下してプログラム阻害が低減される。

ＮＡＮＤストリングは典型的に（常時ではない）、例えばメモリ素子２２８からメモリ素子２２２に向けてのように、ソース側からドレイン側にプログラムされる。例えば、ＮＡＮＤストリング２０１の前にＮＡＮＤストリング２０３がプログラムされる場合を考える。ＮＡＮＤストリング２０１の最後の（又は略最後の）メモリ素子をプログラムするプログラムプロセスが準備されたときに、阻止中のＮＡＮＤストリング（例えばＮＡＮＤストリング２０３）上の事前にプログラムされたメモリ素子の全ての又はほぼ全てのがプログラムされているとすると、事前にプログラムされたメモリ素子のフローティングゲート中に負電荷が存在する。そのため、昇圧電位はＮＡＮＤストリング２０３の一部において十分に高くならず、最後のいくつかのワード線に関連するＮＡＮＤストリング２０３の素子でプログラム阻害が生じ得る。例えば、ＮＡＮＤストリング２０１の素子２２２をプログラムするときに、ＮＡＮＤストリング２０３の素子２４８，２４６，２４４が事前にプログラムされていると、これらトランジスタ（２４４，２４６，２４８）のそれぞれはフローティングゲートに負電荷を有する。これにより、自己昇圧法プロセスの昇圧電位を制限し、素子２４２においてプログラム阻害を生じさせる可能性がある。

局所自己昇圧法（ＬＳＢ）や消去領域自己昇圧法（ＥＡＳＢ）は、既にプログラムされている素子のチャネルを抑止されている素子のチャネルから絶縁することによって、従来の自己昇圧法の欠点を解決しようとするものである。たとえば、図４の素子２２４をプログラムする場合、ＬＳＢやＥＡＳＢでは、素子２４４のチャネルを既にプログラムされている素子（２４６と２４８）から絶縁することによって素子２４４のプログラミングを抑止しようとする。ＳＢ、ＥＡＳＢ、ＬＳＢなどの昇圧方法やこれら昇圧方法の変形の場合、プログラムされている素子のビット線は、グラウンド電圧または０Ｖに近い別の電圧、一般的には０から１Ｖの範囲に接続され、一方抑止されている素子を持つＮＡＮＤストリングのビット線はＶｄｄ、一般的には１．５から３Ｖの範囲にある。プログラム電圧Ｖｐｇｍ（たとえば、２０Ｖ）は、選択されたワード線に接続される。ＬＳＢ昇圧モードの場合、選択されたワード線に隣接するワード線は０Ｖまたは０Ｖに近い別の電圧にあり、残りの選択されていないワード線はＶｐａｓｓにある。たとえば、ビット線２０２は０Ｖであり、ビット線２０４はＶｄｄにあり、ドレイン選択ＳＣＧはＶｓｇｄ（一般的には２．５から４．５Ｖ）にあり、ソース選択ＳＧＳは０Ｖにある。選択されたワード線ＷＬ２（素子２２４をプログラミングする）はＶｐｇｍにある。隣接するワード線ＷＬ１とＷＬ３は０Ｖにあり、他のワード線（たとえば、ＷＬ０）はＶｐａｓｓにある。

ＬＳＢモードの欠点は、選択されたワード線の下では、昇圧されたチャネル電圧が非常に高くなり得ることである。これはチャネルのこの部分が選択されていないワード線下の他のチャネル領域から絶縁されており、このため、昇圧電圧が主として高いプログラミング電圧Ｖｐｇｍによって決まるからである。高い昇圧のため、０Ｖにバイアスされているワード線の近傍では、帯間トンネル現象やＧＩＤＬが発生する可能性がある。チャネルが昇圧される程度は、ＥＡＳＢ方法を用いることによって低い値に制限することが可能である。ＥＡＳＢは、ソース側の隣接ワード線だけが０Ｖであることを除いては、ＬＳＢと類似している。したがって、選択されたワード線下のチャネル領域と選択されたセルのドレイン側にあるチャネル領域が接続され、このため、チャネルの昇圧は主として、ＬＳＢの場合のＶｐｇｍではなく、選択されなかったワード線に印加されるＶｐａｓｓ電圧によって決まる。ドレイン側の隣接ワード線はＶｐａｓｓにある。Ｖｐａｓｓが低すぎると、チャネル中での昇圧が不十分でプログラム阻害を防ぐことが不可能となる。Ｖｐａｓｓが高すぎると、選択されたＮＡＮＤストリング内の選択されていないワード線（ビット線には０Ｖが印加されている）がプログラムされたり、ＧＩＤＬによるプログラム阻害が発生したりする可能性がある。たとえば、ＷＬ１がＶｐａｓｓではなくて０Ｖ、またＷＬ３がＶｐａｓｓとなったりする。１つの実施形態では、Ｖｐａｓｓは７から１０Ｖである。

ＬＳＢやＥＡＳＢにより自己昇圧は改善されるが、同時に、ソース側の隣接素子（素子２４６は素子２４４のソース側の隣接素子である）がプログラムされているのか又は消去されているのかによって変わってくるという問題もある。ソース側の隣接素子がプログラム状態にあれば、その浮遊ゲートには負の電荷が存在する。さらに、制御ゲートに０Ｖが印加されており、同時に、負に帯電しているゲート下の接合が（昇圧のため）極めて逆バイアスされている状態では、ゲート誘導ドレイン漏れ電流（ＧＩＤＬ）が発生する可能性があるが、これが発生すると、昇圧されたチャネル内に電子が漏れる。ＧＩＤＬは接合に大きなバイアスが掛かる状態で発生し、この状態は、昇圧のためにメモリセルのドレイン／ソース領域に高電圧が印加され、ゲート電圧が低いまたは負の値の場合に生じるが、ソース側の隣接素子がプログラムされ、ドレイン側接合が昇圧される場合がまさにこれである。ＧＩＤＬが発生すると、上昇した電圧が早くさめてしまい、その結果、プログラミングエラーとなるが、これは、素子の寸法を縮小するときに必要となる急速で高濃度のドープ接合の場合にはさらに深刻となる。漏れ電流が大きくなると、チャネル領域内での電位の昇圧が減少し、このため、プログラム阻害が発生する可能性がある。さらに、プログラムされるワード線がドレインに近いほど、昇圧されたチャネル領域内に存在する電荷が減少する。したがって、昇圧されたチャネル中の電圧が急速に低下して、プログラム阻害が引き起こされる。ＧＩＤＬが引き起こす可能性のある別の副作用は、ホットキャリア（電子あるいは正孔共）が、発生する可能性があることである。このようなホットキャリアは、トンネル酸化物領域内あるいは隣接するメモリセルの浮遊ゲート中内に注入されて、プログラム阻害を引き起こすことがある。

ソース側の隣接記憶素子が消去されていると、その浮遊ゲートには正の電荷が発生しており、そのため、トランジスタの閾値電圧が負となるだろう。このトランジスタは、たとえワード線に０Ｖが印加されてもオフしない。記憶素子がオンである場合、ＮＡＮＤストリングはＥＡＳＢモードでは動作していない。むしろ、このＮＡＮＤストリングは自己昇圧モードで動作しているが、これは、上述したように不十分な昇圧に関する問題を伴う可能性がある。このシナリオは、他のソース側素子がプログラムされる場合に発生する可能性が最も高いが、この場合にはソース側の昇圧が制限される。この問題は、チャネル長が短くなるほど厄介な問題となるが、これは漏れ電流が発生しやすくなるからである。

図５は、本書で開示する１つ以上の実施例を実施することが可能なフラッシュメモリシステムの一実施形態のブロック図である。他のシステム及び実施形態も利用可能である。メモリ素子アレイ３０２は、列制御回路３０４と、行制御回路３０６と、ｃ−ソース制御回路３１０と、ｐ−ウェル制御回路３０８によって制御される。列制御回路３０４は、メモリ素子内に記憶されたデータを読み出すために、プログラム動作中のメモリ素子の状態を判定するために、およびビット線の電位レベルを制御してプログラミングを促進又はプログラミングを抑止するために、メモリ素子アレイ３０２のビット線に接続されている。行制御回路３０６は、ワード線のうちのいずれかを選択するために、読み出し電圧を印加するために、プログラム電圧を印加するために、ワード線に接続されている。Ｃ−ソース制御回路３１０は、メモリ素子に接続された共通ソース線（図６に「C-ソース」として示す）を制御する。Ｐ−ウェル制御回路３０８は、ｐ−ウェル電圧を制御する。

メモリ素子内に記憶されたデータは、列制御回路３０４によって読み出され、データ入力／出力バッファ３１２を経由して、外部Ｉ／Ｏ線に出力される。メモリ素子内に記憶されるプログラムデータは、外部Ｉ／Ｏ線を経由してデータ入力／出力バッファ３１２に入力され、列制御回路３０４に転送される。外部Ｉ／Ｏ線は、コントローラ３１８に接続される。

フラッシュメモリデバイスを制御するためのコマンドデータ（命令データ）は、コントローラ３１８に入力される。コマンドデータは、どのような動作が要求されているのかをフラッシュメモリに通知する。入力コマンドは、制御回路３１５の一部である状態マシン３１６に転送される。状態マシン３１６は、列制御回路３０４と、行制御回路３０６と、ｃ−ソース制御３１０と、ｐ−ウェル制御回路３０８と、データ入力／出力バッファ３１２とを制御する。状態マシン３１６は、さらに、レディ（ＲＥＡＤＹ）／ビジー（ＢＵＳＹ）や、パス（ＰＡＳＳ）／フェイル（ＦＡＩＬ）などの、フラッシュメモリのステータスデータを出力してもよい。

コントローラ３１８は、パーソナルコンピュータ、デジタルカメラ、パーソナルデジタルアシスタントなどのホストシステムに接続されている、又は、接続可能である。コントローラ３１８は、ホストと通信する。ホストは、メモリアレイ３０２に又はメモリアレイ３０２からデータを記憶又は読み出す、及びそのようなデータを供給又は受信するといったコマンドを起動する。コントローラ３１８は、そのようなコマンドを、制御回路３１８の一部であるコマンド回路３１４が解読して実行可能なコマンド信号に変換する。コマンド回路３１４は、状態マシン３１６と通信する。コントローラ３１８は、通常、メモリアレイに書き込まれる、又はメモリアレイから読み出されるユーザデータのためのバッファメモリを有している。

一例のメモリシステムは、コントローラ３１８を含む１つの集積回路と、１つ以上の集積回路チップ（それぞれがメモリアレイと、関連する制御、入力／出力、および状態マシン回路とを含む）を備える。メモリアレイとシステムのコントローラ回路は、１つ以上の集積回路チップ上に一緒に統合される傾向にある。メモリシステムは、ホストシステムの一部として組み込まれていてもよく、又は、ホストシステムに着脱可能に挿入されるメモリカード（又はその他のパッケージ）内に含まれていてもよい。そのような着脱可能なカードは、メモリシステム全体（例えば、コントローラを含む）を含んでいてもよく、又は、関連する周辺回路を伴ったメモリアレイのみを含んでいてもよい（コントローラ又は制御機能はホスト内に組み込まれる）。このように、コントローラは、ホスト内に組み込まれることも、又は着脱可能なメモリシステム内に含まれることも可能である。

いくつかの実施形態では、図５の構成要素のうちのあるものは、統合することが可能である。さまざまな設計で、図５の構成要素のうちで、メモリセルアレイ３０２以外の１つ以上の構成要素が（単独、又は統合において）、管理回路と考えることが可能である。たとえば、１つ以上の管理回路は、制御回路、コマンド回路、状態マシン、行制御回路、列制御回路、ウェル制御回路、ソース制御回路、データ入／出力回路のうちのどれか１つまたはこれらを統合したものを含むことができる。

図６は、図５に係るメモリセルアレイ３０２の構造の一例を示す。一例として、１,０２４個のブロックに区分けされているＮＡＮＤ型フラッシュＥＥＰＲＯＭを説明する。消去動作において、それぞれのブロックに記憶されたデータは同時に消去される。１つの実施形態では、ブロックは、同時に消去されるセルの最小単位である。本実施形態において、各ブロックには８，５１２の列があり、偶数列および奇数列に分割される。ビット線はまた、偶数のビット線（ＢＬｅ）と奇数のビット線（ＢＬｏ）に分割される。直列に接続され、ＮＡＮＤストリングを形成する４つのメモリセルが示されている。４つの素子は各ＮＡＮＤストリングに含まれるように図示されているが、使用するセルの数は４つを超えて又は４つ未満でもよい。ＮＡＮＤストリングの一方の端子は、選択トランジスタＳＧＤを介して対応するビット線に接続され、もう一方の端子は、第２の選択トランジスタＳＧＳを介してｃ-ソースに接続される。

読み出し動作およびプログラミング動作の１つの実施形態では、４，２５６のメモリ素子が同時に選択される。選択されるメモリ素子は、同じワード線と、同じ種類のビット線（例えば、偶数ビット線又は奇数ビット線）とを有する。したがって、５３２バイトのデータが同時に読み出し又はプログラムされることが可能である。同時に読み出し又はプログラムされるこれらの５３２バイトのデータは、一つの論理ページを形成する。したがって、メモリの１つのブロックは、少なくとも８つの論理ページを記憶することが可能である（４本のワード線、それぞれが奇数および偶数ページを有する）。複数状態メモリ素子では、各メモリセルが２ビットのデータを記憶し、これら２ビットがそれぞれ異なったページに記憶される場合、１つのブロックは１６の論理ページを記憶する。他のサイズのブロックおよびページも、本発明とともに使用されてもよい。さらに、図４および図５に示す構造以外の構造を、本発明を実施するために使用することもできる。例えば、１つの実施例において、ビット線は奇数と偶数の線に分割されておらず、これにより、全てのビット線がプログラムされかつ同時に（あるいは非同時に）読み取りされる。

メモリ素子の消去は、ｐ−ウェルを消去電圧（例えば、２０ボルト）まで引き上げるとともに、選択されたブロックのワード線を接地することによって行われる。ソースおよびビット線はフローティングとする。消去は、メモリアレイ全体、独立したブロック、又は別の単位のセルに対して実行することができる。メモリ素子の浮遊ゲートから電子がｐ−ウェル領域に移動し、閾値電圧は負になる。

読み出し及び検証動作では、選択ゲート（ＳＧＤ及びＳＧＳ）は２．５〜４．５Ｖの範囲の電圧に接続され、非選択ワード線（例えば、ＷＬ１が選択ワード線であれば、ＷＬ０，ＷＬ２，ＷＬ３）は読み出しパス電圧（典型的には、４．５〜６Ｖの範囲の電圧）に昇圧され、トランジスタをパスゲートとして動作させる。選択ワード線ＷＬ１は、ある電圧に接続される。その電圧レベルは、対象とするメモリ素子の閾値電圧がそのレベルよりも上か下かを決定するために、読み出し動作及び検証動作において特定される。例えば、２レベルメモリ素子の読み出し動作では、選択ワード線ＷＬ１が接地され、閾値電圧が０Ｖよりも高いか否かが検知される。２レベルメモリ素子の検証動作では、選択ワード線ＷＬ１は、例えば０．８Ｖに接続され、閾値電圧が少なくとも０．８Ｖにまで達したか否かが検証される。ソースとｐ-ウェルは０Ｖである。選択ビット線（偶数ビット線（ＢＬｅ）と仮定する）は、例えば０．７Ｖのレベルまで予備充電される。ワード線の読み出し又は検証レベルよりも閾値が大きければ、非導通メモリ素子が存在するので、対象とする素子に関連するビット線（ＢＬｅ）の電位が高く維持される。一方、読み出し又は検証レベルよりも閾値が小さければ、導通メモリ素子がビットラインを放電するので、対象とするビット線（ＢＬｅ）の電位が、例えば０．５Ｖよりも小さい値に低下する。したがって、メモリ素子の状態は、ビット線に接続している電圧比較センス増幅器によって検出される。

上述した消去動作、読み出し動作及び検証動作は、従来から知られた技術に基づいて実行される。したがって、詳細されるものの多くは、当業者によって変更可能である。従来から知られる他の消去技術、読み出し技術及び検証技術を利用することも可能である。

上述したように、各ブロックを多くのページに分割することが可能である。１つの実施形態では、１ページがプログラミングの単位である。いくつかの実施例では、個々のページがセグメントに分割される。セグメントは、基本的なプログラミング動作として一度に書き込まれる最少のセルの数を有している。一般的に、１ページ以上分のデータが１行のメモリセルに記憶される。１ページに１つ以上のセクターを記憶することが可能である。セクターには、ユーザデータとオーバヘッドデータが含まれる。オーバヘッドデータは、一般的に、セクターのうちのユーザデータから計算されたエラー訂正符号（ＥＣＣ）を含んでいる。コントローラの一部が、データがアレイ中にプログラミングされている間にＥＣＣを計算し、また、データがアレイから読み出されている間にこれをチェックする。代替例では、ＥＣＣおよび／または他のオーバヘッドデータを、自身が属すユーザデータとは異なったページ、さらには異なったブロックに記憶される。メモリデバイスの他の部分（たとえば状態マシン）がＥＣＣを計算可能である実施形態もある。

ユーザデータを含むセクターは、一般に、磁気ディスクドライブ中のセクターのサイズに対応して５１２バイトである。オーバヘッドデータは、一般的には追加の１６〜２０バイトである。多くのページがブロックを形成しているが、その数値は、たとえば、８ページから３２ページ、６４ページ、さらにこれ以上の数値の間のいずれかの数値である。

図７に、それぞれのメモリ素子が２ビットのデータを記憶している場合のメモリ素子アレイの閾値電圧分布を示す。Ｅは、消去されたメモリ素子の第１の閾値電圧分布Ｅを示している。Ａ、Ｂ、Ｃは、プログラムされたメモリ素子の３つの閾値電圧分布を示している。１つの実施形態では、分布Ｅ中の閾値電圧は負であり、分布Ａ、Ｂ、Ｃ中の閾値電圧は正である。

異なる閾値電圧範囲はそのそれぞれが、データビットの集合の所定の値に対応している。メモリ素子にプログラムされたデータとこの素子の閾値電圧レベルとの間の具体的な関係は、素子に対して採用されるデータ符号化スキームによって異なる。１つの例では、“１１”を閾値電圧範囲Ｅ（状態Ｅ）に割り当て、“１０”を閾値電圧範囲Ａ（状態Ａ）に割り当て、“００”を閾値電圧範囲Ｂ（状態Ｂ）に割り当て、“０１”を閾値電圧範囲Ｃ（状態Ｃ）に割り当てている。しかしながら、他のスキームを用いている実施形態もある。

３つの読み出し基準電圧Ｖｒａ、Ｖｒｂ、Ｖｒｃは、メモリ素子からデータを読み出すために利用される。所与のメモリ素子の閾値電圧がＶｒａ、ＶｒｂおよびＶｒｃより大きいか小さいかをテストすることによって、本システムは、メモリ素子がどの状態にあるかを判定することが可能である。３つの検証基準電圧Ｖｖａ、Ｖｖｂ、Ｖｖｃもまた示されている。メモリ素子を状態Ａ、Ｂ又はＣにプログラムするときに、システムは、これらメモリ素子の持つ閾値電圧がＶｖａ、Ｖｖｂ又はＶｖｃ以上であるか否かをそれぞれテストする。

１つの実施形態では、フルシーケンスプログラミングとして知られているが、メモリ素子を、消去状態Ｅからプログラム済み状態Ａ、Ｂ、Ｃのうちのどれにでも直接的にプログラムすることが可能である（曲線矢印で示されている）。たとえば、プログラムされるメモリ素子の母集団を最初に消去し、これで、この母集団中のすべてのメモリ素子が消去状態Ｅとなるようにする。一部のメモリ素子が状態Ｅから状態Ａにプログラムされている間に、他のメモリセルを状態Ｅから状態Ｂにプログラムしたりおよび／または状態Ｅから状態Ｃにプログラムしたりする。

図８はまた、互いに異なった２つのページ、すなわち、下位ページと上位ページ分のデータを記憶している複数状態メモリ素子をプログラミングする２パス式技法の例を示す。４つの状態、すなわち、状態Ｅ（１１）、状態Ａ（１０）、状態Ｂ（００）および状態Ｃ（０１）が示されている。状態Ｅの場合、両ページとも“１”を記憶している。状態Ａの場合、下位ページは“０”を記憶し、上位ページは“１”を記憶している。状態Ｂの場合、両ページとも“０”を記憶している。状態Ｃの場合、下位ページは“１”を記憶し、上位ページは“０”を記憶している。ここで、特定のビットパターンがそれぞれの状態に割り当てられているが、別のビットパターンを割り当ててもよい。第１のプログラミングパスでは、セルの閾値電圧レベルを、下位の論理ページにプログラムされるビットにしたがって設定される。このビットが論理“１”であれば、この閾値電圧は変更されないが、これは、前に消去されている結果として適切な状態にあるからである。しかしながら、このプログラムされるビットが論理“０”であれば、このセルの閾値電圧は、矢印４３０で示すように状態Ａにまで引き上げられる。これで、第１のプログラミングパスが完結する。

第２のプログラミングパスでは、素子の閾値電圧レベルが、上位の論理ページにプログラムされるビットにしたがって設定される。この上位論理ページビットが論理“１”を記憶するのであれば、なんらプログラミングされないが、これは、このセルが、双方ともが“１”という上位ページビットを有している、下位ページビットのプログラミングしだいで決まる状態ＥまたはＡの内の一方の状態にあるからである。上位ページビットが論理“０”となるのであれば、閾値電圧はずれる。第１のパスの結果、セルが消去状態Ｅのままであれば、第２のフェーズで、このセルは、閾値電圧が、矢印４３４で示すように状態Ｃ内に来るように増大されるようにプログラムされる。このセルが、第１のプログラミングパスの結果として状態Ａにプログラムされた場合、メモリセルは、矢印４３２で示すように閾値電圧が状態Ｂ内に来るように、第２のパスでさらにプログラムされる。第２のパスの結果、下位ページのデータを変更することなく、上位ページの論理“０”を記憶するように指定された状態にセルをプログラムすることになる。

１つの実施形態では、ページ全体を満たすに十分なデータを書き込まれた場合に、総シーケンス書き込みを実行するようにシステムをセットアップすることが可能である。ページ全体を満たすに十分なデータが書き込まれない場合、プログラミングプロセスは、受信したデータによる下位ページのプログラミングをプログラムすることが可能である。さらにその後にデータが受信されると、本システムは、上位ページをプログラムする。別の実施形態では、このシステムは、ワード線のメモリセルの全部（またはほとんど）を満たすに十分なデータがその後に受信されるのであれば、下位ページをプログラムするモードで書き込みを始めるとともに、総シーケンスプログラミングモードに変換することが可能である。このような実施形態のより詳細が、その全体を参照してここに組み込む、発明者サージー・アナトリビッチ・ゴロベッツ（Ｓｅｒｇｙ Ａｎａｔｏｌｉｅｖｉｃｈ Ｇｏｒｏｂｅｔｓ）とヤン・リー（Ｙａｎ Ｌｉ）による、２００４年１２月１４日に出願された「早期のデータを用いる不揮発性メモリのパイプライン型プログラミング」という名称の米国特許出願第１１／０１３，１２５号に開示されている。

図９Ａ〜Ｃに、前のページの隣り合ったのメモリ素子に書き込んだ後に特定のページに関するなんらかの特定のメモリ素子に書き込み動作を実行することによって、この特定のメモリ素子に対する、浮遊ゲート同士のカップリングを軽減する不揮発性メモリをプログラミングする別のプロセスを開示する。このプロセスの１つの実施例では、この不揮発性メモリ素子のそれぞれが、４つのデータ状態を用いてメモリセル毎に２ビットのデータを記憶する。たとえば、状態Ｅが消去された状態で、状態Ａ、ＢおよびＣがプログラムされた状態と仮定する。状態Ｅはデータ１１を記憶している。状態Ａはデータ０１を記憶している。状態Ｂはデータ１０を記憶している。状態Ｃはデータ００を記憶している。隣り合った状態Ａと状態Ｂの間で双方のビットが変化するので、これはノングレイコーディングの例である。データをデータの物理状態に符号化する他の方法も用いることが可能である。それぞれのメモリセルが２ページ分のデータを記憶している。参照目的で、これらのページのデータを下位ページと上位ページと呼ぶが、別のラベルを付けることも可能である。状態Ａを参照して、上位ページはビット０を記憶し、下位ページはビット１を記憶する。状態Ｂを参照して、上位ページはビット１を記憶し、下位ページはビット０を記憶する。状態Ｃを参照して、双方のページはビットデータ０を記憶する。プログラミングプロセスは、２つのステップのプロセスである。第１のステップでは、下位ページをプログラムする。この下位ページがデータ１の状態にとどまることになっている場合、メモリ素子の状態は状態Ｅのままである。このデータが０にプログラムされることになっている場合、メモリ素子が状態Ｂ’にプログラムされるように、メモリ素子の閾値電圧Ｖ_ＴＨを引き上げる。図９Ａに、状態Ｅから状態Ｂ’にメモリ素子をプログラミングする様子を示す。図９Ａに示す状態Ｂ’は中間状態Ｂである。したがって、検証ポイントを、図９Ｃに示されるＶｖｂより低いＶｖｂ‘として示す。

１つの実施形態では、あるメモリ素子が状態Ｅから状態Ｂ’にプログラムされると、隣り合ったワード線上のその隣接したメモリ素子がその下位ページに関してプログラムされる。その隣接したメモリ素子をプログラミングした後で、浮遊ゲート同士間のカップリング作用によって、状態Ｂ’である検討中のメモリ素子の見かけ上の閾値電圧が引き上げられる。これによって、状態Ｂ’の閾値電圧分布を図９Ｂの閾値電圧分布４５０として示す分布にまで広げる作用がある。この閾値電圧分布の見かけ上の拡大は、上位ページをプログラミングするときに修正される。

図９Ｃは、上位ページをプログラミングするプロセスを示している。メモリ素子が消去された状態Ｅにあって上位ページが１のままとどまるのであれば、このメモリ素子は状態Ｅのままである。メモリ素子が状態Ｅにあってその上位ページデータを０にプログラミングすることになっているのであれば、このメモリ素子の閾値電圧を引き上げて、メモリ素子が状態Ａとなるようにする。メモリ素子が中間閾値電圧分布４５０である状態Ｂ’中にあって、上位ページデータが１にとどまることになっている場合、このメモリ素子は最終状態Ｂにプログラムされる。メモリ素子が中間閾値電圧分布４５０である状態Ｂ’中にあって、上位ページデータがデータ０になることになっている場合、このメモリ素子の閾値電圧を引き上げて、メモリ素子が状態Ｃとなるようにする。図９Ａ〜Ｃに示すプロセスによって浮遊ゲート同士間のカップリング作用が低減されるが、これは、隣接したメモリセルの上位ページをプログラミングした場合にしか、所与のメモリ素子の見かけ上の閾値電圧が影響されないからである。別の状態のコーディングの例として、上位ページデータが１の時に閾値電圧分布４５０から状態Ｃへ移動する、および上位ページデータが０の時には状態Ｂで移動することが挙げられる。図９Ａ〜Ｃに４つのデータ状態と２ページ分のデータに関する例を示すが、教示する概念は、状態が４つより多いまたは少なく、ページの数が異なっている他の実施例にも適用可能である。様々なプログラミング方法および浮遊ゲート間のカップリングについてのより詳しい詳細は、その全体を参照してここに組み込む、２００５年４月５日に出願された、名称「不揮発性メモリの読み出し動作中のカップリングを補償する方法」、米国特許出願第１１／０９９，１３３号に見受けられる。

パス電圧を調整してプログラム阻害を軽減する方法

ＮＡＮＤフラッシュメモリデバイスなどのメモリデバイスでは、さまざまなプログラミング方法を用いることが可能である。たとえば、バイナリ（２値化）デバイスに対しては自己昇圧法（ＳＢ）を用いることが可能であるが、これは、１つのＮＡＮＤストリング内のワード線をランダムでプログラムすることが可能となるからである。しかしながら、マルチレベルセル（ＭＬＣ）デバイスの場合、ランダムでのプログラミングは一般的に用いられない。この場合、ＬＳＢとＥＡＳＢまたはこれらの方法の変形を用いることが可能である。ＬＳＢとＥＡＳＢに基づく方法の利点は、チャネルの昇圧がより効率的となり、したがって、プログラム阻害を軽減することが可能となることである。しかしながら、メモリセルの面積が縮小するに連れて、ＥＡＳＢの効率が下がる。これは、メモリセルのチャネル長が短すぎて、選択されたワード線のドレイン側とソース側で別々に昇圧された２つのチャネル領域を十分に絶縁することが不可能となるからである。その結果、昇圧されたチャネル電圧が低下し、プログラム阻害がひどくなる。ＥＡＳＢに関わるもう一つの問題は、帯間トンネル現象やＧＩＤＬに関連する絶縁破壊が、接地されたワード線のドレインの付近で発生する可能性があることである。この絶縁破壊によって、昇圧されたチャネルが放電して、プログラム阻害を引き起こす可能性がある、および／またはホットキャリアが発生して、これがトンネル酸化物やメモリセルの浮遊ゲート中に注入される可能性がある。この問題を、図１０を参照して説明する。

図１０に、ＥＡＳＢ昇圧モードを用いたときの、不均衡昇圧チャネル領域を持つＮＡＮＤストリングを示す。一般に１０００で示すこのＮＡＮＤストリングには、ソース側選択ゲート１０１０、ドレイン側選択ゲート１０５５、およびｐウェル領域１００５内でこれらの間に配列されている各記憶素子１０１５、１０２０、１０２５、１０３０、１０３５、１０４０、１０４５および１０５０が含まれる。したがって、この例では、８個の記憶素子が存在するが、しかしながら、他の構造を用いてもよい。すでに述べたように、考えられる１つの方式では、ソース側の記憶素子、たとえば素子１０１５からプログラミングし始めて、一度に１素子ずつ進行して、ドレイン側の素子１０５０までプログラミングする。この例では現在プログラム中である選択された素子である記憶素子１０４０は、そのワード線を介してプログラミング電圧Ｖｐｇｍを受信する。一般的に、５から１０Ｖの範囲にあるパス電圧Ｖｐａｓｓが、それぞれのワード線を介して残りの記憶素子に印加されるが、素子１０３５だけは０Ｖまたは０Ｖに近い、一般的には０から１Ｖの範囲の別の電圧を受信する。記憶素子１０４０をプログラムしているとき、１つのプログラミング方式では、記憶素子１０１５、１０２０、１０２５および１０３５はすでにプログラムされており、また、記憶素子１０４５および１０５０はまだプログラムされていない、あるいは自身の最終的プログラム状態にはまだ達していない。すなわち、記憶素子１０４５および１０５０はプログラムされていない、および／または部分的にプログラムされている。図９に示すプログラミング方式の場合のように、記憶素子１０４５が中間のプログラム状態Ｂ´にある場合もある。さらに、素子１１３５もまた、図９のプログラミング方式の場合、中間プログラム状態にある可能性がある。考えられる別のプログラミング方式では、選択された記憶素子１０４０に隣接する記憶素子１０３５は、記憶素子１０４０がプログラムされているとき、部分的にプログラムされているだけである。

さらに、素子がプログラムされている間、ＮＡＮＤストリング１０００に関連するビット線のコンタクトを接地する、またはファインモードプログラミング用に部分的抑止電圧（一般に０．２から１Ｖの範囲にある）に接続させることが可能である。ＮＡＮＤストリング１０００内の選択されたワード線上の素子１０４０が所望の状態にプログラムされた後で、抑止電圧Ｖｄｄをこのビット線コンタクトに印加して、同じ選択されたワード線に接続されている他のＮＡＮＤストリング上に位置する他の素子もこの所望の状態にプログラムされるまで素子１０４０がそれ以上プログラミングされないように抑止することが可能である。

パス電圧が印加されたことによって、プログラムされている記憶素子の下に、たとえばＮＡＮＤストリング１０００の選択されたワード線のソース側に、低チャネル昇圧領域が形成され、一方、選択された素子およびプログラムされていない記憶素子および／または部分的にプログラムされている記憶素子の下に、たとえばＮＡＮＤストリング１０００の選択されたワード線のドレイン側に、高チャネル昇圧領域が形成される。これらの昇圧された領域を図１０に図解して示す。一般に、記憶素子がある状態にプログラムされていると、これらの記憶素子の下にある関連のチャネル領域の昇圧の効果が減衰する。また、素子がプログラムされるに連れて、十分昇圧されていない領域のサイズが増大し、一方、プログラムされていない素子および／または部分的にプログラムされている素子の高電位に昇圧された領域のサイズが減少する。昇圧されたチャネルの電位に差があるため、高電位に昇圧されたチャネル領域から低電位に昇圧されたチャネル領域に電荷がリーク（漏出）し、高電位に昇圧されたチャネル領域中の電位が低下する。その結果、選択されたワード線上にある選択されていない記憶素子に対するプログラム阻害が増大する。高電位に昇圧されたチャネル領域から低電位に昇圧されたチャネル領域へのこの電荷リークは、すでにプログラムされている領域における昇圧チャネル電位を上げることによって防止することが可能である。これは、１つの方式では、図１１を用いて解説するように、すでにプログラムされている記憶素子に関連するワード線に対して、高い方のＶｐａｓｓ値を用いることによって達成することが可能である。

図１１に、均衡昇圧チャネル領域を持つＮＡＮＤストリングを示す。一般に１１００で示すこのＮＡＮＤストリングには、ソース側選択ゲート１１１０、ドレイン側選択ゲート１１５５、およびｐウエル領域１１０５内でこれらの間に配列されている各記憶素子１１１５、１１２０、１１２５、１１３０、１１３５、１１４０、１１４５および１１５０が含まれる。考えられる１つの方式では、ソース側の記憶素子、たとえば、素子１１１５からプログラミングし始めて、一度に１素子ずつ進行させて、ドレイン側の素子１１５０までプログラミングする。この例では現在プログラム中の選択された素子である記憶素子１１４０は、そのワード線を介してＶｐｇｍを受信する。さらに、この場合、Ｖｐａｓｓ１＞Ｖｐａｓｓ２である。特に、既にプログラムされている記憶素子、たとえば、素子１１１５、１１２０、１１２５および１１３０にはそれぞれのワード線を介して高い方のパス電圧Ｖｐａｓｓ１が印加されるが、ソース側の素子１１３５は０Ｖを受信する。選択された素子のドレイン側に設けられているプログラムされていない素子または自身の最終的なプログラム状態に達していない素子（たとえば、素子１１４５と１１５０）に対しては、それぞれのワード線を介して、低い方のパス電圧Ｖｐａｓｓ２が印加される。このように、この例および以下の例においては、Ｖｐａｓｓ１とＶｐａｓｓ２はＮＡＮＤストリング中の記憶素子のそれぞれの部分集合に印加されるが、ここで、部分集合はおのおのが、現在プログラム中の記憶素子の反対の側にある１つ以上の記憶素子を含んでいるが、現在プログラムされている記憶素子の反対の側の記憶素子を必ずしも全て含んでいるわけではない。すでに述べたように、図９のプログラミング方式が用いられる場合には、選択された素子に隣接する素子、この例では素子１１４５が中間プログラム状態Ｂ´にある場合がある。さらに、素子１１３５もまた、図９のプログラミング方式の場合には中間プログラム状態にある場合がある。

実際には、ソース側の素子１１３５には約０から１Ｖが印加される場合がある。ドレイン側とソース側により等しく昇圧することによってリーク電流が軽減されるため、選択されたワード線に隣接するワード線により高い電圧でバイアスすることによってリーク電流が増加したとしても、昇圧された電位はまだ十分に高い。選択されたワード線に隣接するワード線に０Ｖより高いバイアス電圧を印加すると、帯間トンネル現象がこのワード線上で発生する確率が減少する。

このようにして、すでにプログラムされている記憶素子に相当するチャネル領域に対する昇圧が向上する。特に、選択された素子およびプログラムされていない記憶素子および／または部分的にプログラムされている記憶素子の下だけではなく、既にプログラムされている記憶素子の下にも、高昇圧チャネル領域が形成される。既にプログラムされている記憶素子に関連するチャネル領域に対するＶｐａｓｓを上げることによって、プログラム状態にある素子による昇圧低下効果を補償している。正確に補償しようとすれば、プログラムされた素子がどの状態にあるか知る必要がある。しかしながら、プログラムされている素子の数と、これらの素子がプログラムされている状態は、ＮＡＮＤストリング毎に異なる。既にプログラムされている素子に関連するワード線により高いＶｐａｓｓを印加して、約２から３Ｖの範囲で補償することが、ランダムなデータが既にプログラムされている素子に書き込まれる平均的なケースに対する最適な補償になると期待される。すなわち、Ｖｐａｓｓ１はＶｐａｓｓ２より約２から３Ｖ大きい場合がある。この差は、テストによって、特定のメモリデバイスごとに最適化することができる。

上記の方法の適用はＥＡＳＢに限られるものではなく、従来のＳＢ法やＬＳＢ法、さらに、これら方法の変形にも適用することが可能であることに留意されたい。一般的に、記憶素子の一部または全部がプログラム状態にあることによって引き起こされる、選択された記憶素子のソース側のチャネルの昇圧の減衰は補償されるが、これは、昇圧された２つの領域間での電荷のリークが減少または消滅するように、すでにプログラムされている記憶素子に関連するワード線に対するＶｐａｓｓを上げることによって成し遂げられる。その結果、選択されたワード線と、プログラムされていない記憶素子および／または部分的にプログラムされている記憶素子に関連するワード線の下の昇圧されたチャネル電位が高くなって、どのワード線がプログラムされているかとはほとんど無関係となり、したがって、プログラム阻害が減少し、ワード線に対する依存性が軽減される。その上、改善された昇圧によって、Ｖｐａｓｓ２を従来採用されていた値より低くすることができる。たとえば、考えられる１つの方式では、Ｖｐａｓｓ１は約１０から１１Ｖであり、Ｖｐａｓｓ２は約８Ｖであって、Ｖｐｇｍは、徐々に値が増加する連続パルスにおいて、例えば１６から２４Ｖの範囲の値をとることが可能である。特定のメモリデバイスに対するＶｐａｓｓ１とＶｐａｓｓ２の最適なレベルは、テストによって決定することが可能である。また、帯間トンネル現象が軽減することも期待されるが、これは、接地されたワード線の下の横方向の電界が、この昇圧技法によって減衰するからである。帯間トンネル現象は、図１２に関連して解説するように昇圧方式によってさらに減少されるであろう。

図１２に、昇圧されたチャネル領域同士の間に絶縁領域を持つＮＡＮＤストリングを示す。一般に１２００で示すこのＮＡＮＤストリングには、ソース側選択ゲート１２１０と、ドレイン側選択ゲート１２５５と、ｐウエル領域１２０５内でこれらの間に配列されている各記憶素子１２１５、１２２０、１２２５、１２３０、１２３５、１２４０および１２５０が含まれる。この例では現在プログラム中の選択された素子である記憶素子１２４０は、そのワード線を介してＶｐｇｍを受信する。高い方のパス電圧Ｖｐａｓｓ１が、１つまたは複数の既にプログラムされている記憶素子、たとえば、素子１２１５と１２２０に対してそれぞれのワード線を介して印加され、一方、低い方のパス電圧Ｖｐａｓｓ２が、プログラムされていない記憶素子および／または部分的にプログラムされている記憶素子、たとえば、素子１２４５と１２５０に対してそれぞれのワード線を介して印加される。くわえて、降圧されたパス電圧Ｖｐａｓｓ３、Ｖｐａｓｓ４およびＶｐａｓｓ５が、既にプログラムされている素子１２３５、１２３０および１２２５に対してそれぞれ印加されるが、これらの素子は、選択された素子１２４０と、Ｖｐａｓｓ１を受信する素子１２１５および１２２０との間に存在する。Ｖｐａｓｓ３、Ｖｐａｓｓ４およびＶｐａｓｓ５は、Ｖｐａｓｓ１よりも低い。

１つの方式では、Ｖｐａｓｓ４はＶｐａｓｓ３およびＶｐａｓｓ５よりも低い。Ｖｐａｓｓ３とＶｐａｓｓ５はほぼ等しい。代替例では、Ｖｐａｓｓ３とＶｐａｓｓ５は異なる。たとえば、Ｖｐａｓｓ３とＶｐａｓｓ５が約２から４Ｖであり、Ｖｐａｓｓ４が約０から１Ｖであってもよい。前述のように、Ｖｐａｓｓ１が約１０から１１Ｖで、Ｖｐａｓｓ２が約８Ｖ、Ｖｐｇｍが連続パルスで１６から２４Ｖの範囲の値をとってもよい。最適な電圧は、テストによって特定のメモリデバイスごとに決定される。この方式では、印加される電圧は基本的に、すなわち最も低いパス電圧を印加される記憶素子、たとえば素子１２３０、を中心とする溝（トラフ）又は絶縁領域を形成する（ここで、パス電圧は、この絶縁領域の両側で対称的または非対称的に増加する）。絶縁領域は、記憶素子を偶数個または奇数個含むことが可能である。絶縁領域は、大きく昇圧された２つのチャネル領域を絶縁し、バイアス電圧がもっとも低いワード線、たとえば素子１２３０に関連するワード線のドレインとソース領域に印加される電圧を低下させ、このワード線の下での帯間トンネル現象を回避または軽減させる働きをする。代替の絶縁領域を持つ別の実施形態を、図１３を使って説明する。

図１３に、昇圧されたチャネル領域同士の間に代替の絶縁領域を持つＮＡＮＤストリングを示す。一般に１３００で示すこのＮＡＮＤストリングには、ソース側選択ゲート１３１０と、ドレイン側選択ゲート１３５５と、ｐウエル領域１３０５内でこれらの間に配列されている各記憶素子１３１５、１３２０、１３２５、１３３０、１３３５、１３４０および１３５０が含まれる。この例では現在プログラムされている選択された素子である記憶素子１３４５は、そのワード線を介してＶｐｇｍを受信する。高い方のパス電圧Ｖｐａｓｓ１が、１つまたは複数の既にプログラムされている記憶素子、たとえば素子１３１５にそのワード線を介して印加され、一方、低い方のパス電圧Ｖｐａｓｓ２が、プログラムされていない記憶素子および／または部分的にプログラムされている記憶素子、たとえば素子１３５０にそのワード線を介して印加される。くわえて、降圧されたパス電圧Ｖｐａｓｓ３、Ｖｐａｓｓ４、Ｖｐａｓｓ５、Ｖｐａｓｓ６およびＶｐａｓｓ７が、既にプログラムされている素子１３４０、１３３５、１３３０、１３２５および１３２０に対してそれぞれ印加されるが、これらの素子は、選択された素子１３４５と、Ｖｐａｓｓ１を受信する素子１３１５との間に存在する。

１つの方式では、Ｖｐａｓｓ５はＶｐａｓｓ３、Ｖｐａｓｓ４、Ｖｐａｓｓ６およびＶｐａｓｓ７より低い。さらに、Ｖｐａｓｓ４とＶｐａｓｓ６は、Ｖｐａｓｓ３およびＶｐａｓｓ７より低い。Ｖｐａｓｓ３、Ｖｐａｓｓ４、Ｖｐａｓｓ５、Ｖｐａｓｓ６およびＶｐａｓｓ７はＶｐａｓｓ１より低い。Ｖｐａｓｓ４とＶｐａｓｓ６はほぼ等しい。代替例では、Ｖｐａｓｓ４とＶｐａｓｓ６は異なる。同様に、Ｖｐａｓｓ３とＶｐａｓｓ７はほぼ等しい。代替例では、Ｖｐａｓｓ３とＶｐａｓｓ７は異なる。たとえば、Ｖｐａｓｓ３とＶｐａｓｓ７は約６から８Ｖ、Ｖｐａｓｓ４とＶｐａｓｓ６は約２から４Ｖ、Ｖｐａｓｓ５は約０から１Ｖであってよい。前述のように、Ｖｐａｓｓ１は約１０から１１Ｖ、Ｖｐａｓｓ２は約８Ｖ、Ｖｐｇｍは連続パルスでたとえば１６から２４Ｖの範囲の値をとってもよい。最適値は、テストによって特定のメモリデバイスごとに決定される。この方式では、印加される電圧は、すなわち、最も低いパス電圧を印加される記憶素子、たとえば素子１３３０を中心とする拡大された溝（トラフ）又は絶縁領域を形成し、このパス電圧は、この絶縁領域の両側で対称的または非対称的に増加する。さらに、絶縁領域は、記憶素子を偶数個または奇数個含むことが可能である。絶縁領域は、大きく昇圧された２つのチャネル領域を絶縁し、バイアス電圧がもっとも低いワード線、たとえば、素子１３３０に関連するワード線のドレインとソース領域に印加される電圧を低下させて、このワード線の下での帯間トンネル現象を回避または軽減させる働きをする。絶縁領域の全長を延長することによって、高電位に昇圧された２つのチャネル領域をさらに絶縁して、これら２つの昇圧領域間のリーク電流が回避または軽減され、また、このワード線の下での帯間トンネル現象が回避または軽減される。

上述したプログラム阻害軽減技法は、マルチレベルセル（ＭＬＣ）にも単一レベルセル（ＳＬＣ）にも、またはバイナリ（２値化）方式のプログラミングにも適している。ＭＬＣメモリの場合には恩典が大きくなると期待される。ＳＬＣメモリの場合には、ランダムプログラミングの場合よりも、ＮＡＮＤストリングのソース側からドレイン側へ所定のワード線の順序でプログラミングするとさらなる恩典が実現されるものと期待される。さらに、これらの技法は、原理上、ＳＢ法を含むすべての昇圧技法で用いることが可能であるが、しかしながら、ＥＡＳＢやその変形などのＭＬＣ昇圧モードでもっとも恩典が増すものと期待される。

図１４は、不揮発性メモリをプログラミングする方法の１つの実施形態を説明するフローチャートである。消去プロセスは一般的には複数のワード線に対して同時に実行され、一方、プログラミングはワード線ごとに行われる。メモリセルは、たとえば、ブロック毎に、または他の単位で消去することが可能である。ステップ１４５０で、「データロード」コマンドがコントローラ３１８から発行されて、コマンド回路３１４に入力され、これで、データはデータ入／出力バッファ３１２に入力される（図５も参照のこと）。この入力データはコマンドとして認識され、コマンド回路３１４に入力されたコマンドラッチ信号を通じて状態マシン３１６によりラッチされる。ステップ１４５２で、ページアドレスを指定するアドレスデータが、コントローラまたはホストから、行コントローラまたはデコーダ３０６に入力される。この入力データはページアドレスとして認識され、コマンド回路３１４に入力されたアドレスラッチ信号の作用によって、状態マシン３１６によってラッチされる。ステップ１４５４で、アドレス指定されたページに対するプログラムデータのページが、プログラミングのためにデータ入／出力バッファ３１２に入力される。１つの実施形態では、たとえば５３２バイトのデータを入力することが可能である。このデータは、選択されたビット線に適したレジスタにラッチされる。データが、選択されたビット線に対する第２のレジスタにもラッチされて、検証動作に用いられるような実施形態もある。ステップ１４５６で、「プログラム」コマンドがコントローラによって発行されて、データ入／出力バッファ３１２に入力される。このコマンドは、コマンド回路３１４に入力されたコマンドラッチ信号によって状態マシン３１６でラッチされる。

ステップ１４５４でラッチされたデータは、「プログラム」コマンドによって起動されて、状態マシンが制御する選択されたメモリセル内に、適切なワード線に印加される階段状パルスを用いてプログラムされる。ステップ１４５８で、選択されたワード線に印加されるプログラミングパルス電圧Ｖｐｇｍが、開始パルス（たとえば、１２Ｖ）に初期化され、状態マシン３１６が維持しているプログラムカウンタＰＣが０で初期化される。この初期プログラムパルスの大きさは、たとえば、電荷ポンプを適切にプログラミングすることによって設定することが可能である。ステップ１４６０で、第１のＶｐｇｍパルスが、選択されたワード線に印加される。特定のデータラッチに論理「０」が記憶されていて、対応するメモリセルをプログラムすべきであることが示されていれば、対応するビット線を接地する。一方、この特定のラッチに論理「１」が記憶されていて、対応するメモリセルを現行のデータ状態に留めるべきであることが示されていれば、対応するビット線をＶＤＤに接続して、プログラミングを抑止する。

ステップ１４６２で、選択されたメモリセルの状態が検証される。選択されたセルの閾値電圧目標値が適切なレベルに到達したことが検出されれば、対応するデータラッチに記憶されているデータは論理「１」に変更される。この閾値電圧が適切なレベルに到達していないことが検出されれば、対応するデータラッチに記憶されているデータは変更されない。このように、対応するデータラッチに論理「１」が記憶されているビット線はプログラムする必要がない。データラッチのすべてに論理「１」が記憶されている場合、状態マシンには、選択されたすべてのセルがプログラムされたことが分かる。ステップ１４６４で、データラッチのすべてに論理「１」が記憶されているかどうかがチェックされる。すべてに「１」が記憶されている場合は、選択されたすべてのメモリセルのプログラムが完了し、これらが目標状態にあることが検証されたわけであるから、プログラミングプロセスは成功裏に完了している。「パス」状態がステップ１４６６で報告される。

オプションとして、メモリセルの一部がその所望の状態にまだ到達していないときでも、ステップ１４６４でパスを宣言することができる。したがって、たとえある一定数のセルが所望の状態に到達できなくても、ループの回数が最大に達する前にプログラミングの停止が可能となる。

ステップ１４６４で、データラッチのすべてに論理「１」が記憶されているわけではないと判定された場合、プログラミングプロセスは継続される。ステップ１４６８では、プログラムカウンタＰＣがプログラム限界値に照らし合わせてチェックされる。プログラム限界値の一例として２０があるが、他の値をさまざまな実施例で用いることが可能である。プログラムカウンタＰＣが２０以上であれば、プログラムが不成功であったビットの数が所定数以下であるかどうかが、ステップ１４６９で判定される。プログラムが不成功であったビットの数がこの所定数以下であれば、プログラミングプロセスはパスしたというフラグが立てられ、パス状態がステップ１４７１で報告される。成功裏にプログラムされなかったビットは、読み出しプロセス中にエラー補正によって補正することが可能である。しかしながら、成功裏にプログラムされなかったビットの数がこの所定数より大きければ、このプログラムプロセスには失敗した旨のフラグが立てられ、ステップ１４７０で失敗状態が報告される。プログラムカウンタＰＣが２０未満であれば、ステップ１４７２で、Ｖｐｇｍのレベルをステップサイズ分だけ大きくして、プログラムカウンタＰＣを増加する。ステップ１４７２の後、プロセスはステップ１４６０に折り返し、次のＶｐｇｍパルスが印加される。

上記のフローチャートは、バイナリ（２値化）記憶装置に適用可能な１パスプログラミング方法を示している。たとえば、マルチレベル記憶装置に適用可能な２パスプログラミング方法では、このフローチャートを１回繰り返す際に多重プログラミングステップまたは検証ステップを用いることができる。プログラミング動作がパスする度に、ステップ１４５８から１４７２を実行することができる。最初にパスすると、１つまたは複数のプログラムパルスが印加され、その結果を検証して、セルが適切な中間状態にあるかがどうか判定される。２回目にパスすると、１つまたは複数のプログラムパルスが印加され、その結果を検証して、セルが適切な最終状態にあるかどうかが判定される。プログラムプロセスが成功であればその終了時には、メモリセルの閾値電圧は、１つまたは複数のプログラムされたメモリセルの閾値電圧の分布内または消去されたメモリセルの閾値電圧分布内にあるはずである。

本発明に関する前述の詳細な説明は、例証と説明のために提示されたものである。本発明を開示する形態そのものに尽きたり、これに限定したりということを意図するものではない。上記の教示に照らし合わせて、多くの修正例や変形が可能である。説明した実施形態は、本発明とその実際の応用例の原理がもっともよく説明され、これによって、他の当業者が、想定される特定の用途に適しているさまざまな実施形態で、また、さまざまな修正をもって、本発明を最善に利用することが可能となるように選ばれたものである。本発明の範囲は添付請求の範囲によって定義されることを意図するものである。

ＮＡＮＤストリングの上面図である。 図１のＮＡＮＤストリングの等価回路図である。 図１のＮＡＮＤストリングの断面図である。 ３つのＮＡＮＤストリングを示す回路図である。 本開示の１つ以上の実施形態を実現するために用いることが可能なフラッシュメモリシステムの１つの実施形態のブロック図である。 メモリアレイの編成の例を示す図である。 消去状態からプログラム状態に直接プログラミングするマルチステートデバイスにおける閾値電圧分布の集合例を示す図である。 消去状態からプログラム状態に２パスでプログラミングするマルチステートデバイスにおける閾値電圧分布の集合例を示す図である。 閾値電圧分布を示し不揮発性メモリをプログラミングするプロセスを説明する図である。 閾値電圧分布を示し不揮発性メモリをプログラミングするプロセスを説明する図である。 閾値電圧分布を示し不揮発性メモリをプログラミングするプロセスを説明する図である。 ＥＡＳＢ昇圧モードを用いたときの、不均衡昇圧チャネル領域を持つＮＡＮＤストリングを示す図である。 均衡昇圧チャネル領域を持つＮＡＮＤストリングを示す図である。 昇圧チャネル領域同士の間に絶縁領域を持つＮＡＮＤストリングを示す図である。 昇圧チャネル領域同士の間に代替の絶縁領域を持つＮＡＮＤストリングを示す図である。 不揮発性メモリをプログラミングするプロセスの１つの実施形態を説明するフローチャートである。

Claims (15)

1. 不揮発性記憶をプログラミングする方法であって、
   不揮発性記憶素子の集合中の選択された不揮発性記憶素子を、選択されたワード線にプログラミング電圧を印加することによってプログラミングする工程と、
   前記プログラミング中に、前記集合中の既にプログラムされている不揮発性記憶素子に関連する少なくとも第１ワード線に第１電圧を印加して第１関連チャネル領域の電位を昇圧するとともに、前記集合中のプログラムされていない不揮発性記憶素子および／または部分的にプログラムされている不揮発性記憶素子に関連する少なくとも第２ワード線に第２電圧を印加して第２関連チャネル領域の電位を昇圧する工程と、
   前記プログラミング中に、前記選択されたワード線と前記少なくとも第１ワード線との間にある第３〜第５ワード線に対して、第３〜第５電圧をそれぞれ印加することによって、前記第１関連チャネル領域と前記第２関連チャネル領域との間に絶縁領域を形成する工程と、を備えており、
   前記第１電圧が、前記選択されたワード線と前記集合のソース側との間にある連続するワード線に印加され、
   前記第２電圧が、前記選択されたワード線と前記集合のドレイン側との間にある連続するワード線に印加され、
   前記第１電圧は前記第２電圧よりも高く、
   前記第４ワード線が前記第３ワード線と前記第５ワード線の間にあり、前記第３〜第５電圧が前記第１電圧より低く、前記第４電圧が前記第３電圧および第５電圧より低く、
   前記不揮発性記憶素子の集合がＮＡＮＤストリングを備えている、不揮発性記憶をプログラミングする方法。
2. 前記第１電圧が、前記第２関連チャネル領域から前記第１関連チャネル領域への電荷のリークを軽減するのに十分な量だけ前記第２電圧よりも高い、請求項１に記載の方法。
3. 前記第１電圧が、約２〜３ボルトだけ前記第２電圧より高い、請求項１に記載の方法。
4. 前記集合が、前記集合のソース側から始めて前記集合のドレイン側で終了するようにプログラムされ、前記少なくとも第１ワード線がソース側のワード線を少なくとも１つ備えており、前記少なくとも第２ワード線がドレイン側のワード線を少なくとも１つ備えている、請求項１に記載の方法。
5. 前記第３電圧と第５電圧がほぼ等しい、請求項１に記載の方法。
6. 不揮発性記憶をプログラミングする方法であって、
   不揮発性記憶素子の集合中の選択された不揮発性記憶素子を、選択されたワード線にプログラミング電圧を印加することによってプログラミングする工程と、
   前記プログラミング中に、前記集合中の既にプログラムされている不揮発性記憶素子に関連する少なくとも第１ワード線に第１電圧を印加して第１関連チャネル領域の電位を昇圧するとともに、前記集合中のプログラムされていない不揮発性記憶素子および／または部分的にプログラムされている不揮発性記憶素子に関連する少なくとも第２ワード線に第２電圧を印加して第２関連チャネル領域の電位を昇圧する工程と、
   前記プログラミング中に、前記選択されたワード線と前記少なくとも第１ワード線との間にある第３〜第７ワード線に対して、第３〜第７電圧をそれぞれ印加することによって、前記第１関連チャネル領域と前記第２関連チャネル領域との間に絶縁領域を形成する工程と、を備えており、
   前記第１電圧が、前記選択されたワード線と前記集合のソース側との間にある連続するワード線に印加され、
   前記第２電圧が、前記選択されたワード線と前記集合のドレイン側との間にある連続するワード線に印加され、
   前記第１電圧は前記第２電圧よりも高く、
   前記第５ワード線が前記第４ワード線と前記第６ワード線の間にあり、前記第４〜第６ワード線が前記第３ワード線と前記第７ワード線の間にあり、前記第３〜第７電圧が前記第１電圧より低く、前記第５電圧が前記第３電圧、第４電圧、第６電圧および第７電圧より低く、
   前記不揮発性記憶素子の集合がＮＡＮＤストリングを備えている、不揮発性記憶をプログラミングする方法。
7. 前記第５ワード線の一方の側では、前記第３電圧が前記第４電圧より高く、前記第５ワード線の別の側では、前記第７電圧が前記第６電圧より高い、請求項６に記載の方法。
8. 前記第３電圧と第７電圧がほぼ等しく、
   前記第４電圧と第６電圧がほぼ等しい、請求項７に記載の方法。
9. 不揮発性記憶システムであって、
   不揮発性記憶素子の集合と、
   前記不揮発性記憶素子集合と通信している１つ以上の管理回路と、を備えており、
   前記１つ以上の管理回路が、
   データをプログラムする要求を受信し、前記要求に応答して、（ａ）選択されたワード線にプログラミング電圧を印加することによって、前記集合中の選択された不揮発性記憶素子をプログラミングし、（ｂ）前記プログラミング中に、前記集合中の既にプログラムされている不揮発性記憶素子に関連する少なくとも第１ワード線に第１電圧を印加して第１関連チャネル領域の電位を昇圧し、前記集合中のプログラムされていない不揮発性記憶素子および／または部分的にプログラムされている不揮発性記憶素子に関連する少なくとも第２ワード線に第２電圧を印加して第２関連チャネル領域の電位を昇圧し、（ｃ）前記プログラミング中に、前記選択されたワード線と前記少なくとも第１ワード線との間にある第３〜第５ワード線に対して、第３〜第５電圧をそれぞれ印加することによって、前記第１関連チャネル領域と前記第２関連チャネル領域との間に絶縁領域を形成し、
   前記第１電圧が、前記選択されたワード線と前記集合のソース側との間にある連続するワード線に印加され、
   前記第２電圧が、前記選択されたワード線と前記集合のドレイン側との間にある連続するワード線に印加され、
   前記第１電圧は前記第２電圧よりも高く、
   前記第４ワード線が前記第３ワード線と前記第５ワード線の間にあり、前記第３〜第５電圧が前記第１電圧より低く、前記第４電圧が前記第３電圧および第５電圧より低く、
   前記不揮発性記憶素子の集合がＮＡＮＤストリングを備えている、不揮発性記憶システム。
10. 前記第３電圧と第５電圧がほぼ等しい、請求項９に記載の不揮発性記憶システム。
11. 不揮発性記憶システムであって、
    不揮発性記憶素子の集合と、
    前記不揮発性記憶素子集合と通信している１つ以上の管理回路と、を備えており、
    前記１つ以上の管理回路が、
    データをプログラムする要求を受信し、前記要求に応答して、（ａ）選択されたワード線にプログラミング電圧を印加することによって、前記集合中の選択された不揮発性記憶素子をプログラミングし、（ｂ）前記プログラミング中に、前記集合中の既にプログラムされている不揮発性記憶素子に関連する少なくとも第１ワード線に第１電圧を印加して第１関連チャネル領域の電位を昇圧し、前記集合中のプログラムされていない不揮発性記憶素子および／または部分的にプログラムされている不揮発性記憶素子に関連する少なくとも第２ワード線に第２電圧を印加して第２関連チャネル領域の電位を昇圧し、（ｃ）前記プログラミング中に、前記選択されたワード線と前記少なくとも第１ワード線との間にある第３〜第７ワード線に対して、第３〜第７電圧をそれぞれ印加することによって、前記第１関連チャネル領域と前記第２関連チャネル領域との間に絶縁領域を形成し、
    前記第１電圧が、前記選択されたワード線と前記集合のソース側との間にある連続するワード線に印加され、
    前記第２電圧が、前記選択されたワード線と前記集合のドレイン側との間にある連続するワード線に印加され、
    前記第１電圧は前記第２電圧よりも高く、
    前記第５ワード線が前記第４ワード線と前記第６ワード線の間にあり、前記第４〜第６ワード線が前記第３ワード線と前記第７ワード線の間にあり、前記第３〜第７電圧が前記第１電圧より低く、前記第５電圧が前記第３電圧、第４電圧、第６電圧および第７電圧より低く、
    前記不揮発性記憶素子の集合がＮＡＮＤストリングを備えている、不揮発性記憶システム。
12. 前記第５ワード線の一方の側では、前記第３電圧が前記第４電圧より高く、前記第５ワード線の別の側では、前記第７電圧が前記第６電圧より高い、請求項１１に記載の不揮発性記憶システム。
13. 前記第３電圧と第７電圧がほぼ等しく、
    前記第４電圧と第６電圧がほぼ等しい、請求項１２に記載の不揮発性記憶システム。
14. 不揮発性記憶システムであって、
    不揮発性記憶素子の集合と、
    選択されたワード線にプログラミング電圧を印加することによって、前記集合中の選択された不揮発性記憶素子をプログラミングする手段と、
    前記プログラミング中に、前記集合中の既にプログラムされている不揮発性記憶素子に関連する少なくとも第１ワード線に第１電圧を印加して第１関連チャネル領域の電位を昇圧し、前記集合中のプログラムされていない不揮発性記憶素子および／または部分的にプログラムされている不揮発性記憶素子に関連する少なくとも第２ワード線に第２電圧を印加して第２関連チャネル領域の電位を昇圧する手段と、
    前記プログラミング中に、前記選択されたワード線と前記少なくとも第１ワード線との間にある第３〜第５ワード線に対して、第３〜第５電圧をそれぞれ印加することによって、前記第１関連チャネル領域と前記第２関連チャネル領域との間に絶縁領域を形成する手段と、を備えており、
    前記第１電圧が、前記選択されたワード線と前記集合のソース側との間にある連続するワード線に印加され、
    前記第２電圧が、前記選択されたワード線と前記集合のドレイン側との間にある連続するワード線に印加され、
    前記第１電圧は前記第２電圧よりも高く、
    前記第４ワード線が前記第３ワード線と前記第５ワード線の間にあり、前記第３〜第５電圧が前記第１電圧より低く、前記第４電圧が前記第３電圧および第５電圧より低く、
    前記不揮発性記憶素子の集合がＮＡＮＤストリングを備えている、不揮発性記憶システム。
15. 不揮発性記憶システムであって、
    不揮発性記憶素子の集合と、
    選択されたワード線にプログラミング電圧を印加することによって、前記集合中の選択された不揮発性記憶素子をプログラミングする手段と、
    前記プログラミング中に、前記集合中の既にプログラムされている不揮発性記憶素子に関連する少なくとも第１ワード線に第１電圧を印加して第１関連チャネル領域の電位を昇圧し、前記集合中のプログラムされていない不揮発性記憶素子および／または部分的にプログラムされている不揮発性記憶素子に関連する少なくとも第２ワード線に第２電圧を印加して第２関連チャネル領域の電位を昇圧する手段と、
    前記プログラミング中に、前記選択されたワード線と前記少なくとも第１ワード線との間にある第３〜第７ワード線に対して、第３〜第７電圧をそれぞれ印加することによって、前記第１関連チャネル領域と前記第２関連チャネル領域との間に絶縁領域を形成する手段と、を備えており、
    前記第１電圧が、前記選択されたワード線と前記集合のソース側との間にある連続するワード線に印加され、
    前記第２電圧が、前記選択されたワード線と前記集合のドレイン側との間にある連続するワード線に印加され、
    前記第１電圧は前記第２電圧よりも高く、
    前記第５ワード線が前記第４ワード線と前記第６ワード線の間にあり、前記第４〜第６ワード線が前記第３ワード線と前記第７ワード線の間にあり、前記第３〜第７電圧が前記第１電圧より低く、前記第５電圧が前記第３電圧、第４電圧、第６電圧および第７電圧より低く、
    前記不揮発性記憶素子の集合がＮＡＮＤストリングを備えている、不揮発性記憶システム。

Images