TWI386944B - 具有利用通道隔離切換之提升的非揮發性儲存器及其方法 - Google Patents

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Description

具有利用通道隔離切換之提升的非揮發性儲存器及其方法
本發明係關於非揮發性記憶體。
本申請案係關於以標題"Non－Volatile Storage With Boosting Using Channel Isolation Switching"提出申請的同在申請中之共同讓渡的美國專利申請案第＿＿＿號(檔案號SAND－1229US1)，其以引用之方式併入本文中。
半導體記憶體已愈加風行地用於各種電子裝置中。舉例而言，非揮發性半導體記憶體用於蜂巢式電話、數位相機、個人數位助理、行動計算裝置、非行動計算裝置及其他裝置中。在最為風行的非揮發性半導體記憶體當中有電子可抹除可程式化唯讀記憶體(EEPROM)及快閃記憶體。與傳統之全特徵化EEPROM對比，在快閃記憶體(亦為EEPROM類型)的情況下，可單步地抹除整個記憶體陣列之內容或記憶體之一部分的內容。
傳統EEPROM及快閃記憶體均利用浮動閘極，浮動閘極定位於半導體基板中之通道區上方且與通道區絕緣。浮動閘極定位於源極區與汲極區之間。控制閘極提供於浮動閘極上方且與浮動閘極絕緣。經如此形成之電晶體的臨限電壓(VTH )由保留於浮動閘極上之電荷量控制。亦即，在開啟電晶體以准許其源極與汲極之間傳導之前必須施加至控制閘極之最小電壓量由浮動閘極上之電荷位準控制。
一些EEPROM及快閃記憶體裝置具有用以儲存兩個電荷 範圍之浮動閘極，且因此，可在兩個狀態(例如，經抹除狀態與經程式化狀態)之間程式化/抹除記憶體元件。此快閃記憶體裝置有時被稱為二進位快閃記憶體裝置，因為每一記憶體元件可儲存一資料位元。
多狀態(亦被稱作多位準)快閃記憶體裝置係藉由識別多個相異容許/有效經程式化臨限電壓範圍來實施。每一相異臨限電壓範圍對應於記憶體裝置中所編碼之資料位元集合的預定值。舉例而言，當每一記憶體元件可置放在對應於四個相異臨限電壓範圍之四個離散電荷帶中的一者中時，元件可儲存兩個資料位元。
通常，將在程式操作期間施加至控制閘極之程式電壓VPGM 施加為量值隨時間而增加之一連串脈衝。在一可能方法中，將脈衝之量值隨每一連續脈衝而增加預定步長，例如，0.2－0.4 V。VPGM 可施加至快閃記憶體元件之控制閘極。在程式脈衝之間的時期中，進行驗證操作。亦即，在連續程式化脈衝之間讀取經並行地程式化之元件群之每一元件的程式化位準，以判定其是等於還是大於元件經程式化至之驗證位準。對於多狀態快閃記憶體元件陣列而言，可針對元件之每一狀態來執行驗證步驟，以判定元件是否已達到其資料關聯驗證位準。舉例而言，能夠在四個狀態中儲存資料之多狀態記憶體元件可能需要針對三個比較點來執行驗證操作。
此外，當程式化EEPROM或快閃記憶體裝置(諸如，NAND串中之NAND快閃記憶體裝置)時，通常將VPGM 施加 至控制閘極且使位元線接地，從而使得將來自單元或記憶體元件(例如，儲存元件)之通道的電子注入至浮動閘極中。當電子累積於浮動閘極中時，浮動閘極變得帶負電，且記憶體元件之臨限電壓升高，使得認為記憶體元件處於經程式化狀態中。可在標題為"Source Side Self Boosting Technique For Non－Volatile Memory"之美國專利6,859,397及2005年2月3日公布的標題為"Detecting Over Programmed Memory"之美國專利申請案公開案2005/0024939中找到關於此程式化之更多資訊；該等案以引用之方式全文併入本文中。
然而，繼續成問題的一個問題為程式干擾。可在其他NAND串之程式化期間在受抑制NAND串處發生程式干擾，且有時在經程式化NAND串自身處發生程式干擾。當未選非揮發性儲存元件之臨限電壓歸因於其他非揮發性儲存元件之程式化而移位時，發生程式干擾。可在先前經程式化儲存元件以及尚未程式化之經抹除儲存元件上發生程式干擾。
本發明藉由提供一種用於減少非揮發性儲存器中之程式干擾的方法來解決上述及其他問題。
在一實施例中，一種用於操作非揮發性儲存器之方法包括在第二字線之汲極側上提升至少一NAND串之前在第一字線之源極側上執行至少一NAND串之第一提升，其中第二字線係在第一字線之汲極側上。包括第一字線及第二字 線之許多字線與至少一NAND串相關聯，且至少一NAND串具有許多非揮發性儲存元件。方法進一步包括：在第一提升期間，將電壓施加至第一字線以用於提供在傳導狀態中與第一字線相關聯之第一非揮發性儲存元件；及將電壓施加至第二字線以用於提供在傳導狀態中與第二字線相關聯之第二非揮發性儲存元件。方法進一步包括在第一提升之後在第二字線之汲極側上執行至少一NAND串之第二提升，同時將電壓施加至第一字線以用於提供在非傳導狀態中之第一非揮發性儲存元件，且同時將程式電壓施加至第二字線。因此，在施加程式脈衝之前發生源極側提升。
在另一實施例中，一種用於操作非揮發性儲存器之方法包括在至少一NAND串中之第一非揮發性儲存元件之側上執行至少一NAND串之第一提升，其在程式化序列中係在第一非揮發性儲存元件之前。方法進一步包括在第一提升期間提供至少一NAND串中之第一非揮發性儲存元件及在第一非揮發性儲存元件之側上的第二非揮發性儲存元件，其在程式化序列中係在傳導狀態中之第一非揮發性儲存元件之後。方法進一步包括在第一提升之後在第二非揮發性儲存元件之側上執行至少一NAND串之第二提升，其在程式化序列中係在第二非揮發性儲存元件之後，同時提供在傳導狀態中之第一儲存元件。
在另一實施例中，一種用於操作非揮發性儲存器之方法包括(a)在第一時段中：(i)將電壓施加至字線集合中之特定字線之源極側上的第一字線集合以用於提升至少一NAND 串之第一通道區；(ii)將電壓施加至包括特定字線之第二字線集合以提供至少一NAND串中與第二字線集合相關聯之在傳導狀態中的非揮發性儲存元件，第二字線集合係在第一字線集合之汲極側上；及(iii)將電壓施加至第二字線集合之汲極側上的第三字線集合以避免提升至少一NAND串之第二通道區。方法進一步包括(b)在跟著第一時段之第二時段中：(i)將電壓施加至第三字線集合以用於提升至少一NAND串之第二通道區；(ii)將程式電壓施加至第二字線集合中之字線；及(iii)將電壓施加至特定字線以使第一通道區與第二通道區隔離。
本發明提供一種用於減少非揮發性儲存器中之程式干擾的方法。
適用於實施本發明之記憶體系統之一實例利用NAND快閃記憶體結構，其包括在兩個選擇閘極之間串聯地配置多個電晶體。串聯電晶體及選擇閘極被稱作NAND串。圖1為展示一NAND串之俯視圖。圖2為其等效電路。圖1及圖2所描繪之NAND串包括串聯且夾於第一選擇閘極120與第二選擇閘極122之間的四個電晶體100、102、104及106。選擇閘極120閘控至位元線126之NAND串連接。選擇閘極122閘控至源極線128之NAND串連接。藉由將適當電壓施加至控制閘極120CG來控制選擇閘極120。藉由將適當電壓施加至控制閘極122CG來控制選擇閘極122。電晶體100、102、104及106中之每一者具有控制閘極及浮動閘極。電 晶體100具有控制閘極100CG及浮動閘極100FG。電晶體102包括控制閘極102CG及浮動閘極102FG。電晶體104包括控制閘極104CG及浮動閘極104FG。電晶體106包括控制閘極106CG及浮動閘極106FG。控制閘極100CG連接至(或為)字線WL3，控制閘極102CG連接至字線WL2，控制閘極104CG連接至字線WL1，且控制閘極106CG連接至字線WL0。在一實施例中，電晶體100、102、104及106各自為儲存元件，亦被稱作記憶體單元。在其他實施例中，儲存元件可包括多個電晶體，或可不同於圖1及圖2所描繪之儲存元件。選擇閘極120連接至選擇線SGD。選擇閘極122連接至選擇線SGS。
圖3為描繪三個NAND串之電路圖。利用NAND結構之快閃記憶體系統的典型架構將包括若干NAND串。舉例而言，在具有許多其他NAND串之記憶體陣列中展示三個NAND串320、340及360。NAND串中之每一者包括兩個選擇閘極及四個儲存元件。雖然為了簡單起見而說明四個儲存元件，但現代NAND串可具有高達(例如)三十二個或六十四個儲存元件。
舉例而言，NAND串320包括選擇閘極322及327以及儲存元件323－326，NAND串340包括選擇閘極342及347以及儲存元件343－346，NAND串360包括選擇閘極362及367以及儲存元件363－366。每一NAND串藉由其選擇閘極(例如，選擇閘極327、347或367)而連接至源極線。選擇線SGS用以控制源極側選擇閘極。各種NAND串320、340及360藉由 選擇閘極322、342、362等等中之選擇電晶體而連接至各別位元線321、341及361。此等選擇電晶體由汲極選擇線SGD控制。在其他實施例中，選擇線未必需要在NAND串當中為共同的；亦即，可為不同NAND串提供不同選擇線。字線WL3連接至儲存元件323、343及363之控制閘極。字線WL2連接至儲存元件324、344及364之控制閘極。字線WL1連接至儲存元件325、345及365之控制閘極。字線WL0連接至儲存元件326、346及366之控制閘極。可看出，每一位元線及各別NAND串包含儲存元件陣列或集合之行。字線(WL3、WL2、WL1及WL0)包含陣列或集合之列。每一字線連接列中之每一儲存元件的控制閘極。或，控制閘極可由字線自身提供。舉例而言，字線WL2為儲存元件324、344及364提供控制閘極。實務上，在一字線上可存在數千個儲存元件。
每一儲存元件可儲存資料。舉例而言，當儲存一數位資料位元時，將儲存元件之可能臨限電壓(VTH )範圍分成兩個範圍，其經指派邏輯資料"1"及"0"。在NAND型快閃記憶體之一實例中，VTH 在抹除儲存元件之後為負，且經界定為邏輯"1"。在程式操作之後的VTH 為正，且經界定為邏輯"0"。當VTH 為負且試圖讀取時，儲存元件將開啟以指示邏輯"1"被儲存。當VTH 為正且試圖讀取操作時，儲存元件將不開啟，此指示邏輯"0"被儲存。儲存元件亦可儲存多個資訊位準，例如，多個數位資料位元。在此狀況下，將VTH 值範圍分成資料位準之數目。舉例而言，若儲存四個 資訊位準，則將存在經指派給資料值"11"、"10"、"01"及"00"之四個VTH 範圍。在NAND型記憶體之一實例中，在抹除操作之後的VTH 為負，且經界定為"11"。正VTH 值用於狀態"10"、"01"及"00"。經程式化至儲存元件中之資料與元件之臨限電壓範圍之間的特定關係視針對儲存元件所採用之資料編碼方案而定。舉例而言，美國專利第6,222,762號及美國專利申請案公開案2004/0255090描述用於多狀態快閃儲存元件之各種資料編碼方案，該等案以引用之方式全文併入本文中。
NAND型快閃記憶體及其操作之相關實例提供於美國專利第5,386,422號、第5,522,580號、第5,570,315號、第5,774,397號、第6,046,935號、第6,456,528號及第6,522,580號中，該等專利中之每一者以引用之方式併入本文中。
當程式化快閃儲存元件時，將程式電壓施加至儲存元件之控制閘極，且使與儲存元件相關聯之位元線接地。將來自通道之電子注入至浮動閘極中。當電子累積於浮動閘極中時，浮動閘極變得帶負電，且儲存元件之VTH 升高。為了將程式電壓施加至經程式化之儲存元件的控制閘極，將彼程式電壓施加於適當字線上。如上文所論述，NAND串中之每一者中的一儲存元件共用同一字線。舉例而言，當程式化圖3之儲存元件324時，亦將程式電壓施加至儲存元件344及364之控制閘極。
然而，可在其他NAND串之程式化期間在受抑制NAND 串處發生程式干擾，且有時在經程式化NAND串自身處發生程式干擾。當未選非揮發性儲存元件之臨限電壓歸因於其他非揮發性儲存元件之程式化而移位時，發生程式干擾。可在先前經程式化儲存元件以及尚未程式化之經抹除儲存元件上發生程式干擾。各種程式干擾機制可限制用於非揮發性儲存裝置(諸如，NAND快閃記憶體)之可用操作窗。
舉例而言，若NAND串320受抑制(例如，其為不含有當前經程式化之儲存元件的未選NAND串)且NAND串340經程式化(例如，其為含有當前經程式化之儲存元件的所選NAND串)，則可在NAND串320處發生程式干擾。舉例而言，若通過電壓(pass voltage)VPASS 為低，則受抑制NAND串之通道未經良好地提升，且未選NAND串之所選字線可經無意地程式化。在另一可能情境中，經提升電壓可藉由閘極引發汲極洩漏(GIDL)或其他洩漏機制來降低，此導致相同問題。其他效應(諸如，電荷儲存元件歸因於與稍後經程式化之其他鄰近儲存元件之電容耦合的VTH 移位)亦可有助於程式干擾。
圖4描繪展示程式干擾機制之NAND串的橫截面圖。此處，利用(諸如)圖5c所描繪之經修訂抹除區域自我提升(REASB)模式。該視圖為簡化的且未按比例。NAND串400包括形成於基板490上之源極側選擇閘極406、汲極側選擇閘極424，及八個儲存元件408、410、412、414、416、418、420及422。組件可形成於p井區上，p井區自身形成 於基板之n井區中。n井又可形成於p基板中。除了具有電位VBL 之位元線426以外，還提供具有電位VSOURCE 之源極供應線404。在程式化期間，將VPGM 提供於與所選儲存元件418相關聯之所選字線(在此狀況下，為WL5)上。另外，回想到，可將儲存元件之控制閘極提供為字線之一部分。舉例而言，WL0、WL1、WL2、WL3、WL4、WL5、WL6及WL7可分別經由儲存元件408、410、412、414、416、418、420及422之控制閘極而延伸。
在一實例提升模式中，當儲存元件418為所選儲存元件時，將相對較低電壓VLOW (例如，2－6 V)施加至鄰近源極側字線(WL3)，而將隔離電壓VISO (例如，0－4 V)施加至被稱作隔離字線之另一源極側字線(WL2)，且將VPASS 施加至與NAND串400相關聯之剩餘字線(意即，WL0、WL1、WL4、WL6及WL7)。雖然VISO 及VLOW 之絕對值可在相對較大且部分地重疊之範圍內變化，但在一可能實施例中，VISO 之值始終低於VLOW 。VSGS 施加至選擇閘極406，且VSGD 施加至選擇閘極424。字線或非揮發性儲存元件之源極側指代面向NAND串之源極端的側(例如，在源極供應線404處)，而字線或非揮發性儲存元件之汲極側指代面向NAND串之汲極端的側(例如，在位元線426處)。
圖5a至圖5h描繪自我提升模式之不同實例。注意，所描繪之電壓指示在源極側提升之後發生之汲極側提升期間所利用的電壓。亦見圖6至圖9。亦可利用各種其他方法。通常，已開發各種類型之提升模式來對抗程式干擾。在所選 字線上之儲存元件的程式化期間，可藉由將電壓集合施加至與當前未經程式化之儲存元件進行通信的未選字線來實施提升模式。經程式化之儲存元件與所選NAND串相關聯，而其他儲存元件與未選NAND串相關聯。
在所提供之實例中，字線為WL0至WLi，所選字線為WLn，源極側選擇閘極控制線為SGS，且汲極側選擇閘極控制線為SGD。亦描繪施加至控制線之電壓集合。程式化可自NAND串之源極側至汲極側以一次一個字線之程式化序列來進行。然而，亦可利用其他程式化序列。舉例而言，在兩步驟程式化技術中，可在第一進程中部分地程式化NAND串之儲存元件，在第一進程中係自NAND串之源極側至汲極側一次一個字線地進行。接著在第二進程中完成程式化，在第二進程中亦係自NAND串之源極側至汲極側一次一個字線地進行。在另一選擇中，在兩上一下過程中程式化儲存元件，例如，按以下序列：WL0(部分程式化)、WL1(部分程式化)、WL0(完成程式化)、WL2(部分程式化)、WL1(完成程式化)、WL3(部分程式化)，等等。
在圖5a所示之實例中，所施加之電壓包括：VSGS ，其施加至源極側選擇閘極控制線SGS；通過電壓VPASS ，其施加至未選字線WL0至WLn－2及WLn＋1至WLi中之每一者；程式電壓VPGM ，其施加至所選字線WLn；隔離電壓VISO ，其施加至相鄰於源極側上之所選字線的字線WLn－1；及VSGD ，其經由汲極側選擇閘極控制線SGD而施加。通常，VSGS 為0 V，使得源極側選擇閘極關閉，可施加在0.5－1.5 V之範圍內的額外源極偏壓VSOURCE 以進一步改良源極側選擇閘極之切斷行為。VSGD 為約1.5－3 V，使得所選NAND串之汲極側選擇閘極歸因於相應低位元線電壓VBL (諸如，0－1 V)之施加而開啟。未選/受抑制NAND串之汲極側選擇閘極歸因於相應較高VBL (諸如，1.5－3 V)之施加而關閉。在圖5a之實例中，將在0－4 V之典型範圍內的低隔離電壓VISO 施加至相鄰於源極側上之所選字線的字線。
另外，VPASS 可為約7－10 V，且VPGM 可自約12－25 V變化。在一程式化方案中，將程式電壓之脈衝串施加至所選字線。見圖20。脈衝串中之每一連續程式脈衝的振幅以階梯方式來增加，通常為每脈衝增加約0.3－0.5 V。另外，可將驗證脈衝施加於程式脈衝之間以驗證所選儲存元件是否已達到目標程式化條件。亦注意，每一個別程式脈衝可具有固定振幅，或可具有變化振幅。舉例而言，一些程式化方案施加具有如斜坡或階梯般變化之振幅的脈衝。可利用任何類型之程式脈衝。
在WLn為經程式化之字線且程式化係自每一NAND串之源極側至汲極側進行的情況下，自從最後抹除操作以來，與WL0至WLn－1相關聯之儲存元件將已經至少部分地經程式化，且當程式化WLn上之儲存元件時，與WLn＋1至WLi相關聯之儲存元件將經抹除或至少尚未完全程式化。未選字線上之通過電壓耦合至與未選NAND串相關聯之通道，從而使在未選NAND串之通道中存在電壓，其傾向於藉由降低跨越儲存元件之隧道氧化物的電壓來減少程式干擾。
圖5b描繪經修訂抹除區域自我提升模式。在此狀況下，隔離電壓VISO 施加至WLn－2，且介於VISO 與VPASS 之間的低電壓VLOW 施加至WLn－1。VLOW 亦可被視為隔離電壓，然而，在一可能實施例中，VLOW 始終高於VISO 且低於VPASS 。 在此方法中，VLOW 充當中間電壓，使得在所選字線(WLn)與相鄰源極側字線(WLn－1及WLn－2)之間的通道中存在較少突然電壓改變。舉例而言，VLOW 可為(例如)2－6 V，且VISO 可為(例如)0－4 V。通道電壓之較少突然改變導致通道區中之較低電場及較低通道電位，尤其係在與VISO 字線相關聯之儲存元件處。與VISO 字線(如在圖5a中)相關聯之儲存元件之汲極側或源極側處的高通道電壓可使電荷載流子(電子及電洞)藉由閘極引發汲極洩漏(GIDL)而產生。由GIDL所產生之電子隨後可在所選字線與VISO 字線之間的區域中之強電場中加速，且隨後可注入(經由熱電子注入)於與所選字線相關聯之儲存元件中的一些中且因此引起程式干擾。此程式干擾機制可藉由減少電場來避免或減少，諸如，藉由添加以介於所選字線之電壓與VISO 之間的中間電壓所偏壓之一(或多個)字線。
剩餘未選字線接收VPASS 。具體言之，VPASS 施加至與WL0至WLn－3相關聯之第一儲存元件群，其中第一群相鄰於源極側選擇閘極且在隔離字線WLn－2之源極側上。又，VPASS 施加至與WLn＋1至WLi相關聯之第二儲存元件群，其中第二群相鄰於汲極側選擇閘極且在所選字線WLn之汲極側上。
圖5c描繪另一經修訂抹除區域自我提升模式。在此狀況下，相鄰於所選字線(WLn)之源極側字線(WLn－1)接收VPASS ，下一字線(WLn－2)接收VLOW ，且在彼之後的下一字線(WLn－3)接收VISO 。剩餘未選字線接收VPASS 。亦結合圖4來論述此提升模式。具體言之，VPASS 施加至與WL0至WLn－4相關聯之第一儲存元件群，其中第一群相鄰於源極側選擇閘極且在隔離字線WLn－3之源極側上。又，VPASS 施加至與WLn＋1至WLi相關聯之第二儲存元件群，其中第二群相鄰於汲極側選擇閘極且在所選字線WLn之汲極側上。此方法之優勢在於：所選字線(其由於施加至彼字線之高程式電壓VPGM 而對程式干擾最敏感)更遠離VISO 及VLOW 字線。與所選字線相關聯之儲存元件較不可能受熱電子注入干擾，因為負責產生熱載流子之電場位於更遠離所選字線處。
圖5d描繪另一經修訂抹除區域自我提升模式。在此狀況下，相鄰於所選字線(WLn)之源極側字線(WLn－1)接收VPASS ，下一字線(WLn－2)接收VLOW ，下一字線(WLn－3)接收VISO ，且下一字線接收VLOW 。剩餘未選字線接收VPASS 。具體言之，VPASS 施加至與WL0至WLn－5相關聯之第一儲存元件群，其中第一群相鄰於源極側選擇閘極且在隔離字線WLn－3之源極側上。又，VPASS 施加至與WLn＋1至WLi相關聯之第二儲存元件群，其中第二群相鄰於汲極側選擇閘極且在所選字線WLn之汲極側上。在隔離字線之兩側處提供VLOW 可減少歸因於高度經提升源極側(例如，在與WL0至 WL5相關聯之通道的一部分處)而在隔離字線處發生GIDL的機率。
圖5e描繪另一經修訂抹除區域自我提升模式。在此狀況下，相鄰於所選字線(WLn)之源極側字線(WLn－1)接收VPASS－HIGH ，下一字線(WLn－2)接收VPASS－MEDIUM ，下一字線(WLn－3)接收VPASS－LOW ，下一字線(WLn－4)接收VLOW ，下一字線(WLn－5)接收VISO ，且下一字線(WLn－6)接收VLOW 。剩餘未選字線接收VPASS 。具體言之，VPASS 施加至與WL0至WLn－7相關聯之第一儲存元件群，其中第一群相鄰於源極側選擇閘極且在隔離字線WLn－5之源極側上。又，VPASS 施加至與WLn＋1至WLi相關聯之第二儲存元件群，其中第二群相鄰於汲極側選擇閘極且在所選字線WLn之汲極側上。
因此，可同時利用多個VPASS 電壓。舉例而言，可為NAND串之汲極側及源極側利用不同VPASS 值。另外，可在汲極側及源極側處均利用多個VPASS 電壓。例如，如所描繪，可緊接於所選字線而利用較高VPASS (VPASS－HIGH )以用於程式化。對於所選字線與隔離字線之間的字線而言，可具有經偏壓至不同VPASS 值(例如，VPASS－LOW 、VPASS－MEDIUM 及VPASS－HIGH )之多個字線。在一實施例中，VPGM >VPASS－HIGH >VPASS－MEDIUM >VPASS－LOW >VLOW >VISO 。注意，VLOW 及VISO 之多個值亦為可能的。通常，所有VISO 電壓均小於所有VLOW 電壓，所有VLOW 電壓又均小於所有VPASS 電壓。藉由增加所選字線與VISO 字線之間的字線之數目，且藉由逐漸地減少彼等字線上之偏壓，可減少所選字線與VISO 字線 之間的電場且因此可減少程式干擾。
圖5f描繪另一經修訂抹除區域自我提升模式。在此狀況下，相鄰於所選字線(WLn)之源極側字線(WLn－1)接收VPASS－HIGH ，下一字線(WLn－2)接收VPASS－MEDIUM ，下一字線(WLn－3)接收VPASS－LOW ，下一字線(WLn－4)接收VLOW ，下一字線(WLn－5)接收VISO 、下一字線(WLn－6)接收VLOW ，且下一字線(WLn－7)接收VPASS－LOW 。剩餘未選字線接收VPASS 。具體言之，VPASS 施加至與WL0至WLn－8相關聯之第一儲存元件群，其中第一群相鄰於源極側選擇閘極且在隔離字線WLn－5之源極側上。又，VPASS 施加至與WLn＋1至WLi相關聯之第二儲存元件群，其中第二群相鄰於汲極側選擇閘極且在所選字線WLn之汲極側上。
圖5g描繪另一經修訂抹除區域自我提升模式。此狀況與圖5f之狀況的不同之處在於：相鄰於所選字線(WLn)之汲極側字線(WLn＋1)接收VPASS－HIGH 而非VPASS 。
圖5h描繪另一經修訂抹除區域自我提升模式。在此狀況下，額外隔離字線提供於經程式化字線之汲極側上。舉例而言，與圖5c之提升模式相比，在一可能實施例中，WLn＋1接收VPASS－HIGH ，且WLn＋3接收VISO 。WLn＋2接收VPASS ，其中VPASS－HIGH >VPASS 。由於施加提升電壓及兩個隔離電壓，在NAND串中提供三個經提升通道區域。舉例而言，第一經提升通道區域係在WL0至WLn－4之區中，第二經提升通道區域係在WLn－1至WLn＋2之區中，且第三經提升通道區域係在WLn＋4至WLi之區中。(諸如)當可以下 部頁資料來部分地程式化WLn＋1(見(例如)圖18b之B'狀態)時，VPASS－HIGH 之利用移除對WLn＋1之資料依賴性。可類似地修改圖5d至圖5g之提升模式。
各種其他實施例為可能的。舉例而言，可將不同經提升通道區域提升至不同位準。又，所選字線與額外汲極側隔離字線之間的字線之數目可變化，施加至不同經提升通道區域中之未選字線的電壓亦可變化。亦可提供具有兩個以上隔離電壓及三個經提升通道區域之實施例。對於其他細節，參考2006年9月27日提出申請之標題為"Reducing Program Disturb In Non－Volatile Storage"的檔案號為SAND－1120/SDK－0868之美國專利申請案第11/535,628號，其以引用之方式併入本文中。
關於不同通道區之提升的時序，各種實施例為可能的。考慮WL0與WLn－4之間的第一通道區、WLn－1與WLn＋2之間的第二通道區及WLn＋4與WLi之間的第三通道區。在一方法中，共同提升第一通道區及第三通道區，此後提升第二通道區。在一方法中，提升第一通道區，此後共同提升第二通道區及第三通道區。在一方法中，提升第一通道區，此後提升第三通道區，此後提升第二通道區。通常，應較佳不在第三通道區之前提升第二通道區，因為來自第三通道區之電子將被吸引至經提升第二通道區，因此降低第二通道區中之經提升通道電位，同時稍微提升第三通道區。此為不當效應，因為所降低之提升可引起程式干擾。
注意，所有上述實例僅充當說明，因為其他偏壓條件及 偏壓條件之不同組合為可能的。
再次參看圖4，假定沿著NAND串400之儲存元件的程式化係以自儲存元件408至儲存元件422之程式化序列進行，則將已經至少部分地程式化儲存元件408－416，且將尚未完全程式化儲存元件420及422。因此，儲存元件408－416中之全部或一些將具有經程式化至且儲存於其各別浮動閘極中之電子，且可抹除或部分地程式化儲存元件420及422，此視程式化模式而定。舉例而言，當先前已在兩步驟程式化技術之第一步驟中程式化儲存元件420及422時，可部分地程式化儲存元件420及422。
在EASB或REASB提升模式之情況下，在起始提升之後的某時將VISO 施加至所選字線之一或多個源極側鄰近者，且VISO 足夠低以隔離基板中之經程式化通道區域與經抹除通道區域。亦即，基板490在隔離字線412之源極側上的通道區域與基板在隔離字線412之汲極側上的通道區域隔離。源極側亦可被視為經程式化側，因為已程式化關聯儲存元件中之大多數或全部，而汲極側亦可被視為未經程式化側，因為尚未程式化關聯儲存元件。另外，源極側上之通道區域為基板490之藉由對WL0及WL1施加VPASS 而提升的第一經提升區，而汲極側上之通道區域為基板490之主要藉由對WL5施加VPGM 且對WL4、WL6及WL7施加VPASS 而提升的第二經提升區。
一般而言，經程式化區域經提升得較少，因為在經程式化儲存元件下之通道電位僅在VPASS 達到足夠高位準以開 啟經程式化儲存元件之後才可開始增加(例如，經提升)。另一方面，在經抹除條件下儲存元件之通道電位將在施加VPASS 之後(幾乎)立即開始增加，因為經抹除儲存元件中之大多數(若非全部)將處於開啟狀態，甚至在施加至其相應字線之VPASS 電壓仍非常低時(在VPASS 電壓之斜升(ramping up)期間)。因此，當隔離字線之汲極側上的通道區域與隔離字線之源極側處的通道區域彼此隔離時，隔離字線之汲極側上的通道區域與隔離字線之源極側處的通道區域相比將經提升至較高電位。在一些實施例中，在充分地提升兩個通道之後，將施加被施加至所選字線之程式化電壓VPGM 。
雖然上述實施例可減少特定程式干擾機制，但確實存在其他程式干擾機制。當VPASS 相對較高時，一種其他程式干擾失敗模式傾向於發生在較高字線上。此失敗模式發生在經程式化之NAND串(例如，所選NAND串)上，且由來自所選NAND串通道中之汲極側的熱載流子注入引起。當VPASS 達到特定位準時，此熱載流子注入由源極側通道中之高提升電位引發。詳言之，在EASB及REASB之情況下，如所論述，藉由將隔離電壓VISO施加於所選字線下方之字線上而將NAND串分成源極側及汲極側。在所選NAND串中，例如，在提升期間，汲極側通道電位將保持於0－1 V。但，在源極側上，因為接收VISO 之儲存元件被切斷(例如，在非傳導狀態中提供，假定VISO <VTH ，其中VTH 為儲存元件之臨限電壓)，所以仍提升通道。當源極側提 升電位變高且汲極側通道電位保持於0－1 V時，產生大橫向電場，其可引發至源極側上之儲存元件的熱載流子注入且引起程式干擾失敗。此描繪於圖4中，其中箭頭描繪跨越在隔離儲存元件412下之通道而移動且移動至儲存元件410之浮動閘極中從而使儲存元件之臨限電壓升高的電子。
為了防止所選NAND串中之此類別的程式干擾，更好的是在提升期間不使源極側通道與汲極側通道隔離。然而，在無隔離之情況下，在受抑制NAND串通道中，汲極側提升將因源極側經程式化儲存元件而顯著地降低。詳言之，當程式化高字線且源極側與汲極側通道電容比變大時，汲極側提升效率之降低可變得嚴重。為了克服此兩難問題(dilemm a)，基於源極側早期提升方案而提議通道隔離切換方法。在此方法之情況下，隔離字線保持於相對較高電壓VCOND (諸如，4 V)，其足以開啟隔離儲存元件(即使隔離儲存元件係在最高經程式化狀態中)，藉此在源極側提升期間連接源極側通道與汲極側通道。為了進一步保證在所選NAND串中源極側通道與汲極側通道之連接，亦可將VCOND 施加至隔離儲存元件之汲極側上的字線，直至所選字線打開關聯儲存元件為止，例如，因此其處於傳導狀態或開啟。另外，若利用可至少部分地程式化所選儲存元件之汲極側上之儲存元件的程式化技術，則亦可將VCOND 施加至此等儲存元件以使其在源極側提升期間保持開啟。
由於源極側通道與汲極側通道經連接，所以在所選 NAND串中，通道電位將保持於0－1 V且將不提升源極側。結果，將消除或減少熱電子自通道之汲極側至源極側的轉移及汲極側注入干擾類型。為了保證在源極側提升時將源極側通道與汲極側通道連接，應不遲於VPASS 來施加VCOND 。為了提供安全裕度，可在VPASS 開始在源極側上斜升之前不久來施加VCOND 。
在源極側提升完成之後，應在汲極側提升開始之前將隔離字線電壓降低至VISO 。以此方式，受抑制通道之汲極側提升(在未選NAND串中)保持與源極側隔離。另外，改良受抑制通道之提升效率，因為在源極側提升期間，汲極側通道中之許多電子將流動至源極側，從而在將VPASS 施加至汲極側字線之前有效地引起汲極側通道之一些提升。另一方面，在所選NAND串中，源極側及汲極側上之通道電位仍保持於0－1 V，且再次防止或減少汲極側注入干擾類型。
圖6描繪基於圖5a之自我提升模式的字線及其他電壓之時間線。所示之時段描繪利用單一程式化脈衝之單一提升及程式化循環。此循環通常繼之以驗證脈衝序列以判定儲存元件是否已達到所要程式化狀態。接著利用通常在加強振幅下之另一程式化脈衝來重複提升及程式化循環。見圖20。亦注意，可選預充電時期可先於所示之時段，在預充電時期中，可對汲極側通道部分地充電(預充電)(例如)1.5－3 V之位元線電壓，其藉由打開(在傳導狀態中提供)汲極選擇閘極而轉移至通道。通常，在預充電期間將0 V施加至 字線。此外，所選NAND串之位元線電壓不始終必須為0 V。舉例而言，所選NAND串之VBL 可為(例如)0－1 V。對於受抑制NAND串而言，在對通道預充電之狀況下，甚至在提升開始之前，VCH－DRAIN 可高於0 V，但未必等於1.5－3 V，因為預充電之量視儲存元件之經抹除VTH 而定。若非常深地抹除儲存元件，則預充電實際上可達到1.5－3 V位準。典型預充電位準係在1－2 V之範圍內。
波形800以簡化表示來描繪針對受抑制(未選)NAND串之位元線電壓VBL 、對於NAND串集合而言為共同之汲極選擇閘極電壓VSGD ，及對於NAND串集合而言為共同之源極電壓VSOURCE 。實務上，VSOURCE 無需等於VSGD 及VBL ，且在此等波形之間亦可存在時序差。波形805描繪針對所選NAND串之位元線電壓VBL 及對於NAND串集合而言為共同之源極選擇閘極電壓VSGS 。在一替代例中，所選位元線之VBL 可具有一個以上位準。舉例而言，在快速通過寫入實施例中，通常利用兩個位準，諸如，0 V及通常為0.3－1 V之較高位準。首先利用0 V來容許較快程式化，而接下來利用較高位準來提供幾乎已達到目標臨限電壓之經程式化之儲存元件之臨限電壓的更精密控制。
波形810描繪施加至所選字線之汲極側上之字線的電壓。WLi表示第i個或最高字線，且WLn＋1表示相鄰於汲極側上之所選字線(WLn)的字線。波形815描繪施加至所選字線(WLn)之電壓。波形820描繪施加至相鄰於源極側上之所選字線之隔離字線(WLn－1)的電壓。波形825描繪施加至隔 離字線WLn－1之源極側上之字線(WL0至WLn－2)的電壓。波形830及835分別描繪針對受抑制NAND串及所選NAND串的存在於隔離字線之源極側上之基板之通道中的通道電位(VCH－SOURCE )。波形840及845分別描繪針對受抑制NAND串及所選NAND串的存在於隔離字線之汲極側上之基板之通道中的通道電位(VCH－DRAIN )。注意VCH－DRAIN (波形840)如何追蹤汲極側提升電壓(波形810)及程式電壓(波形815)。程式電壓有助於汲極側提升之程度視汲極側處儲存元件之數目而定。在汲極側處具有較少儲存元件之情況下，程式電壓對汲極側提升之影響較大。
另外，注意，在源極側提升期間，VCH－DRAIN (波形840)在t1處稍微增加，因為汲極側通道中之電子流動至源極側，從而在將VPASS 施加至汲極側字線之前有效地引起汲極側通道之一些提升，如先前所論述。
沿著時間線之底部的為時間點t0－t9。詳言之，在t0處，如由波形800所指示，受抑制(未選)NAND串之VBL 及VSGD 自0 V增加至(例如)1.5－3 V。又，VSOURCE 自(例如)0.5 V增加至1.5 V。在VSGS 為0 V(波形805)之情況下，此確保所有NAND串之源極選擇閘極皆保持關閉。對於所選NAND串而言，VBL ＝0(或對於快速通過寫入實施例而言稍高點)，使得在VSGD ＝1.5－3 V之情況下，汲極選擇閘極打開以容許發生程式化。雖然所提供之實例對應於圖5a之提升模式，但可利用利用所選字線之源極側上之一或多個隔離字線的基本上任何類型之提升方案。舉例而言，該實例可與區域 自我提升(LSB)及/或經修訂LSB(RLSB)提升模式組合被利用。在類LSB模式中，在汲極側上亦可存在一或多個隔離字線，使得鄰近所選字線之字線為0 V或其他隔離電壓，且向剩餘未選字線供應VPASS 或本文所描述之其他電壓。RLSB類似於REASB。向隔離字線之緊鄰汲極及源極側字線供應中間電壓VLOW ，而向剩餘未選字線供應VPASS 或本文所描述之其他電壓。
在t1處，將VCOND 施加至WLn及WLn－1，使得關聯儲存元件開啟(例如，在傳導狀態中提供)。此容許在NAND串中在隔離字線(WLn－1)之源極側與所選字線(WLn)之汲極側之間的電荷轉移。
在t2處，藉由將VPASS 施加至WL0至WLn－2來起始源極側通道之提升(波形825)。如所描繪，可相對於VCOND 而延遲VPASS 以保證在源極側提升時將源極側通道與汲極側通道連接。通過電壓提升隔離字線之源極側上的NAND串之通道。注意VCH－SOURCE 之相應增加(波形830)。在與在所選字線之汲極側上在程式化序列中係在所選字線之後的WLn＋1至WLi相關聯之通道區中，歸因於諸如所施加之0V的電壓而避免提升。但，可已歸因於自汲極側流動至經提升源極側之電子而發生一些提升。在t2與t3之間，發生源極側通道之提升。在t3之後，施加VISO 以關閉隔離字線(WLn－1)之關聯儲存元件，藉此阻止在NAND串中在隔離字線(WLn－1)之源極側與所選字線(WLn)之汲極側之間的電荷轉移。
在為確信WLn－1已達到VISO 位準所需要之延遲之後，且 在t4處開始，藉由施加VPASS 來起始汲極側通道之提升(波形810)。注意VCH－DRAIN 之相應增加(波形840)。源極及汲極側通道之提升繼續，直至t8為止。另外，在t5處，將VPGM1 施加至WLn，且在t6處，將VPGM2 施加至WLn。因此，最初可在第一位準且隨後在較高第二位準施加程式電壓。此方法避免VCH－DRAIN 之突然改變，其可由VPGM 之突然改變引起。然而，可或者利用單一階梯式VPGM 脈衝。此外，注意，在一些實施例中，VPGM1 可等於VPASS ，且在一些狀況下，t4與t5之間的時間可等於零，使得VPGM1 及VPASS 基本上同時斜升。在t7處，移除程式電壓，在t8處，移除提升電壓，且在t9處，提升及程式化循環結束。因此，在t1與t8之間發生源極側提升，且在t4與t8之間發生汲極側提升。
歸因於源極側提升及在t1與t3之間用於打開與WLn及WLn－1相關聯之儲存元件之電壓的施加，在此時段期間在源極側通道與汲極側通道之間可發生電荷轉移。舉例而言，汲極側通道中之許多電子將流動至源極側，從而在將VPASS 施加至汲極側字線之前有效地引起汲極側通道之一些提升。另外，在汲極側提升開始之前在t3處VCOND 之移除用來將受抑制通道之後續汲極側提升與源極側隔離。
圖7描繪基於圖5b之自我提升模式的字線及其他電壓之時間線。圖7之時間線與圖6之時間線的不同之處在於：在所選字線WLn之汲極側上且相鄰於所選字線的字線WLn＋1在t1與t3之間接收VCOND 而非0 V(波形812)。可(例如)在可 部分地程式化與WLn＋1相關聯之非揮發性儲存元件時利用此方法。另外，在所選字線WLn與隔離字線WLn－2之間的字線WLn－1在t4與t8之間接收VLOW ，其中VLOW >VISO (波形817)。此提供在一或多個中間字線上自VPGM2 至VISO 之逐漸轉變。接著將波形810施加至WLn＋2至WLi，將波形820施加至WLn－2，且將波形825施加至WL0至WLn－3。
亦有可能使VCOND 之位準對於其所施加至之不同字線而變化。舉例而言，可基於相應非揮發性儲存元件之程式化狀態來設定VCOND 。VCOND 在關聯非揮發性儲存元件具有較高經程式化狀態時可較高，且在關聯非揮發性儲存元件具有較低經程式化狀態時可較低。VCOND 僅需要足夠高以在源極側通道區域與汲極側通道區域之間產生傳導路徑。提供不同VCOND 位準容許解決資料型樣依賴性之靈活性。視後部型樣(例如，資料型樣)而定，作為一實例，WLn＋1可處於中下狀態B'(圖18a)，而WLn及WLn下方之字線可處於狀態C(圖18c)，其為最高經程式化狀態。在此狀況下，可將VCOND－LOW 施加至WLn＋1，且可將VCOND－HIGH 施加至WLn－2至WLn，其中VCOND－HIGH >VCOND－LOW 。
圖8描繪基於圖5c之自我提升模式的字線及其他電壓之時間線。圖8之時間線與圖7之時間線的不同之處在於：在所選字線WLn之源極側上且相鄰於所選字線的字線WLn－1在t4與t8之間接收VPASS 而非VLOW (波形816)。接著將波形817施加至WLn－2，將波形820施加至WLn－3，且將波形825施加至WL0至WLn－4。此提供在一或多個中間字線上自 VPGM2 至VISO 之甚至更高的逐漸轉變。
作為可利用之另一替代例，例如，當不程式化與WLn＋1相關聯之非揮發性儲存元件時，可在t1與t3之間將0 V而非VCOND 施加至WLn＋1。
圖9描繪作為圖8之時間線之替代例的字線及其他電壓之時間線。圖9之時間線與圖8之時間線的不同之處在於：自VCOND 至後續電壓進行電壓逐漸轉變，例如，在WLn＋1上自VCOND 至VPASS (波形912)及在WLn－1上自VCOND 至VPASS (波形916)、在WLn上自VCOND 至VPGM1 (波形915)，及/或在WLn上自VCOND 至VLOW (波形917)。在t3與t4之間的時段中，電壓因此可在源極與汲極側提升轉變之間自VCOND 直接斜升或下降至VPASS 或VLOW 。
此方法之優勢在於：可防止或減少VISO 及/或VLOW 字線處之GIDL。在圖7及圖8之上述實例中，在施加電壓VLOW 之前將VLOW 字線下拉至0 V。尤其與提升模型中之一些組合，此可引起GIDL之增加。施加VLOW 之目的為在提升期間減少電場。然而，當VLOW 字線上之電壓自VCOND 降低至0 V時，彼字線之鄰近者中的電場歸因於經提升源極側而增加，且可發生GIDL。可藉由使VLOW 字線上之信號自VCOND 直接斜升至VLOW 來防止電場之此增加。
另外，若VLOW >VCOND ，則(例如)在圖5d之提升方案的情況下，可有利的是將VLOW 而非VCOND 施加至字線，在此方案中，將VLOW 施加於WLn－4及WLn－2上，且將VISO 施加於WLn－3上。在此狀況下，為了減少在WLn－3上發生 GIDL(當字線電壓自VCOND 轉變至VISO 時)或在WLn－4上發生GIDL(歸因於VCOND )之機率，可較佳的是自開始就使WLn－4保持偏壓至VLOW 。
可利用本文所論述之類似時間線來類似地實施圖5a至5h之剩餘提升模式以及其他提升模式。舉例而言，在圖5h之提升模式的情況下，如所論述，可提升三個或三個以上不同通道區。對於共同提升第一通道區及第三通道區，此後提升第二通道區的狀況而言，可在圖6至圖9中被稱作源極側提升之時段中提升第一通道區及第三通道區，而在被稱作汲極側提升之時段中提升第二通道區。對於提升第一通道區，此後共同提升第二通道區及第三通道區的狀況而言，可在被稱作源極側提升之時段中提升第一通道區，而可在被稱作汲極側提升之時段中提升第二通道區及第三通道區。對於提升第一通道區，此後提升第三通道區，此後提升第二通道區的狀況而言，可在被稱作源極側提升之時段中提升第一通道區，可在被稱作源極側提升之時段之後且在被稱作汲極側提升之時段之前的時段中提升第三通道區，且可在被稱作汲極側提升之時段中提升第二通道區。
圖10描繪NAND串之源極側在NAND串之汲極側之前經提升的程式化過程。結合圖8之提升方案來說明該過程，但許多變化為可能的。程式化在步驟1000處開始，且在步驟1005處選擇用於程式化之字線。源極側提升在步驟1010處開始。在步驟1015處，將VCOND 設定於隔離字線(WLn－3)至隔離字線之汲極側上之已用於程式化的最遠字線 (WLn＋1)上。在步驟1020處，將VPASS 設定於隔離字線之源極側上的字線上。在步驟1025處，將0 V設定於剩餘汲極側字線上，例如，WLn＋2至WLi，且在步驟1030處，源極側提升結束。亦即，通常，維持但不進一步提升經提升源極側位準。在步驟1035處，汲極側提升連同程式化一起開始。如先前所說明，可在程式化之前起始汲極側提升。在步驟1040處，根據所選提升模式而將電壓施加至未選字線。在步驟1045處，將程式化脈衝施加至所選字線。汲極側提升及程式化脈衝在步驟1050處結束。
在步驟1055處執行驗證操作以判定所選儲存元件是否已經程式化至所要目標臨限電壓位準，例如，Vva、Vvb或Vvc(圖16)。在決策區塊1060處，若針對當前字線之程式化未完成，則在步驟1010處開始，重複額外源極側提升繼之以汲極側提升及程式化循環。若針對當前字線之程式化完成，但針對所有字線之程式化未完成，則在決策步驟1065處，在步驟1075處選擇用於程式化之下一字線。若針對當前字線及所有字線之程式化完成，則程式化在步驟1070處結束。
注意，在替代實施例中，可利用字線依賴性，其中不利用源極側提升繼之以汲極側提升之提升方案用於較低字線，諸如，32字線NAND串中之WL0－WL22。確實利用源極側提升繼之以汲極側提升之提升方案接著可用於較高字線，諸如，WL23－WL31，其中所解決之程式干擾類型更成問題。
圖11說明NAND儲存元件(諸如，圖1及圖2所示之儲存元件)陣列1100之一實例。沿著每一行，位元線1106耦合至NAND串1150之汲極選擇閘極的汲極端子1126。沿著NAND串之每一列，源極線1104可連接NAND串之源極選擇閘極的所有源極端子1128。在美國專利第5,570,315號、第5,774,397號及第6,046,935號中找到作為記憶體系統之一部分的NAND架構陣列及其操作之一實例。
儲存元件陣列分成大量儲存元件區塊。如對於快閃EEPROM系統而言為常見的，區塊為抹除單元。亦即，每一區塊包含經共同抹除的最小數目之儲存元件。每一區塊通常分成許多頁。頁為程式化單元。在一實施例中，個別頁可分成若干片段，且片段可含有作為基本程式化操作而經一次寫入的最少數目之儲存元件。一或多個資料頁通常儲存於一儲存元件列中。一頁可儲存一或多個區段。區段包括使用者資料及附加項資料。附加項資料通常包括已自區段之使用者資料所計算的錯誤校正碼(ECC)。控制器(下文所描述)之一部分在資料經程式化至陣列中時計算ECC，且在自陣列讀取資料時亦檢查ECC。或者，將ECC及/或其他附加項資料儲存於其所從屬之與使用者資料不同的頁乃至不同的區塊中。
一使用者資料區段通常為512個位元組，此對應於磁碟驅動器中之區段的大小。附加項資料通常為額外16至20個位元組。大量頁形成一區塊，自8個頁(例如)直至32、64、128或更多頁間的任何數量。在一些實施例中，一NAND串 列包含一區塊。
在一實施例中，藉由如下方式來抹除記憶體儲存元件：將p井升高至抹除電壓(例如，14－22 V)持續足夠時段，且使所選區塊之字線接地，而源極線及位元線為浮動的。歸因於電容耦合，未選字線、位元線、選擇線及共同源極(c－source)亦升高至抹除電壓之有效部分。因此，當浮動閘極之電子通常藉由Fowler－Nordheim穿隧機制而發射至基板側時，將強電場施加至所選儲存元件之隧道氧化物層，且抹除所選儲存元件之資料。當電子自浮動閘極轉移至p井區時，所選儲存元件之臨限電壓降低。可對整個記憶體陣列、獨立區塊或另一儲存元件單元執行抹除。
圖12為利用單列/行解碼器及讀取/寫入電路之非揮發性記憶體系統的方塊圖。該圖說明根據本發明之一實施例之記憶體裝置1296，記憶體裝置1296具有用於並行地讀取及程式化儲存元件頁之讀取/寫入電路。記憶體裝置1296可包括一或多個記憶體晶粒1298。記憶體晶粒1298包括二維儲存元件陣列1100、控制電路1210及讀取/寫入電路1265。在一些實施例中，儲存元件陣列可為三維的。記憶體陣列1100可由字線經由列解碼器1230而定址及可由位元線經由行解碼器1260而定址。讀取/寫入電路1265包括多個感測區塊1200且容許並行地讀取或程式化儲存元件頁。通常，控制器1250包括於與一或多個記憶體晶粒1298相同之記憶體裝置1296(例如，抽取式儲存卡)中。命令及資料係經由線路1220而在主機與控制器1250之間轉移且經由線 路1218而在控制器與一或多個記憶體晶粒1298之間轉移。
控制電路1210與讀取/寫入電路1265協作以對記憶體陣列1100執行記憶體操作。控制電路1210包括狀態機1212、晶片上位址解碼器1214、提升控制1215及功率控制模組1216。狀態機1212提供記憶體操作之晶片級控制。晶片上位址解碼器1214在由主機或記憶體控制器所利用之位址至由解碼器1230及1260所利用之硬體位址之間提供位址介面。提升控制1215可用於設定提升模式，包括判定用於起始源極側及汲極側提升之時序，如本文所論述。功率控制模組1216控制在記憶體操作期間供應至字線及位元線之功率及電壓。
在一些實施例中，可組合圖12之組件中的一些。在各種設計中，可將組件中除了儲存元件陣列1100以外之一或多者(單獨或組合地)視為管理電路。舉例而言，一或多個管理電路可包括控制電路1210、狀態機1212、解碼器1214/1260、功率控制模組1216、感測區塊1200、讀取/寫入電路1265、控制器1250等等中之任一者或組合。
圖13為利用雙列/行解碼器及讀取/寫入電路之非揮發性記憶體系統的方塊圖。此處，提供圖12所示之記憶體裝置1296的另一配置。在陣列之相反側上以對稱方式來實施由各種周邊電路對記憶體陣列1100之存取，使得每一側上之存取線路及電路的密度減少一半。因此，列解碼器分為列解碼器1230A及1230B，且行解碼器分為行解碼器1260A及1260B。類似地，讀取/寫入電路分為自陣列1100之底部連 接至位元線的讀取/寫入電路1265A及自陣列1100之頂部連接至位元線的讀取/寫入電路1265B。以此方式，讀取/寫入模組之密度基本上減少一半。如上文針對圖12之裝置所描述，圖13之裝置亦可包括控制器。
圖14為描繪感測區塊之一實施例的方塊圖。個別感測區塊1200分成被稱作感測模組1280之核心部分及共同部分1290。在一實施例中，針對每一位元線將存在一獨立感測模組1280，且針對多個感測模組1280之集合將存在一共同部分1290。在一實例中，一感測區塊將包括一共同部分1290及八個感測模組1280。一群中之感測模組中的每一者將經由資料匯流排1272而與關聯共同部分通信。對於其他細節，參考2006年6月29日公布之標題為"Non－Volatile Memory and Method with Shared Processing for an Aggregate of Sense Amplifiers"且以引用之方式全文併入本文中的美國專利申請案公開案第2006/0140007號。
感測模組1280包含感測電路1270，感測電路1270判定經連接位元線中之傳導電流是高於還是低於預定臨限位準。感測模組1280亦包括位元線鎖存器1282，位元線鎖存器1282用以設定經連接位元線上之電壓條件。舉例而言，鎖存於位元線鎖存器1282中之預定狀態將導致經連接位元線被拉至指定程式抑制之狀態(例如，1.5－3 V)。
共同部分1290包含處理器1292、資料鎖存器集合1294，及耦合於資料鎖存器集合1294與資料匯流排1220之間的I/O介面1296。處理器1292執行計算。舉例而言，其功能 中之一者為判定儲存於經感測儲存元件中之資料，且將所判定資料儲存於資料鎖存器集合中。資料鎖存器集合1294用以在讀取操作期間儲存由處理器1292所判定之資料位元。其亦用以在程式操作期間儲存自資料匯流排1220所導入之資料位元。所導入之資料位元表示意欲程式化至記憶體中之寫入資料。I/O介面1296提供資料鎖存器1294與資料匯流排1220之間的介面。
在讀取或感測期間，系統之操作處於狀態機1212之控制下，狀態機1212控制不同控制閘極電壓至經定址儲存元件之供應。因為感測模組1280步進通過對應於由記憶體所支援之各種記憶體狀態的各種預定控制閘極電壓，所以感測模組1280可在此等電壓中之一者下跳脫且將經由匯流排1272而將輸出自感測模組1280提供至處理器1292。在彼時，處理器1292藉由考慮感測模組之跳脫事件及關於經由輸入線1293而自狀態機所施加之控制閘極電壓的資訊來判定所得記憶體狀態。其接著計算針對記憶體狀態之二進位編碼且將所得資料位元儲存至資料鎖存器1294中。在核心部分之另一實施例中，位元線鎖存器1282提供雙重用途，既作為用於鎖存感測模組1280之輸出的鎖存器且亦作為如上文所描述之位元線鎖存器。
據預期，一些實施例將包括多個處理器1292。在一實施例中，每一處理器1292將包括輸出線(未描繪)，使得輸出線中之每一者經共同線或(wired－OR)。在一些實施例中，輸出線在連接至線或線之前反相。此組態使得能夠在程式 驗證過程期間快速地判定程式化過程何時已完成，因為接收線或之狀態機可判定經程式化之所有位元何時已達到所要位準。舉例而言，當每一位元已達到其所要位準時，用於彼位元之邏輯0將發送至線或線(或資料1反相)。當所有位元均輸出資料0(經反相之資料1)時，則狀態機知道終止程式化過程。因為每一處理器與八個感測模組通信，所以狀態機需要讀取線或線八次，或將邏輯添加至處理器1292以累積關聯位元線之結果，使得狀態機僅需要讀取線或線一次。類似地，藉由正確地選擇邏輯位準，全域狀態機可偵測第一位元何時改變其狀態且相應地改變演算法。
在程式或驗證期間，將待程式化之資料自資料匯流排1220儲存於資料鎖存器集合1294中。在狀態機之控制下，程式操作包含施加至經定址儲存元件之控制閘極的一連串程式化電壓脈衝。每一程式化脈衝繼之以讀回(驗證)以判定儲存元件是否已經程式化至所要記憶體狀態。處理器1292相對於所要記憶體狀態而監控所讀回之記憶體狀態。當兩者一致時，處理器1292設定位元線鎖存器1282，以便使位元線被拉至指定程式抑制之狀態。此抑制耦合至位元線之儲存元件進一步程式化，即使程式化脈衝出現在其控制閘極上。在其他實施例中，在驗證過程期間，處理器最初載入位元線鎖存器1282，且感測電路將其設定為抑制值。
資料鎖存器堆疊1294含有對應於感測模組之資料鎖存器堆疊。在一實施例中，每感測模組1280存在三個資料鎖存 器。在一些實施例中(但並非所需)，將資料鎖存器實施為移位暫存器，使得將儲存於其中之並行資料轉換為用於資料匯流排1220之串列資料，且反之亦然。在較佳實施例中，可將對應於具有m個儲存元件之讀取/寫入區塊的所有資料鎖存器聯接在一起以形成區塊移位暫存器，使得可藉由串列轉移來輸入或輸出資料區塊。詳言之，具有r個讀取/寫入模組之組經調適成使得其資料鎖存器集合中之每一者將資料依次移入或移出資料匯流排，如同其為用於整個讀取/寫入區塊之移位暫存器的一部分。
可在以下各項中找到關於非揮發性儲存裝置之各種實施例之結構及/或操作的額外資訊：(1)2007年3月27日發布的標題為"Non－Volatile Memory And Method With Reduced Source Line Bias Errors"之美國專利7,196,931；(2)2006年4月4日發布的標題為"Non－Volatile Memory And Method with Improved Sensing"之美國專利7,023,736；(3)2006年5月16日發布的標題為"Improved Memory Sensing Circuit And Method For Low Voltage Operation"之美國專利7,046,568；(4)2006年8月5日公布的標題為"Compensating for Coupling During Read Operations of Non－Volatile Memory"之美國專利申請案公開案第2006/0221692號；及(5)2006年7月20日公開的標題為"Reference Sense Amplifier For Non－Volatile Memory"之美國專利申請案公開案第20060158947號。所有五個上文剛剛所列出之專利文件均以引用之方式全文併入本文中。
圖15說明針對全位元線記憶體架構或針對奇偶記憶體架構之記憶體陣列至區塊之組織的實例。描述記憶體陣列1100之示範性結構。作為一實例，描述被分成1,024個區塊之NAND快閃EEPROM。可同時抹除儲存於每一區塊中之資料。在一實施例中，區塊為經同時抹除之最小儲存元件單元。在此實例中，在每一區塊中存在對應於位元線BL0、BL1、……、BL8511之8,512個行。在被稱作全位元線(ABL)架構(架構1510)之一實施例中，可在讀取及程式操作期間同時選擇區塊之所有位元線。可同時程式化沿著共同字線且連接至任一位元線之儲存元件。
在所提供之實例中，四個儲存元件經串聯地連接以形成NAND串。儘管四個儲存元件經展示為包括於每一NAND串中，但可利用多於四個或少於四個儲存元件(例如，16個、32個、64個或另一數目)。NAND串之一端子經由汲極選擇閘極(連接至選擇閘極汲極線SGD)而連接至相應位元線，且另一端子經由源極選擇閘極(連接至選擇閘極源極線SGS)而連接至共同源極。
在被稱作奇偶架構(架構1500)之另一實施例中，位元線分成偶數位元線(BLe)及奇數位元線(BLo)。在奇數/偶數位元線架構中，沿著共同字線且連接至奇數位元線之儲存元件在一時間經程式化，而沿著共同字線且連接至偶數位元線之儲存元件在另一時間經程式化。在此實例中，在每一區塊中存在被分成偶數行及奇數行之8,512個行。在此實例中，四個儲存元件經展示為串聯地連接以形成NAND 串。儘管四個儲存元件經展示為包括於每一NAND串中，但可利用多於四個或少於四個儲存元件。
在讀取及程式化操作之一組態中，同時選擇4,256個儲存元件。所選擇之儲存元件具有同一字線及同一類別之位元線(例如，偶數或奇數)。因此，可同時讀取或程式化形成邏輯頁之532個資料位元組，且記憶體之一區塊可儲存至少八個邏輯頁(四個字線，每一者具有奇數頁及偶數頁)。對於多狀態儲存元件而言，當每一儲存元件儲存兩個資料位元(其中此等兩個位元中之每一者儲存於不同頁中)時，一區塊儲存十六個邏輯頁。亦可利用其他大小之區塊及頁。
對於ABL或奇偶架構而言，可藉由使p井升高至抹除電壓(例如，20 V)且使所選區塊之字線接地來抹除儲存元件。源極線及位元線為浮動的。可對整個記憶體陣列、獨立區塊或為記憶體裝置之一部分的儲存元件之另一單元執行抹除。電子自儲存元件之浮動閘極轉移至p井區，使得儲存元件之VTH 變為負的。
在讀取及驗證操作期間，選擇閘極(SGD及SGS)連接至在2.5至4.5 V之範圍內的電壓，且未選字線(例如，在WL2為所選字線時之WL0、WL1及WL3)升高至讀取通過電壓VREAD (通常為在4.5至6 V之範圍內的電壓)，以使電晶體作為通過閘極而操作。所選字線WL2連接至電壓，電壓之位準係針對每一讀取及驗證操作而被指定，以便判定相關儲存元件之VTH 是高於還是低於此位準。舉例而言，在針對 兩位準儲存元件之讀取操作中，可使所選字線WL2接地，使得偵測VTH 是否高於0 V。在針對兩位準儲存元件之驗證操作中，所選字線WL2連接至(例如)0.8 V，使得驗證VTH 是否已達到至少0.8 V。源極及p井處於0 V。將所選位元線(假定為偶數位元線(BLe))預充電至(例如)為0.7 V之位準。若VTH 高於字線上之讀取或驗證位準，則與所關注儲存元件相關聯之位元線(BLe)的電位位準由於非傳導儲存元件而維持高位準。另一方面，若VTH 低於讀取或驗證位準，則相關位元線(BLe)之電位位準減小至低位準，例如，小於0.5 V，因為傳導儲存元件使位元線放電。可藉此由連接至位元線之電壓比較器感測放大器偵測儲存元件之狀態。
根據此項技術中已知之技術來執行上文所描述之抹除、讀取及驗證操作。因此，熟習此項技術者可改變所解釋之細節中的許多細節。亦可利用此項技術中已知之其他抹除、讀取及驗證技術。
圖16描繪臨限電壓分布及單進程程式化之實例集合。針對每一儲存元件儲存兩個資料位元之狀況來提供儲存元件陣列之實例VTH 分布。為經抹除儲存元件提供第一臨限電壓分布E。亦描繪經程式化儲存元件之三個臨限電壓分布A、B及C。在一實施例中，E分布中之臨限電壓為負，且A、B及C分布中之臨限電壓為正。
每一相異臨限電壓範圍對應於資料位元集合之預定值。經程式化至儲存元件中之資料與儲存元件之臨限電壓位準 之間的特定關係視針對儲存元件所採用之資料編碼方案而定。舉例而言，美國專利第6,222,762號及2004年12月16日公開之美國專利申請案公開案第2004/0255090號描述用於多狀態快閃儲存元件之各種資料編碼方案，該等案均以引用之方式全文併入本文中。在一實施例中，利用格雷(Gray)碼指派而將資料值指派給臨限電壓範圍，使得若浮動閘極之臨限電壓錯誤地移位至其鄰近實體狀態，則將僅影響一個位元。一實例將"11"指派給臨限電壓範圍E(狀態E)、將"10"指派給臨限電壓範圍A(狀態A)、將"00"指派給臨限電壓範圍B(狀態B)，且將"01"指派給臨限電壓範圍C(狀態C)。然而，在其他實施例中，不利用格雷碼。雖然展示四個狀態，但本發明亦可與包括彼等包括多於四個或小於四個狀態之多狀態結構的其他多狀態結構一起被利用。
亦提供三個讀取參考電壓Vra、Vrb及Vrc以用於自儲存元件讀取資料。藉由測試給定儲存元件之臨限電壓是高於還是低於Vra、Vrb及Vrc，系統可判定儲存元件所處之狀態(例如，程式化條件)。
另外，提供三個驗證參考電壓Vva、Vvb及Vvc。當將儲存元件程式化至狀態A時，系統將測試彼等儲存元件是否具有大於或等於Vva之臨限電壓。當將儲存元件程式化至狀態B時，系統將測試儲存元件是否具有大於或等於Vvb之臨限電壓。當將儲存元件程式化至狀態C時，系統將判定儲存元件是否具有其大於或等於Vvc之臨限電壓。
在被稱為全序列程式化之一實施例中，可將儲存元件自抹除狀態E直接程式化至經程式化狀態A、B或C中之任一者。舉例而言，可首先抹除待程式化之儲存元件群體，使得群體中之所有儲存元件皆處於經抹除狀態E。接著將利用如由圖20之控制閘極電壓序列所描繪的一連串程式化脈衝以將儲存元件直接程式化至狀態A、B或C。在一些儲存元件自狀態E經程式化至狀態A時，其他儲存元件自狀態E經程式化至狀態B及/或自狀態E經程式化至狀態C。當在WLn上自狀態E程式化至狀態C時，至WLn－1下之相鄰浮動閘極之寄生耦合的量達到最大值，因為在WLn下之浮動閘極上的電荷量改變與在自狀態E程式化至狀態A或自狀態E程式化至狀態B時的電荷改變相比為最大的。當自狀態E程式化至狀態B時，至相鄰浮動閘極之耦合的量較少。當自狀態E程式化至狀態A時，耦合之量甚至進一步減少。
圖17說明程式化多狀態儲存元件之雙進程技術的一實例，多狀態儲存元件儲存用於兩個不同頁之資料：下部頁及上部頁。描繪四個狀態：狀態E(11)、狀態A(10)、狀態B(00)及狀態C(01)。對於狀態E而言，兩個頁均儲存"1"。對於狀態A而言，下部頁儲存"0"且上部頁儲存"1"。對於狀態B而言，兩個頁均儲存"0"。對於狀態C而言，下部頁儲存"1"且上部頁儲存"0"。注意，儘管已將特定位元型樣指派給狀態之每一者，但亦可指派不同位元型樣。
在第一程式化進程中，儲存元件之臨限電壓位準係根據待程式化至下部邏輯頁中之位元來設定。若彼位元為邏輯 "1"，則臨限電壓不改變，因為其由於早先已經抹除而處於適當狀態。然而，若待程式化之位元為邏輯"0"，則儲存元件之臨限位準增加以處於狀態A，如由箭頭1700所示。其終結第一程式化進程。
在第二程式化進程中，儲存元件之臨限電壓位準係根據經程式化至上部邏輯頁中之位元來設定。若上部邏輯頁位元將儲存邏輯"1"，則不發生程式化，因為儲存元件處於狀態E或A中之一者，此視下部頁位元之程式化而定，兩個狀態均載運上部頁位元"1"。若上部頁位元將為邏輯"0"，則臨限電壓移位。若第一進程導致儲存元件保持於經抹除狀態E，則在第二階段中，程式化儲存元件，使得臨限電壓增加以在狀態C內，如由箭頭1720所描繪。若儲存元件已由於第一程式化進程而經程式化至狀態A，則在第二進程中進一步程式化儲存元件，使得臨限電壓增加以在狀態B中，如由箭頭1710所描繪。第二進程之結果為將儲存元件程式化至經指定以針對上部頁來儲存邏輯"0"之狀態，而未改變下部頁之資料。在圖16及圖17中，至相鄰字線上之浮動閘極之耦合的量視最終狀態而定。
在一實施例中，若寫入足夠資料以填滿整頁，則可設置系統以執行全序列寫入。若對於全頁而言未寫入足夠資料，則程式化過程可利用所接收之資料來程式化下部頁程式化。當接收到後續資料時，系統將接著程式化上部頁。在又一實施例中，系統可在程式化下部頁之模式中開始寫入，且在隨後接收到足夠資料以填滿整個字線(或字線之 大多數)之儲存元件時轉換至全序列程式化模式。2006年6月15日公布的標題為"Pipelined Programming of Non－Volatile Memories Using Early Data"之美國專利申請案公開案第2006/0126390號中揭示此實施例之更多細節，該案以引用之方式全文併入本文中。
圖18a至圖18c揭示用於程式化非揮發性記憶體之另一過程，其藉由以下方式來減少浮動閘極至浮動閘極耦合效應：對於任一特定儲存元件，在寫入至針對先前頁之相鄰儲存元件之後，相對於特定頁而寫入至彼特定儲存元件。在一實例實施例中，非揮發性儲存元件利用四個資料狀態而每儲存元件儲存兩個資料位元。舉例而言，假定狀態E為經抹除狀態且狀態A、B及C為經程式化狀態。狀態E儲存資料11。狀態A儲存資料01。狀態B儲存資料10。狀態C儲存資料00。此為非格雷編碼之實例，因為兩個位元均在相鄰狀態A與B之間改變。亦可利用資料至實體資料狀態之其他編碼。每一儲存元件儲存兩個資料頁。出於參考目的，將此等資料頁稱為上部頁及下部頁；然而，其可被給予其他標記。關於狀態A，上部頁儲存位元0且下部頁儲存位元1。關於狀態B，上部頁儲存位元1且下部頁儲存位元0。關於狀態C，兩個頁均儲存位元資料0。
程式化過程為兩步驟過程。在第一步驟中，程式化下部頁。若下部頁將保持資料1，則儲存元件狀態保持於狀態E。若資料待程式化至0，則儲存元件之電壓臨限值升高，使得儲存元件經程式化至狀態B'。圖18a因此展示儲存元 件自狀態E至狀態B'之程式化。狀態B'為臨時狀態B；因此，將驗證點描繪為Vvb'，其低於Vvb。
在一實施例中，在儲存元件自狀態E經程式化至狀態B'之後，NAND串中之其鄰近儲存元件(WLn＋1)接著將相對於其下部頁而經程式化。舉例而言，返回參看圖2，在程式化儲存元件106之下部頁之後，將程式化儲存元件104之下部頁。在程式化儲存元件104之後，若儲存元件104具有自狀態E升高至狀態B'之臨限電壓，則浮動閘極至浮動閘極耦合效應將使儲存元件106之表觀臨限電壓升高。此將具有使狀態B'之臨限電壓分布加寬至經描繪為圖18b之臨限電壓分布1850之臨限電壓分布的效應。臨限電壓分布之此表觀加寬將在程式化上部頁時得以矯正。
圖18c描繪程式化上部頁之過程。若儲存元件處於經抹除狀態E且上部頁將保持於1，則儲存元件將保持於狀態E。若儲存元件處於狀態E且其上部頁資料待程式化至0，則儲存元件之臨限電壓將升高，使得儲存元件處於狀態A。若儲存元件係在中間臨限電壓分布1850中且上部頁資料將保持於1，則儲存元件將經程式化至最終狀態B。若儲存元件係在中間臨限電壓分布1850中且上部頁資料將變成資料0，則儲存元件之臨限電壓將升高，使得儲存元件處於狀態C。由圖18a至圖18c所描繪之過程減少浮動閘極至浮動閘極耦合效應，因為僅鄰近儲存元件之上部頁程式化將對給定儲存元件之表觀臨限電壓具有影響。替代狀態編碼之一實例為在上部頁資料為1時自分布1850移至狀態C， 且在上部頁資料為0時移至狀態B。
儘管圖18a至圖18c提供關於四個資料狀態及兩個資料頁之實例，但所教示之概念可應用於具有多於四個或少於四個狀態及多於兩個或少於兩個頁之其他實施例。
圖19為描述用於程式化非揮發性記憶體之方法之一實施例的流程圖。在一實施例中，在程式化之前抹除(以區塊或其他單元)儲存元件。在步驟1900中，由控制器發出"資料載入"命令且由控制電路1210接收輸入。在步驟1905中，自控制器或主機將指定頁位址之位址資料輸入至解碼器1214。在步驟1910中，將經定址頁之程式資料頁輸入至資料緩衝器以用於程式化。將彼資料鎖存於適當鎖存器集合中。在步驟1915中，由控制器將"程式"命令發出至狀態機1212。
由"程式"命令觸發，將利用圖20之施加至適當所選字線之脈衝串2000的階梯式程式脈衝而將步驟1910中所鎖存之資料程式化至由狀態機1212所控制之所選儲存元件中。在步驟1920中，將程式電壓VPGM 初始化至開始脈衝(例如，12 V或其他值)，且將由狀態機1212所維持之程式計數器(PC)初始化為0。在步驟1925中，施加源極提升，如先前所論述。在步驟1930處，將第一VPGM 脈衝施加至所選字線以開始程式化與所選字線相關聯之儲存元件，且發生汲極側提升，如先前所論述。若邏輯"0"儲存於特定資料鎖存器中指示應程式化相應儲存元件，則使相應位元線接地。另一方面，若邏輯"1"儲存於特定鎖存器中指示相應儲存 元件應保持其當前資料狀態，則將相應位元線連接至1.5－3 V以抑制程式化。
在步驟1935中，驗證所選儲存元件之狀態。若偵測到所選儲存元件之目標臨限電壓已達到適當位準，則將儲存於相應資料鎖存器中之資料改變至邏輯"1"。若偵測到臨限電壓尚未達到適當位準，則不改變儲存於相應資料鎖存器中之資料。以此方式，無需程式化在相應資料鎖存器中儲存有邏輯"1"之位元線。當所有資料鎖存器均儲存邏輯"1"時，狀態機(經由上文所描述之線或型機制)知曉所有所選儲存元件均已經程式化。在步驟1940中，進行關於所有資料鎖存器是否均儲存邏輯"1"之檢查。若所有資料鎖存器均儲存邏輯"1"，則程式化過程完成且成功，因為所有所選儲存元件均已經程式化及驗證。在步驟1945中報告"通過"狀態。在一些實施例中，即使在程式化時並未驗證所有所選儲存元件，仍認為程式化過程完成且成功。在此狀況下，可歸因於不充分經程式化儲存元件而發生後續讀取操作期間之錯誤。然而，此等錯誤可由ECC校正。
若在步驟1940中判定並非所有資料鎖存器均儲存邏輯"1"，則程式化過程繼續。在一些實施例中，即使並非所有資料鎖存器均儲存邏輯"1"，程式過程仍停止。在步驟1950中，對照程式極限值PCmax來檢查程式計數器PC。程式極限值之一實例為二十；然而，亦可利用其他數字。若程式計數器PC不小於PCmax，則程式過程已失敗且在步驟1955中報告"失敗"狀態。若程式計數器PC小於PCmax，則 在步驟1960中使VPGM 增加步長且使程式計數器PC遞增。該過程接著循環回至步驟1930以施加下一VPGM 脈衝。
圖20描繪在程式化期間施加至非揮發性儲存元件之控制閘極的實例脈衝串2000，及在脈衝串期間發生之提升模式切換。脈衝串2000包括施加至經選擇以用於程式化之字線的一連串程式脈衝2005、2010、2015、2020、2025、2030、2035、2040、2045、2050、……。在一實施例中，程式化脈衝具有電壓VPGM ，其開始於12 V且針對每一連續程式化脈衝而增加增量(例如，0.5 V)，直至達到為(例如)20－25 V之最大值為止。在程式脈衝之間的為驗證脈衝。舉例而言，驗證脈衝集合2006包括三個驗證脈衝。在一些實施例中，針對資料所程式化至之每一狀態(例如，狀態A、B及C)可存在一驗證脈衝。在其他實施例中，可存在更多或更少驗證脈衝。例如，每一集合中之驗證脈衝可具有為Vva、Vvb及Vvc(圖17)或Vvb'(圖18a)之振幅。
如所提及，當發生程式化時，例如，在程式脈衝之前或期間，施加被施加至字線以實施提升模式之電壓。另一方面，在(例如)發生於程式脈衝之間的驗證過程期間，不施加提升電壓。實情為，將通常小於提升電壓之讀取電壓施加至未選字線。讀取電壓具有一振幅，該振幅在當前經程式化儲存元件之臨限電壓比作驗證位準時足以打開NAND串中之先前經程式化儲存元件。
出於說明及描述之目的，已呈現本發明之前述詳細描述。其不意欲為詳盡的或將本發明限於所揭示之精確形 式。按照上述教示，許多修改及變化為可能的。選擇所描述實施例以便最好地解釋本發明之原理及其實際應用，以藉此使得其他熟習此項技術者能夠最好地將本發明用於各種實施例中且在適合於所涵蓋之特定用途之各種修改的情況下最好地利用本發明。意欲藉由此處所附之申請專利範圍來界定本發明之範疇。
100‧‧‧電晶體
100CG‧‧‧控制閘極
100FG‧‧‧浮動閘極
102‧‧‧電晶體
102CG‧‧‧控制閘極
102FG‧‧‧浮動閘極
104‧‧‧電晶體
104CG‧‧‧控制閘極
104FG‧‧‧浮動閘極
106‧‧‧電晶體
106CG‧‧‧控制閘極
106FG‧‧‧浮動閘極
120‧‧‧選擇閘極
120CG‧‧‧控制閘極
122‧‧‧選擇閘極
122CG‧‧‧控制閘極
126‧‧‧位元線
128‧‧‧源極線
320‧‧‧NAND串
321‧‧‧位元線
322‧‧‧選擇閘極
323、324、325、326‧‧‧儲存元件
327‧‧‧選擇閘極
340‧‧‧NAND串
341‧‧‧位元線
342‧‧‧選擇閘極
343、344、345、346‧‧‧儲存元件
347‧‧‧選擇閘極
360‧‧‧NAND串
361‧‧‧位元線
362‧‧‧選擇閘極
363、364、365、366‧‧‧儲存元件
367‧‧‧選擇閘極
400‧‧‧NAND串
404‧‧‧源極供應線
406‧‧‧選擇閘極
408、410、412、414、416、418、420、422‧‧‧ 儲存元件
424‧‧‧選擇閘極
426‧‧‧位元線
800‧‧‧波形
810‧‧‧波形
815‧‧‧波形
820‧‧‧波形
825‧‧‧波形
830‧‧‧波形
835‧‧‧波形
840‧‧‧波形
845‧‧‧波形
1100‧‧‧NAND儲存元件陣列
1104‧‧‧源極線
1106‧‧‧位元線
1126‧‧‧汲極端子
1128‧‧‧源極端子
1150‧‧‧NAND串
1200‧‧‧感測區塊
1210‧‧‧控制電路
1212‧‧‧狀態機
1214‧‧‧晶片上位址解碼器
1215‧‧‧提升控制
1216‧‧‧功率控制模組
1218‧‧‧線路
1220‧‧‧資料匯流排
1250‧‧‧控制器
1260‧‧‧解碼器
1260A‧‧‧行解碼器
1260B‧‧‧行解碼器
1265‧‧‧讀取/寫入電路
1265A‧‧‧讀取/寫入電路
1265B‧‧‧讀取/寫入電路
1270‧‧‧感測電路
1272‧‧‧匯流排
1280‧‧‧感測模組
1282‧‧‧位元線鎖存器
1290‧‧‧共同部分
1292‧‧‧處理器
1293‧‧‧輸入線
1294‧‧‧資料鎖存器
1296‧‧‧記憶體裝置
1298‧‧‧記憶體晶粒
1500‧‧‧奇偶架構
1700‧‧‧箭頭
1710‧‧‧箭頭
1720‧‧‧箭頭
1850‧‧‧臨限電壓分布
2000‧‧‧脈衝串
2005、2010、2015、2020、2025、2030、2035、2040、2045、2050‧‧‧ 程式脈衝
2006‧‧‧驗證脈衝集合
t0、t1、t2、t3、t4、t5、t6、t7、t8、t9‧‧‧ 時間點
A‧‧‧狀態
B‧‧‧狀態
B'‧‧‧狀態
BLe‧‧‧偶數位元線
BLo‧‧‧奇數位元線
BL0、BL1、BL2、BL3、BL4、BL5、BL8511‧‧‧ 位元線
C‧‧‧狀態
E‧‧‧狀態
SGD‧‧‧選擇閘極汲極線
SGS‧‧‧選擇閘極源極線
VBL ‧‧‧位元線電壓
VCH－DRAIN ‧‧‧通道電位
VCH－SOURCE ‧‧‧通道電位
VCOND ‧‧‧電壓
VISO ‧‧‧隔離電壓
VLOW ‧‧‧中間電壓
VPASS ‧‧‧通過電壓
VPASS－HIGH ‧‧‧高通過電壓
VPASS－LOW ‧‧‧低通過電壓
VPASS－MEDIUM ‧‧‧中間通過電壓
VPGM ‧‧‧程式電壓
VPGM1 ‧‧‧程式電壓
VPGM2 ‧‧‧程式電壓
Vra‧‧‧讀取參考電壓
Vrb‧‧‧讀取參考電壓
Vrc‧‧‧讀取參考電壓
VSGD ‧‧‧汲極選擇閘極電壓
VSGS ‧‧‧源極選擇閘極電壓
VSOURCE ‧‧‧源極偏壓
VTH ‧‧‧臨限電壓
Vva‧‧‧驗證參考電壓
Vvb‧‧‧驗證參考電壓
Vvb'‧‧‧驗證點
Vvc‧‧‧驗證參考電壓
Wli‧‧‧字線
WL0、WL1、WL2、WL3、WL4、WL5、WL6、WL7、WL63‧‧‧ 字線
WLn‧‧‧所選字線
WLn－1‧‧‧字線
WLn－2‧‧‧字線
WLn－3‧‧‧字線
WLn－4‧‧‧字線
WLn－5‧‧‧字線
WLn－6‧‧‧字線
WLn－7‧‧‧字線
WLn－8‧‧‧字線
WLn＋1‧‧‧字線
WLn＋2‧‧‧字線
WLn＋3‧‧‧字線
WLn＋4‧‧‧字線
圖1為NAND串之俯視圖。
圖2為圖1之NAND串的等效電路圖。
圖3為NAND快閃儲存元件陣列之方塊圖。
圖4描繪展示程式干擾機制之NAND串的橫截面圖。
圖5a至圖5h描繪自我提升模式之不同實例。
圖6描繪基於圖5a之自我提升模式的字線及其他電壓之時間線。
圖7描繪基於圖5b之自我提升模式的字線及其他電壓之時間線。
圖8描繪基於圖5c之自我提升模式的字線及其他電壓之時間線。
圖9描繪作為圖8之時間線之替代例的字線及其他電壓之時間線。
圖10描繪NAND串之源極側在NAND串之汲極側之前經提升的程式化過程。
圖11為NAND快閃儲存元件陣列之方塊圖。
圖12為利用單列/行解碼器及讀取/寫入電路之非揮發性 記憶體系統的方塊圖。
圖13為利用雙列/行解碼器及讀取/寫入電路之非揮發性記憶體系統的方塊圖。
圖14為描繪感測區塊之一實施例的方塊圖。
圖15說明針對全位元線記憶體架構或針對奇偶記憶體架構之記憶體陣列至區塊之組織的實例。
圖16描繪臨限電壓分布及單進程程式化之實例集合。
圖17描繪臨限電壓分布及雙進程程式化之實例集合。
圖18a至圖18c展示各種臨限電壓分布，且描述用於程式化非揮發性記憶體之過程。
圖19為描述用於程式化非揮發性記憶體之過程之一實施例的流程圖。
圖20描繪在程式化期間施加至非揮發性儲存元件之控制閘極的實例脈衝串。
800‧‧‧波形
810‧‧‧波形
815‧‧‧波形
820‧‧‧波形
825‧‧‧波形
830‧‧‧波形
835‧‧‧波形
840‧‧‧波形
845‧‧‧波形
t0、t1、t2、t3、t4、t5、t6、t7、t8、t9‧‧‧ 時間點
VBL ‧‧‧位元線電壓
VCH－DRAIN ‧‧‧通道電位
VCH－SOURCE ‧‧‧通道電位
VCOND ‧‧‧電壓
VISO ‧‧‧隔離電壓
VPASS ‧‧‧通過電壓
VPGM ‧‧‧程式電壓
VPGM1 ‧‧‧程式電壓
VPGM2 ‧‧‧程式電壓
VSGD ‧‧‧汲極選擇閘極電壓
VSGS ‧‧‧源極選擇閘極電壓
VSOURCE ‧‧‧源極偏壓
WL0‧‧‧字線
Wli‧‧‧字線
WLn‧‧‧所選字線
WLn＋1‧‧‧字線
WLn－1‧‧‧字線
WLn－2‧‧‧字線

Claims (16)

  1. 一種用於操作非揮發性儲存器之方法，包含：在一所選字線之一汲極側上提升至少一NAND串之前在一隔離字線之一源極側上執行該至少一NAND串之第一提升，該所選字線係在該隔離字線之一汲極側上，包括該隔離字線及該所選字線之複數個字線與該至少一NAND串相關聯，且該至少一NAND串具有複數個非揮發性儲存元件；在該第一提升期間，提供該複數個非揮發性儲存元件中與該隔離字線相關聯之一第一非揮發性儲存元件於一傳導狀態中，且提供該複數個非揮發性儲存元件中與該所選字線相關聯之一第二非揮發性儲存元件於一傳導狀態中；及在該第一提升之後在該所選字線之該汲極側上執行該至少一NAND串之第二提升，同時提供該第一非揮發性儲存元件於一非傳導狀態中，且同時將一程式電壓施加至該所選字線。
  2. 如請求項1之方法，其中：在該第二提升期間，將一導通電壓施加至在該所選字線之該汲極側上之該複數個字線的字線及施加至在該隔離字線與該所選字線之間的至少一中間字線。
  3. 如請求項1之方法，進一步包含：在該第一提升期間，提供在該第一字線與該第二字線之間的該複數個非揮發性儲存元件之至少一非揮發性儲 存元件於該傳導狀態，俾以提供在該第一非揮發性儲存元件與該第二非揮發性儲存元件之間的該至少一NAND串中之每一非揮發性儲存元件係在該傳導狀態中。
  4. 如請求項1之方法，進一步包含：在該第一提升期間，提供該複數個非揮發性儲存元件中在該所選字線之該汲極側上之相鄰於該所選字線之至少一非揮發性儲存元件於該傳導狀態。
  5. 如請求項1之方法，進一步包含：在該第一提升期間，將一非提升電壓施加至該複數個字線中在該所選字線之該汲極側上的一字線集合以用於避免在該所選字線之該汲極側上提升該至少一NAND串。
  6. 如請求項1之方法，進一步包含：在該第一提升期間，提供該複數個非揮發性儲存元件中在該所選字線之該汲極側上之至少一第三非揮發性儲存元件於該傳導狀態，且避免在該至少一第三非揮發性儲存元件之一汲極側上提升該至少一NAND串。
  7. 如請求項1之方法，進一步包含：在該第二提升期間，在該隔離字線與該所選字線之間提升該至少一NAND串。
  8. 如請求項1之方法，進一步包含，在該第二提升期間：提供一額外非揮發性儲存元件於該非傳導狀態，該額外隔離字線係在該所選字線之一汲極側上，該第二提升係對該至少一NAND串之一部分執行，該至少一NAND串 位於該所選字線與該額外隔離字線之間；及在該額外隔離字線之一汲極側上執行該至少一NAND串之第三提升。
  9. 一種非揮發性儲存系統，包含：至少一NAND串，其具有複數個非揮發性儲存元件；複數個字線，其與該至少一NAND串進行通信；及一或多個控制電路，其與該複數個字線進行通信，該一或多個控制電路：(a)在一所選字線之一汲極側上提升該至少一NAND串之前在一隔離字線之一源極側上執行該至少一NAND串之第一提升，該所選字線係在該隔離字線之一汲極側上；(b)在該第一提升期間，提供該複數個非揮發性儲存元件中與該隔離字線相關聯之一第一非揮發性儲存元件於一傳導狀態中，且提供該複數個非揮發性儲存元件中與該所選字線相關聯之一第二非揮發性儲存元件於該傳導狀態中；及(c)在該第一提升之後在該所選字線之該汲極側上執行該至少一NAND串之第二提升，同時提供該第一非揮發性儲存元件於一非傳導狀態，且同時將一程式電壓施加至該所選字線。
  10. 如請求項9之非揮發性儲存系統，其中：在該第二提升期間，該一或多個控制電路施加一導通電壓至該複數個字線中在該所選字線之該汲極側上的字線及在該隔離字線與該所選字線之間的至少一中間字線。
  11. 如請求項9之非揮發性儲存系統，其中： 在該第一提升期間，避免在該所選字線之該汲極側上提升該至少一NAND串。
  12. 如請求項9之非揮發性儲存系統，其中：該一或多個控制電路藉由將一導通電壓施加至該複數個字線中在該隔離字線之該源極側上的一字線集合來執行該第一提升。
  13. 如請求項9之非揮發性儲存系統，其中：該一或多個控制電路藉由將一導通電壓施加該至少一NAND串中在該第一非揮發性儲存元件之該源極側上的一非揮發性儲存元件集合來執行該第一提升。
  14. 如請求項13之非揮發性儲存系統，其中：在執行該第一提升時，該一或多個控制電路將一非導通電壓施加至該複數個非揮發性儲存元件中在該第二非揮發性儲存元件之一汲極側上的一非揮發性儲存元件集合。
  15. 如請求項14之非揮發性儲存系統，其中：在執行該第二提升時，該一或多個控制電路將該導通電壓施加至該至少一NAND串中在該第二非揮發性儲存元件之該汲極側上的該非揮發性儲存元件集合。
  16. 一種非揮發性儲存系統，包含：用於執行第一升壓之構件，其在一所選字線之一汲極側上提升至少一NAND串之前在一隔離字線之一源極側上執行該至少一NAND串之第一提升，該所選字線係在該隔離字線之一汲極側上，包括該隔離字線及該所選字 線之複數個字線與該至少一NAND串相關聯，且該至少一NAND串具有複數個非揮發性儲存元件；用於在該第一提升期間，提供該複數個非揮發性儲存元件中與該隔離字線相關聯之一第一非揮發性儲存元件於一傳導狀態且提供該複數個非揮發性儲存元件中與該所選字線相關聯之一第二非揮發性儲存元件於該傳導狀態的構件，；及用於執行第二升壓之構件，其在該第一提升之後在該所選字線之該汲極側上執行該至少一NAND串之第二提升，同時提供該第一非揮發性儲存元件於一非傳導狀態，且同時將一程式電壓施加至該所選字線。
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