KR20210119084A - 반도체 장치 및 반도체 장치의 동작 방법 - Google Patents

반도체 장치 및 반도체 장치의 동작 방법 Download PDF

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KR20210119084A
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이병인
김은홍
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반도체 장치는 소스 라인과 비트 라인의 사이에 연결된 메모리 스트링을 포함할 수 있다. 상기 메모리 스트링은 제1 채널막을 따라 적층된 제1 메모리 셀들, 제2 채널막을 따라 적층된 제2 메모리 셀들 및 상기 제1 메모리 셀들과 상기 제2 메모리 셀들의 사이에 연결된 적어도 하나의 스위칭 메모리 셀을 포함할 수 있다. 상기 동작 방법은, 상기 제1 메모리 셀들 중 선택된 제1 메모리 셀을 프로그램 하는 단계; 상기 제2 메모리 셀들 중 프로그램 할 제2 메모리 셀이 선택되는 단계; 상기 선택된 제2 메모리 셀과 연결된 워드라인에 프로그램 전압을 인가하는 단계; 상기 제1 채널막과 상기 제2 채널막이 전기적으로 분리되도록, 상기 스위칭 메모리 셀을 턴 오프시키는 단계; 및 상기 제1 메모리 셀들 및 제2 메모리 셀들 중 비선택된 메모리 셀들과 연결된 워드라인들에 패스 전압을 인가하는 단계를 포함할 수 있다.

Description

반도체 장치 및 반도체 장치의 동작 방법{SEMICONDUCTOR DEVICE AND OPERATING METHOD OF SEMICONDUCTOR DEVICE}
본 출원은 전자 장치에 관한 것으로, 보다 상세히는 반도체 장치 및 반도체 장치의 동작 방법에 관한 것이다.
반도체 장치는 데이터를 저장하거나 저장된 데이터를 출력하는 메모리 장치를 포함할 수 있다. 메모리 장치는 전원 공급이 차단되면 저장된 데이터가 소멸되는 휘발성 메모리 장치일 수 있다. 휘발성 메모리 장치는 SRAM (Static RAM), DRAM (Dynamic RAM), SDRAM (Synchronous DRAM) 등일 수 있다. 또는, 메모리 장치는 전원 공급이 차단되더라도 저장된 데이터가 유지되는 비휘발성 메모리 장치일 수 있다. 불휘발성 메모리 장치는 ROM (Read Only Memory), PROM (Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM (Electrically Erasable and Programmable ROM), 플래시 메모리, PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FRAM (Ferroelectric RAM) 등일 수 있다.
메모리 장치는 데이터가 저장되는 메모리 셀 어레이와, 프로그램, 리드 및 소거 등의 다양한 동작을 수행하는 주변 회로 및 주변 회로를 제어하는 제어 로직을 포함할 수 있다. 메모리 장치는 메모리 셀들이 기판 상에 2차원으로 배열된 구조 또는 메모리 셀들이 기판 상에 3차원으로 적층된 구조로 구현될 수 있다.
본 발명의 실시예는 동작 특성이 개선된 반도체 장치 및 그 동작 방법을 제공한다.
본 발명의 일 실시예에 따른 반도체 장치의 동작 방법에 있어서, 상기 반도체 장치는 소스 라인과 비트 라인의 사이에 연결된 메모리 스트링을 포함할 수 있고, 상기 메모리 스트링은 제1 채널막을 따라 적층된 제1 메모리 셀들, 제2 채널막을 따라 적층된 제2 메모리 셀들 및 상기 제1 메모리 셀들과 상기 제2 메모리 셀들의 사이에 연결된 적어도 하나의 스위칭 메모리 셀을 포함할 수 있고, 상기 동작 방법은, 상기 제1 메모리 셀들 중 선택된 제1 메모리 셀을 프로그램 하는 단계; 상기 제2 메모리 셀들 중 프로그램 할 제2 메모리 셀이 선택되는 단계; 상기 선택된 제2 메모리 셀과 연결된 워드라인에 프로그램 전압을 인가하는 단계; 상기 제1 채널막과 상기 제2 채널막이 전기적으로 분리되도록, 상기 스위칭 메모리 셀을 턴 오프시키는 단계; 및 상기 제1 메모리 셀들 및 제2 메모리 셀들 중 비선택된 메모리 셀들과 연결된 워드라인들에 패스 전압을 인가하는 단계를 포함할 수 있다.
본 발명의 일 실시예에 따른 반도체 장치의 동작 방법에 있어서, 상기 반도체 장치는 소스 라인과 비트 라인의 사이에 연결된 메모리 스트링을 포함할 수 있고, 상기 메모리 스트링은 제1 채널막 및 제2 채널막을 따라 적층된 메모리 셀들 및 상기 제1 채널막과 상기 제2 채널막의 연결 영역에 위치된 적어도 하나의 스위칭 메모리 셀을 포함할 수 있고, 상기 메모리 셀들 중 제1 내지 제k 메모리 셀들을 프로그램 하고, 상기 제1 내지 제k 메모리 셀들을 프로그램할 때 상기 제1 채널막과 상기 제2 채널막이 전기적으로 연결되도록 상기 스위칭 메모리 셀을 턴 온 시키는 단계, 여기서, k는 2 이상의 정수임; 상기 메모리 셀들 중 제k+1 메모리 셀이 선택되는 단계; 상기 제k+1 메모리 셀과 연결된 워드라인에 프로그램 전압을 인가하는 단계; 상기 제1 채널막과 상기 제2 채널막이 전기적으로 분리되도록, 상기 스위칭 메모리 셀을 턴 오프시키는 단계; 및 상기 메모리 셀들 중 비선택된 메모리 셀들과 연결된 워드라인들에 패스 전압을 인가하는 단계를 포함할 수 있다.
본 발명의 일 실시예에 따른 반도체 장치는 소스 라인과 비트 라인의 사이에 연결되고, 제1 채널막을 따라 적층된 제1 메모리 셀들, 제2 채널막을 따라 적층된 제2 메모리 셀들 및 상기 제1 메모리 셀들과 상기 제2 메모리 셀들의 사이에 연결된 적어도 하나의 스위칭 메모리 셀을 포함하는 메모리 스트링; 상기 메모리 스트링에 대한 프로그램 동작을 수행하도록 구성된 주변 회로; 및 제1 메모리 셀들 중 선택된 제1 메모리 셀을 프로그램하고, 상기 제2 메모리 셀들 중 프로그램 할 제2 메모리 셀이 선택되고, 상기 선택된 제2 메모리 셀과 연결된 워드라인에 프로그램 전압을 인가하고, 상기 제1 채널막과 상기 제2 채널막이 전기적으로 분리되도록 상기 스위칭 메모리 셀을 턴 오프시키고, 상기 제1 메모리 셀들 및 제2 메모리 셀들 중 비선택된 메모리 셀들과 연결된 워드라인들에 패스 전압을 인가하도록 상기 주변 회로를 제어하는 제어 로직을 포함할 수 있다.
동작 특성이 개선되고 신뢰성이 향상된 반도체 장치 및 그 동작 방법을 제공할 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치의 구성을 나타낸 블록도이다.
도 2 및 도 3은 본 발명의 일 실시예에 따른 반도체 장치의 셀 어레이 구조를 나타낸 회로도이다.
도 4a 및 도 4b는 본 발명의 일 실시예에 따른 반도체 장치의 구조를 설명하기 위한 도면이다.
도 5a 및 도 5b는 본 발명의 일 실시예에 따른 반도체 장치의 동작 방법을 설명하기 위한 흐름도이다.
도 6, 도 7a 및 도 7b는 본 발명의 일 실시예에 따른 반도체 장치의 동작 방법을 설명하기 위한 도면이다.
도 8a 및 도 8b는 본 발명의 일 실시예에 따른 반도체 장치의 동작 방법을 설명하기 위한 도면이다.
도 9a 내지 도 9c는 본 발명의 일 실시예에 따른 반도체 장치의 동작 방법을 설명하기 위한 도면이다.
도 10은 본 발명의 일 실시예에 따른 반도체 장치의 동작 방법을 설명하기 위한 도면이다.
도 11a 및 도 11b는 본 발명의 일 실시예에 따른 반도체 장치의 동작 방법을 설명하기 위한 도면이다.
도 12a 및 도 12b는 본 발명의 일 실시예에 따른 반도체 장치의 동작 방법을 설명하기 위한 도면이다.
도 13은 본 발명의 일 실시예에 따른 메모리 시스템을 설명하기 위한 도면이다.
도 14는 본 발명의 일 실시예에 따른 메모리 시스템을 설명하기 위한 도면이다.
도 15는 본 발명의 일 실시예에 따른 메모리 시스템을 설명하기 위한 도면이다.
도 16은 본 발명의 일 실시예에 따른 메모리 시스템을 설명하기 위한 도면이다.
도 17은 본 발명의 일 실시예에 따른 메모리 시스템을 설명하기 위한 도면이다.
본 명세서 또는 출원에 개시되어 있는 본 발명의 개념에 따른 실시예들에 대해서 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 개념에 따른 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 개념에 따른 실시예들은 다양한 형태로 실시될 수 있으며 본 명세서 또는 출원에 설명된 실시예들에 한정되는 것으로 해석되어서는 아니 된다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치의 구성을 나타낸 블록도이다.
도 1을 참조하면, 반도체 장치(100)는 셀 어레이(110) 및 주변 회로(120)를 포함할 수 있다. 주변 회로(120)는 어드레스 디코더(121), 읽기 및 쓰기 회로(123), 입출력 회로(124) 및 제어 로직(125)을 포함할 수 있다. 여기서, 반도체 장치(100)는 메모리 장치일 수 있고, 휘발성 메모리 장치 또는 비휘발성 메모리 장치일 수 있다. 예를 들어, 반도체 장치(100)는 플래시 메모리 장치(Flash Memory Device) 일 수 있다.
셀 어레이(110)는 로우 라인들(RL)을 통해 어드레스 디코더(121)에 연결되고, 컬럼 라인들(CL)을 통해 읽기 및 쓰기 회로(123)에 연결된다. 여기서, 로우 라인들(RL)은 워드라인일 수 있고 컬럼 라인들(CL)은 비트라인일 수 있다. 단, 워드 라인과 비트라인은 상대적인 개념이며, 로우 라인들이 비트라인이고 컬럼 라인들이 워드 라인인 것도 가능하다.
셀 어레이(110)는 복수의 메모리 스트링들을 포함하고, 메모리 스트링들은 기판 상에 수평 방향 또는 수직 방향으로 배열될 수 있다. 또한, 셀 어레이(110)는 복수의 메모리 블록들을 포함하고, 각각의 메모리 블록들은 복수의 페이지들을 포함한다.
제어 로직(125)은 어드레스 디코더(121), 읽기 및 쓰기 회로(123) 및 입출력 회로(124)에 연결될 수 있다. 제어 로직(125)은 입출력 회로(124)로부터 커맨드(CMD) 및 어드레스(ADDR)를 수신할 수 있고, 수신된 커맨드(CMD)에 따른 내부 동작을 수행하도록 어드레스 디코더(121)와 읽기 및 쓰기 회로(123)를 제어할 수 있다.
어드레스 디코더(121)는 로우 라인들(RL)을 통해 셀 어레이(110)에 연결될 수 있다. 예를 들어, 어드레스 디코더(121)는 워드라인, 더미 워드라인, 소스 선택 라인 및 드레인 선택 라인을 통해 셀 어레이(110)에 연결될 수 있다. 또한, 어드레스 디코더(121)는 제어 로직(125)의 제어에 응답하여 로우 라인들(RL)을 제어하도록 구성될 수 있다. 따라서, 어드레스 디코더(121)는 제어 로직(125)으로부터 어드레스(ADDR)를 수신할 수 있고, 수신된 어드레스(ADDR)에 따라 셀 어레이(110)의 메모리 블록들 중 어느 하나를 선택할 수 있다.
반도체 장치(100)의 프로그램 동작 및 리드 동작은 페이지 단위로 수행될 수 있다. 따라서, 프로그램 동작 및 리드 동작 시에, 어드레스(ADDR)는 블록 어드레스 및 로우 어드레스를 포함할 수 있다. 어드레스 디코더(121)은 수신된 어드레스(ADDR) 중 블록 어드레스를 디코딩하고, 디코딩된 블록 어드레스에 따라 하나의 메모리 블록을 선택할 수 있다. 어드레스 디코더(121)은 수신된 어드레스(ADDR) 중 로우 어드레스를 디코딩하고, 디코딩된 로우 어드레스에 따라 선택된 메모리 블록의 어느 하나의 페이지를 선택할 수 있다.
반도체 장치(100)의 소거 동작은 메모리 블록 단위로 수행될 수 있다. 따라서, 소거 동작 시에 어드레스(ADDR)는 블록 어드레스를 포함할 수 있다. 어드레스 디코더(121)은 블록 어드레스를 디코딩하고, 디코딩된 블록 어드레스에 따라 하나의 메모리 블록을 선택할 수 있다.
읽기 및 쓰기 회로(123)는 컬럼 라인들(CL)을 통해 셀 어레이(110)에 연결된다. 프로그램 동작 시, 읽기 및 쓰기 회로(123)는 입출력 회로(124)로부터 수신된 데이터(DATA)를 컬럼 라인들(CL)에 전달하고, 전달된 데이터(DATA)에 따라 선택된 페이지의 메모리 셀들이 프로그램된다. 여기서, 데이터(DATA)는 메모리 셀들에 각각 프로그램 될 멀티 비트 데이터일 수 있다. 리드 동작 시, 읽기 및 쓰기 회로(123)는 선택된 페이지의 메모리 셀들로부터 컬럼 라인들(CL)을 통해 데이터(DATA)를 읽고, 읽어진 데이터(DATA)를 입출력 회로(124)로 출력한다. 소거 동작 시, 읽기 및 쓰기 회로(123)는 컬럼 라인들(CL)을 플로팅시킬 수 있다. 참고로, 프로그램 동작 및 소거 동작에는 검증 동작이 포함될 수 있으며, 검증 동작은 리드 동작과 유사한 방식으로 수행될 수 있다.
도 2 및 도 3은 본 발명의 일 실시예에 따른 반도체 장치의 셀 어레이 구조를 나타낸 회로도이다.
도 2를 참조하면, 셀 어레이는 복수의 메모리 블록들(BLK)을 포함하고, 각각의 메모리 블록들(BLK)은 복수의 메모리 스트링들(MS11~MS1m, MS21~MS2m)을 포함할 수 있다. 복수의 메모리 스트링들(MS11~MS1m, MS21~MS2m)은 비트라인들(BL1~BLm)과 소스 라인(SL)의 사이에 연결될 수 있다. 또한, 각각의 메모리 스트링들(MS11~MS1m, MS21~MS2m)은 +Z 방향을 따라 신장될 수 있다. 여기서, +Z 방향은 메모리 셀들(MC1~MCn)이 적층된 방향일 수 있다. 여기서, m은 2 이상의 정수이다.
각각의 메모리 스트링들(MS11~MS1m, MS21~MS2m)은 적어도 하나의 소스 선택 트랜지스터(SST), 복수의 메모리 셀들(MC1~MCn), 적어도 하나의 스위칭 메모리 셀(SW_MC) 및 적어도 하나의 드레인 선택 트랜지스터(DST)를 포함한다. 여기서, n은 2 이상의 정수이다.
참고로, 각각의 메모리 스트링들(MS11~MS1m, MS21~MS2m)은 소스 선택 트랜지스터(SST)와 메모리 셀(MC1)의 사이에 연결된 적어도 하나의 소스 사이드 더미 메모리 셀(S_DMC)을 더 포함할 수 있다. 각각의 메모리 스트링들(MS11~MS1m, MS21~MS2m)은 드레인 선택 트랜지스터(DST)와 메모리 셀(MCn)의 사이에 연결된 적어도 하나의 드레인 사이드 더미 메모리 셀(D_DMC)을 더 포함할 수 있다.
하나의 메모리 스트링(MS11~MS1m, MS21~MS2m)에 포함된 적어도 하나의 소스 선택 트랜지스터(SST)는 메모리 셀(MCn)과 소스 라인(SL)의 사이에 직렬로 연결될 수 있다. 소스 선택 트랜지스터들(SST)의 게이트 전극들은 소스 선택 라인(SSL)에 연결될 수 있다. 또한, 동일한 레벨의 소스 선택 트랜지스터들(SST)은 동일한 소스 선택 라인(SSL)에 연결될 수 있다.
하나의 메모리 스트링(MS11~MS1m, MS21~MS2m)에 포함된 메모리 셀들(MC1~MCn)은 소스 선택 트랜지스터(SST)와 드레인 선택 트랜지스터(DST)의 사이에 직렬로 연결될 수 있다. 메모리 셀들(MC1~MCn)의 게이트 전극들은 워드라인들(WL1~WLn)에 연결될 수 있고, 동일한 레벨의 메모리 셀들(MC1~MCn)은 동일한 워드라인(WL1~WLn)에 연결될 수 있다. 각각의 워드라인들(WL1~WLn)에는 구동에 필요한 워드라인 전압들(프로그램 바이어스, 프리-프로그램 바이어스, 리드 바이어스 등)이 인가될 수 있다.
하나의 메모리 스트링(MS11~MS1m, MS21~MS2m)에 포함된 적어도 하나의 드레인 선택 트랜지스터(DST)는 비트라인(BL1~BLm)과 메모리 셀(MCn)의 사이에 직렬 연결될 수 있다. 드레인 선택 트랜지스터들(DST)의 게이트 전극들은 드레인 선택 라인(DSL)에 연결될 수 있다. 동일한 행(+X 방향)에 배열된 메모리 스트링들(MS11~MS1m, MS21~MS2m)의 드레인 선택 트랜지스터들(DST) 중 동일한 레벨의 드레인 선택 트랜지스터들(DST)은 동일한 드레인 선택 라인(DSL)에 연결될 수 있다. 또한, 상이한 행(+X 방향)에 배열된 드레인 선택 트랜지스터들(DST)은 서로 다른 드레인 선택 라인들(DSL)에 연결될 수 있다.
하나의 메모리 스트링(MS11~MS1m, MS21~MS2m)에 포함된 적어도 하나의 스위칭 메모리 셀(SW_MC)은 메모리 셀(MCi)와 메모리 셀(MCi+1)의 사이에 연결될 수 있다. 여기서, i는 2 이상의 정수이다. 스위칭 메모리 셀(SW_MC)의 게이트 전극은 스위칭 워드라인(SW_WL)에 연결될 수 있고, 동일한 레벨의 스위칭 메모리 셀들(SW_MC)은 동일한 스위칭 워드라인(SW_WL)에 연결될 수 있다. 스위칭 워드라인(SW_WL)에는 구동에 필요한 워드라인 전압들(분리 전압, 패스 전압 등)이 인가될 수 있다.
하나의 메모리 스트링(MS11~MS1m, MS21~MS2m)에 포함된 적어도 하나의 소스 사이드 더미 메모리 셀(S_DMC)은 소스 선택 트랜지스터(SST)와 메모리 셀(MC1)의 사이에 직렬로 연결될 수 있다. 소스 사이드 더미 메모리 셀(S_DMC)의 게이트 전극은 소스 사이드 더미 워드라인들(S_DWL)에 연결될 수 있고, 동일한 레벨의 소스 사이드 더미 메모리 셀들(S_DMC)은 동일한 소스 사이드 더미 워드라인(S_DWL)에 연결될 수 있다. 소스 사이드 더미 워드라인(S_DWL)에는 구동에 필요한 워드라인 전압들(프로그램 전압, 리드 전압, 패스 전압 등)이 인가될 수 있다.
하나의 메모리 스트링(MS11~MS1m, MS21~MS2m)에 포함된 적어도 하나의 드레인 사이드 더미 메모리 셀(D_DMC)은 드레인 선택 트랜지스터(DST)와 메모리 셀(MCn)의 사이에 직렬로 연결될 수 있다. 드레인 사이드 더미 메모리 셀(D_DMC)의 게이트 전극은 드레인 사이드 더미 워드라인들(D_DWL)에 연결될 수 있고, 동일한 레벨의 드레인 사이드 더미 메모리 셀들(D_DMC)은 동일한 드레인 사이드 더미 워드라인(D_DWL)에 연결될 수 있다. 드레인 사이드 더미 워드라인(D_DWL)에는 구동에 필요한 워드라인 전압들(프로그램 전압, 리드 전압, 패스 전압 등)이 인가될 수 있다.
도 3을 참조하면, 메모리 블록(BLK)은 복수의 메모리 스트링들(MS11~MS1m, MS21~MS2m)을 포함할 수 있다. 각각의 메모리 스트링들(MS11~MS1m, MS21~MS2m)은 직렬로 연결된 적어도 하나의 소스 선택 트랜지스터(SST), 복수의 소스 사이드 메모리 셀들(S_MC), 적어도 하나의 파이프 트랜지스터(PT), 복수의 드레인 사이드 메모리 셀들(D_MC), 적어도 하나의 드레인 선택 트랜지스터(DST) 및 적어도 하나의 스위칭 메모리 셀(SW_MC)을 포함할 수 있다. 또한, 각각의 메모리 스트링들(MS11~MS1m, MS21~MS2m)은 적어도 하나의 소스 사이드 더미 메모리 셀(S_DMC) 또는 적어도 하나의 드레인 사이드 더미 메모리 셀(D_DMC)을 더 포함할 수 있다. 여기서, 각각의 메모리 스트링들(MS11~MS1m, MS21~MS2m)은 'U'형으로 배열될 수 있다.
파이프 트랜지스터(PT)는 드레인 사이드 메모리 셀들(D_MC)과 소스 사이드 메모리 셀들(S_MC)을 연결시킨다. 또한, 각각의 메모리 스트링들(MS11~MS1m, MS21~MS2m)의 파이프 트랜지스터(PT)의 게이트는 파이프 라인(PL)에 연결될 수 있다. 그 외의 구조는 앞서 도 2에서 설명한 것과 유사하므로, 중복된 설명은 생략하도록 한다.
도 4a 및 도 4b는 본 발명의 일 실시예에 따른 반도체 장치의 구조를 설명하기 위한 도면이다. 이하, 앞서 설명된 내용과 중복된 내용은 생략하여 설명하도록 한다.
도 4a를 참조하면, 본 발명의 일 실시예에 따른 반도체 장치는 제1 적층물(ST1), 제2 적층물(ST2) 및 채널 구조(CH)를 포함할 수 있다.
제1 적층물(ST1)은 교대로 적층된 제1 도전막들(11) 및 제1 절연막들(12)을 포함할 수 있다. 제1 도전막들(11)은 선택 트랜지스터, 메모리 셀 등의 게이트 전극일 수 있다. 제1 도전막들(11)은 폴리실리콘, 텅스텐, 금속 등의 도전 물질을 포함할 수 있다. 제1 절연막들(12)은 적층된 제1 도전막들(11)을 상호 절연시키기 위한 것으로, 산화물, 질화물 등의 절연 물질을 포함할 수 있다.
제2 적층물(ST2)은 제1 적층물(ST1)의 상부 또는 하부에 위치될 수 있다. 제2 적층물(ST2)은 교대로 적층된 제2 도전막들(13) 및 제2 절연막들(14)을 포함할 수 있다. 제2 도전막들(13)은 선택 트랜지스터, 메모리 셀 등의 게이트 전극일 수 있다. 제2 도전막들(13)은 폴리실리콘, 텅스텐, 금속 등의 도전 물질을 포함할 수 있다. 제2 절연막들(14)은 적층된 제2 도전막들(13)을 상호 절연시키기 위한 것으로, 산화물, 질화물 등의 절연 물질을 포함할 수 있다.
제1 적층물(ST1)은 제1 개구부(OP1)를 포함할 수 있고, 제2 적층물(ST2)은 제2 개구부(OP2)를 포함할 수 있다. 제2 개구부(OP2)는 제1 개구부(OP1)와 연결될 수 있다. 제1 개구부(OP1) 및 제2 개구부(OP2)는 테이퍼 형태의 단면을 가질 수 있다. 제1 적층물(ST1)과 제2 적층물(ST2)의 계면(IF)에서, 제1 개구부(OP1)는 제2 개구부(OP2)에 비해 넓은 폭을 가질 수 있다.
제1 도전막들(11) 및 제2 도전막들(13) 중 제1 적층물(ST1)과 제2 적층물(ST2)의 경계에 위치된 적어도 하나의 도전막은 스위칭 워드라인(SW_WL1, SW_WL2)일 수 있다. 스위칭 워드라인(SW_WL1, SW_WL2)은 채널 구조(CH)의 폭이 급격히 변동되는 부분에 위치될 수 있다. 제1 도전막들(11) 중 최상부 적어도 적어도 하나의 제1 도전막(11)이 제1 스위칭 워드라인(SW_WL1)일 수 있고, 제2 도전막들(13) 중 최하부 적어도 하나의 제2 도전막(13)이 제2 스위칭 워드라인(SW_WL2)일 수 있다.
제1 도전막들(11) 중 최하부 적어도 하나의 제1 도전막은 소스 선택 라인(SSL)일 수 있다. 제2 도전막들(13) 중 최상부 적어도 하나의 제2 도전막은 드레인 선택 라인(DSL)일 수 있다.
제1 도전막들(11) 중 소스 선택 라인(SSL) 및 제1 스위칭 워드라인(SW_WL1)을 제외한 나머지 제1 도전막들(11)은 제1 워드라인(WL1)일 수 있다. 제2 도전막들(13) 중 드레인 선택 라인(DSL) 및 제2 스위칭 워드라인(SW_WL2)을 제외한 나머지 제2 도전막들(13)은 제2 워드라인(WL2)일 수 있다.
참고로, 드레인 사이드와 소스 사이드는 상대적인 것으로, 최하부 적어도 하나의 제1 도전막(11)이 드레인 선택 라인(DSL)이고 최상부 적어도 하나의 제2 도전막(13)이 소스 선택 라인(SSL)인 것도 가능하다. 또한, 제2 적층물(ST2)은 드레인 선택 라인(DSL)과 제2 워드라인들(WL2)의 사이에 위치된 적어도 하나의 드레인 사이드 더미 워드 라인(D_DWL)을 더 포함할 수 있다. 제1 적층물(ST1)은 소스 선택 라인(SSL)과 제1 워드라인들(WL1)의 사이에 위치된 적어도 하나의 소스 사이드 더미 워드라인(S_DWL)을 더 포함할 수 있다.
채널 구조(CH)는 제1 적층물(ST1) 및 제2 적층물(ST2)을 관통할 수 있다. 채널 구조(CH)는 제1 개구부(OP1) 및 제2 개구부(OP2) 내에 형성될 수 있다. 서로 연결된 제1 개구부(OP1)와 제2 개구부(OP2) 내에 하나의 채널 구조(CH)가 형성될 수 있다. 채널 구조(CH)는 제1 개구부(OP1)에 대응되는 제1 채널 구조(CH1) 및 제2 개구부(OP2)에 대응되는 제2 채널 구조(CH2)를 포함할 수 있다. 제1 채널 구조(CH1)는 소스 라인에 인접할 수 있고, 제2 채널 구조(CH2)는 비트라인에 인접할 수 있다.
제1 채널 구조(CH1)는 하부가 상부에 비해 좁은 폭(W1L<W1U)을 가질 수 있다. 다시 말해, 제1 채널 구조(CH1)는 제1 적층물(ST1)과 제2 적층물(ST2)의 경계에서 상대적으로 넓은 폭을 갖고 소스 사이드가 상대적으로 좁은 폭을 가질 수 있다. 제2 채널 구조(CH2)는 하부가 상부에 비해 좁은 폭(W2L<W2U)을 가질 수 있다. 다시 말해, 제2 채널 구조(CH2)는 상기 경계에서 상대적으로 좁은 폭을 갖고 드레인 사이드가 상대적으로 넓은 폭을 가질 수 있다.
제1 채널 구조(CH1)와 소스 선택 라인(SSL)이 교차되는 부분에 소스 선택 트랜지스터(SST)가 위치될 수 있다. 제1 채널 구조(CH1)와 소스 사이드 더미 워드라인(S_DWL)이 교차되는 부분에 소스 사이드 더미 메모리 셀(S_DMC)이 위치될 수 있다. 제2 채널 구조(CH2)와 드레인 선택 라인(DSL)이 교차되는 부분에 드레인 선택 트랜지스터(DST)가 위치될 수 있다. 제2 채널 구조(CH2)와 드레인 사이드 더미 워드라인(D_DWL)이 교차되는 부분에 드레인 사이드 더미 메모리 셀(D_DMC)이 위치될 수 있다.
제1 채널 구조(CH)와 제1 워드라인들(WL1)이 교차되는 부분에 제1 메모리 셀들(MC1)이 위치될 수 있다. 제2 채널 구조(CH2)와 제2 워드라인들(WL2)이 교차되는 부분에 제2 메모리 셀들(MC2)이 위치될 수 있다. 제1 채널 구조(CH1)와 제1 스위칭 워드라인(SW_WL1)이 교차되는 부분에 제1 스위칭 메모리 셀(SW_MC1)이 위치될 수 있다. 제2 채널 구조(CH2)와 제2 스위칭 워드라인(SW_WL2)이 교차되는 부분에 제2 스위칭 메모리 셀(SW_MC2)이 위치될 수 있다. 제1 및 제2 스위칭 메모리 셀들(SW_MC1, SW_MC2)은 제1 채널 구조(CH1)와 제2 채널 구조(CH2)의 연결 영역에 위치될 수 있다. 제1 및 제2 스위칭 메모리 셀들(SW_MC1, SW_MC2)은 제1 메모리 셀들(MC1)과 제2 메모리 셀들(MC2)의 사이에 직렬로 연결될 수 있다.
채널 구조(CH)를 공유하는 적어도 하나의 소스 선택 트랜지스터(SST), 적어도 하나의 소스 사이드 더미 메모리 셀(S_DMC), 제1 메모리 셀들(MC1), 적어도 하나의 스위칭 메모리 셀(SW_MC1, SW_MC2), 제2 메모리 셀들(MC2), 적어도 하나의 드레인 사이드 더미 메모리 셀(D_DMC) 및 적어도 하나의 드레인 선택 트랜지스터(DST)가 하나의 메모리 스트링을 구성할 수 있다.
도 4a 및 도 4b를 참조하면, 제1 채널 구조(CH1)는 제1 채널막(16A)을 포함할 수 있고, 제1 메모리막(15A) 또는 제1 갭필막(17A)중 적어도 하나를 더 포함할 수 있다. 제2 채널 구조(CH2)는 제2 채널막(16B)을 포함할 수 있고, 제2 메모리막(15B), 제2 갭필막(17B) 또는 패드(18) 중 적어도 하나를 더 포함할 수 있다. 제1 채널막(16A) 및 제2 채널막(16B)은 선택 트랜지스터, 메모리 셀 등의 채널이 형성되기 위한 영역이다. 제1 채널막(16A) 및 제2 채널막(16B)은 실리콘(Si), 저마늄(Ge) 등의 반도체 물질을 포함하거나, 나노 닷, 나노 튜브, 그래핀 등의 나노 구조 물질 등을 포함할 수 있다. 실시예로서, 제1 채널막(16A) 및 제2 채널막(16B)은 별도의 공정으로 형성될 수 있다. 이러한 경우, 제2 채널 채널 구조(CH2)가 패드를 더 포함할 수 있고, 패드를 통해 제1 채널막(16A)과 제2 채널막(16B)이 전기적으로 연결될 수 있다. 제1 채널막(16A) 및 제2 채널막(16B)은 동일한 공정으로 형성될 수 있고, 계면없이 서로 연결될 수 있다.
제1 메모리막(15A) 및 제2 메모리막(15B) 각각은 터널 절연막, 데이터 저장막 또는 블로킹막 중 적어도 하나를 포함할 수 있다. 데이터 저장막은 실질적인 데이터 저장소로서 사용될 수 있고, 플로팅 게이트, 전하 트랩 물질, 폴리실리콘, 질화물, 가변 저항 물질, 상변화 물질 등을 포함할 수 있다. 제1 메모리막(15A) 및 제2 메모리막(15B)은 별도의 공정으로 형성될 수 있고, 계면을 통해 서로 연결될 수 있다. 제1 메모리막(15A) 및 제2 메모리막(15B)은 동일한 공정으로 형성될 수 있고, 계면없이 서로 연결될 수 있다.
제1 갭필막(17A)은 제1 채널막(16A) 내에 형성될 수 있다. 제2 갭필막(17B)은 제2 채널막(16B) 내에 형성될 수 있다. 제1 갭필막(17A) 및 제2 갭필막(17B)은 산화물 등을 포함할 수 있다. 패드(18)는 제2 채널막(16B)과 연결될 수 있고, 도전성 물질을 포함할 수 있다. 제2 채널막(16B)은 패드(18)를 통해 비트라인, 소스 라인 등의 배선과 연결될 수 있다.
전술한 바와 같은 구조에 따르면, 제1 채널막(16A)을 따라 제1 메모리 셀들(MC1)이 적층될 수 있고, 제2 채널막(16B)을 따라 제2 메모리 셀들(MC2)이 적층될 수 있다. 또한, 제1 채널막(16A)과 제2 채널막(16B)의 연결 영역에 적어도 하나의 스위칭 메모리 셀(SW_MC1, SW_MC2)이 위치될 수 있다. 제1 스위칭 메모리 셀(SW_MC1)과 제2 스위칭 메모리 셀(SW_MC2)은 연속되어 배치되지만, 제1 채널막(16A)과 제2 채널막(16B)의 폭 차이가 크다. 따라서, 제1 스위칭 메모리 셀(SW_MC1)과 제2 스위칭 메모리 셀(SW_MC2)은 실질적인 데이터 저장소로서 사용되는 대신에, 제1 채널막(16A)과 제2 채널막(16B)을 전기적으로 분리시키거나 연결시키기 위한 스위치로서 사용될 수 있다.
한편, 본 실시예에서는 반도체 장치가 제1 적층물(ST1) 및 제2 적층물(ST2)을 포함하는 경우에 대해 설명하였으나, 반도체 장치가 3개 이상의 적층물들을 포함하는 것도 가능하다. 이러한 경우, 적층물들 간의 경계마다 적어도 하나의 스위칭 워드라인(SW_WL1, SW_WL2) 이 위치될 수 있다. 또한, 본 실시예에서는 제1 적층물(ST1)의 상부에 제2 적층물(ST2)이 위치된 것으로 설명하였으나, 제1 적층물(ST1)과 제2 적층물(ST2)이 역전되어 위치되는 것도 가능하다. 이러한 경우, 제1 채널 구조(CH1)의 상부가 하부에 비해 좁은 폭을 가질 수 있다.
도 5a 및 도 5b는 본 발명의 일 실시예에 따른 반도체 장치의 동작 방법을 설명하기 위한 흐름도이다. 이하, 도 4a 또는 도 4b를 참조하여 설명한 메모리 스트링의 프로그램 동작 방법에 대해 살펴보도록 한다.
도 5a를 참조하면, 제1 메모리 셀들(MC1) 중 선택된 제1 메모리 셀(MC1)을 프로그램한다(S310). 선택된 제1 메모리 셀(MC1)은 노멀 프로그램 동작을 이용하여 프로그램될 수 있다. 노멀 프로그램 동작 시, 스위칭 메모리 셀들(SW_MC1, SW_MC2)을 턴 온시킴으로써, 제1 채널막(16A)와 제2 채널막(16B)을 전기적으로 연결시킨다. 노멀 프로그램 동작에 대해서는 도 7a를 참조하여 상세히 설명하도록 한다.
이어서, 제2 메모리 셀들(MC2) 중 선택된 제2 메모리 셀(MC2)을 프로그램한다(S320). 선택된 제2 메모리 셀(MC2)은 디스터브 보상 프로그램 동작을 이용하여 프로그램될 수 있다. 디스터브 보상 프로그램 동작 시, 스위칭 메모리 셀들(SW_MC1, SW_MC2)을 턴 오프시킴으로써, 제1 채널막(16A)과 제2 채널막(16B)을 전기적으로 분리시킨다. 디스터브 보상 프로그램 동작에 대해서는 도 7b를 참조하여 상세히 설명하도록 한다.
전술한 바와 같은 동작 방법에 따르면, 제1 메모리 셀들(MC1)을 프로그램한 후에 제2 메모리 셀들(MC2)을 프로그램할 수 있다. 제2 메모리 셀(MC2)을 프로그램할 때 제1 채널막(16A)과 제2 채널막(16B)을 분리시킴으로써, 제2 채널막(16B)의 채널 부스팅을 개선할 수 있다. 따라서, 프로그램 동작에서 유발되는 디스터브를 개선할 수 있다.
도 5b를 참조하면, 제2 메모리 셀들(MC2) 중 선택된 제2 메모리 셀(MC2)을 프로그램한다(S410). 선택된 제2 메모리 셀(MC2)은 디스터브 보상 프로그램 동작을 이용하여 프로그램될 수 있다. 디스터브 보상 프로그램 동작 시, 스위칭 메모리 셀들(SW_MC1, SW_MC2)을 턴 오프시킴으로써, 제1 채널막(16A)과 제2 채널막(16B)을 전기적으로 분리시킨다.
이어서, 제1 메모리 셀들(MC1) 중 선택된 제1 메모리 셀(MC1)을 프로그램한다(S420). 선택된 제1 메모리 셀(MC1)은 노멀 프로그램 동작을 이용하여 프로그램될 수 있다. 노멀 프로그램 동작 시, 스위칭 메모리 셀들(SW_MC1, SW_MC2)을 턴 온시킴으로써, 제1 채널막(16A)와 제2 채널막(16B)을 전기적으로 연결시킨다.
전술한 바와 같은 동작 방법에 따르면, 제2 메모리 셀들(MC2)을 프로그램한 후에 제1 메모리 셀들(MC1)을 프로그램할 수 있다. 제2 메모리 셀(MC2)을 프로그램할 때 제1 채널막(16A)과 제2 채널막(16B)을 분리시킬 수 있다. 또한, 제2 메모리 셀(MC2)을 프로그램할 때 제1 워드라인들(WL1)에 인가되는 패스 전압을 낮춤으로써, 제1 메모리 셀들(MC1)에 가해지는 스트레스를 감소시킬 수 있다. 따라서, 프로그램 동작에서 유발되는 디스터브를 개선할 수 있다.
한편, 제2 메모리 셀들(MC2) 전체에 대해 디스터브 보상 프로그램 동작을 수행하거나, 제2 메모리 셀들(MC2) 중 일부 제2 메모리 셀들(MC2)에 대해서만 디스터브 보상 프로그램 동작을 수행할 수 있다. 일부 제2 메모리 셀들(MC2)에 대해 디스터브 보상 프로그램 동작을 수행하는 경우, 나머지 제2 메모리 셀들(MC2)에 대해서는 노멀 프로그램 동작을 수행할 수 있다. 디스터브 보상 프로그램 동작이 수행될 일부 제2 메모리 셀들(MC2)은 디스터브 유발 요인을 고려하여 결정될 수 있다.
도 6, 도 7a 및 도 7b는 본 발명의 일 실시예에 따른 반도체 장치의 동작 방법을 설명하기 위한 도면이다. 도 6은 흐름도이고, 도 7a 및 도 7b는 메모리 스트링 및 바이어스 조건을 나타낸다. 도 7a 및 도 7b의 메모리 스트링은 앞서 도 2 또는 도 3을 참조하여 설명한 셀 어레이에 포함될 수 있다.
도 6을 참조하면, 프로그램 동작을 수행할 메모리 셀 또는 페이지가 선택된다(S510). 프로그램 동작을 수행할 논리 페이지에 해당되는 워드라인이 선택될 수 있다. 이어서, 선택된 메모리 셀(sel_MC)에 대해 노멀 프로그램 동작 또는 디스터브 보상 프로그램 동작을 수행한다(S520). 프로그램 방식은 프로그램 동작 시에 유발되는 디스터브를 고려하여 결정될 수 있다. 채널막의 형태, 채널막의 폭, 프로그램 순서, 프로그램 진행 방향 등을 고려하여, 노멀 프로그램 동작 또는 디스터브 보상 프로그램 동작을 선택할 수 있다.
프로그램 동작시 유발되는 디스터브로서, 프로그램 디스터브가 있다. 적층된 워드라인들에 대해 차례로 프로그램 동작을 수행하는 경우, 프로그램 초반에는 메모리 스트링 내에 프로그램 상태를 갖는 메모리 셀(MC)의 개수가 적기 때문에 프로그램 금지된 메모리 스트링의 채널 영역이 충분히 부스팅될 수 있다. 그러나, 프로그램이 진행될 수록 메모리 스트링 내에 프로그램 상태를 갖는 메모리 셀(MC)의 개수가 많아지기 때문에, 채널 영역의 부스팅이 감소될 수 있다. 이러한 현상을 프로그램 디스터브라 한다. 프로그램 순서가 늦은 메모리 셀(MC)이 프로그램 순서가 빠른 메모리 셀(MC)에 비해 프로그램 디스터브에 의해 열화될 확률이 높다. 즉, 프로그램 순서상 마지막 페이지에 포함된 메모리 셀(MC)이 프로그램 디스터브에 가장 취약하다.
프로그램 동작 시 유발되는 디스터브로서, 패스 디스터브가 있다. 프로그램 동작 시, 비선택된 워드라인들(WL)에는 패스 전압(Vpass)이 인가된다. 또한, 프로그램 동작이 반복적으로 수행됨에 따라, 워드라인들(WL)에 패스 전압(Vpass)이 반복적으로 인가될 수 있다. 따라서, 패스 전압(Vpass)이 반복적으로 인가됨에 따라 메모리 셀들(MC)이 스트레스를 받을 수 있다. 이러한 현상을 패스 디스터브라 한다. 그런데, 앞서 도 4a 및 도 4b를 참조하여 설명한 바와 같이, 채널 구조(CH)가 테이퍼 형태의 단면을 갖는 경우, 상대적으로 좁은 폭의 채널막을 포함하는 메모리 셀(MC)이 존재하게 된다. 좁은 폭의 채널막을 포함하는 메모리 셀(MC)은 큰 폭의 채널막을 포함하는 메모리 셀(MC)과 비교할 때, 동일한 횟수의 패스 전압(Vpass)이 인가되더라도 패스 디스터브가 더 크다. 즉, 채널막의 폭이 좁은 메모리 셀(MC)이 패스 디스터브에 가장 취약하다.
또한, 프로그램 진행 방향이 디스터브에 영향을 줄 수 있다. 소스 사이드에서 드레인 사이드로 프로그램을 진행하는 경우, 제2 채널막(16A)을 포함하는 제2 메모리 셀들(MC2)이 제1 채널막(16B)을 포함하는 제1 메모리 셀들(MC1)에 비해 프로그램 순서가 늦다. 따라서, 제2 메모리 셀들(MC2)이 프로그램 디스터브에 취약할 수 있다. 드레인 사이드에서 소스 사이드로 프로그램을 진행하는 경우, 제1 채널막(16A)을 포함하는 제1 메모리 셀들(MC1)이 제2 채널막(16B)을 포함하는 제2 메모리 셀들(MC2)에 비해 프로그램 순서가 늦다. 또한, 제1 채널막(16A)을 포함하는 제1 메모리 셀들(MC1) 중 프로스램 순서가 늦은 메모리 셀들의 채널 폭이 좁기 때문에, 패스 디스터브에 취약할 수 있다.
따라서, 소스 사이드에서 드레인 사이드로 프로그램을 진행하는 경우, 프로그램 디스터브를 개선하도록 디스터브 보상 프로그램 동작을 수행할 수 있다. 드레인 사이드에서 소스 사이드로 프로그램을 진행하는 경우, 패스 디스터브를 개선하도록 디스터브 보상 프로그램 동작을 수행할 수 있다.
도 7a는 노멀 프로그램 동작을 나타낸다. 도 7a를 참조하면, 소스 선택 트랜지스터(SST)를 턴 오프시켜 메모리 스트링과 소스 라인(SL)을 분리시킨다. 선택된 드레인 선택 트랜지스터(DST)를 턴 온시키고 비선택된 드레인 선택 트랜지스터(DST)를 턴 오프시킨다. 선택된 워드라인(sel_WL)에 프로그램 전압(Vpgm)을 인가하고, 비선택된 워드라인들(WL) 및 스위칭 워드라인(SW_WL)에 패스 전압(Vpass)을 인가한다. 패스 전압(Vpass)은 프로그램 전압(Vpgm)에 비해 낮은 레벨을 가질 수 있다. 이러한 방법에 따르면, 스위칭 메모리 셀(SW_MC)이 턴 온되므로, 스위칭 메모리 셀(SW_MC)을 기준으로 일측의 채널 영역과 타측의 채널 영역이 서로 연결된다. 즉, 제1 채널막(16A)과 제2 채널막(16B)이 전기적으로 연결되고, 채널 구조(CH) 내에 하나의 채널 영역(CHR)이 형성된다.
도 7b는 디스터브 보상 프로그램 동작을 나타낸다. 도 7b를 참조하면, 소스 선택 트랜지스터(SST)를 턴 오프시켜 메모리 스트링과 소스 라인(SL)을 분리시킨다. 선택된 드레인 선택 트랜지스터(DST)를 턴 온시키고 비선택된 드레인 선택 트랜지스터(DST)를 턴 오프시킨다. 선택된 워드라인(sel_WL)에 프로그램 전압(Vpgm)을 인가하고, 비선택된 워드라인들(WL)에 패스 전압(Vpass, Vpass1, Vpass2)을 인가한다. 패스 전압(Vpass, Vpass1, Vpass2)은 프로그램 전압(Vpgm)에 비해 낮은 레벨을 가질 수 있다. 스위칭 워드라인(SW_WL)에 분리 전압(Vsp)을 인가하여 스위칭 메모리 셀(SW_MC)을 턴 오프 시킨다. 분리 전압(Vsp)은 접지 레벨을 갖거나 음의 레벨을 가질 수 있다. 이를 통해, 스위칭 메모리 셀(SW_MC)을 기준으로 일측의 채널 영역과 타측의 채널 영역이 서로 분리된다. 제1 채널막(16A) 내에 형성된 제1 채널 영역(CHR1)과 제2 채널막(16B) 내에 형성된 제2 채널 영역(CHR2)이 전기적으로 분리된다. 따라서, 제2 채널 영역(CHR2)의 부스팅 레벨을 증가시킬 수 있고, 프로그램 디스터브를 개선할 수 있다.
실시예로서, 스위칭 메모리 셀(SW_MC)과 이웃한 메모리 셀들(MC)에 인가되는 패스 전압(Vpass1, Vpass2)과 이웃하지 않은 메모리 셀들(MC)에 인가되는 패스 전압(Vpass)이 상이한 레벨을 가질 수 있다. 스위칭 메모리 셀(SW_MC)과 이웃한 제1 이웃 메모리 셀(MC)에 제1 패스 전압(Vpass1)이 인가될 수 있고, 제1 이웃 메모리 셀(MC)과 이웃한 제2 이웃 메모리 셀(MC)에 제2 패스 전압(Vpass2)이 인가될 수 있다. 제2 패스 전압(Vpass2)은 제1 패스 전압(Vpass1)에 비해 높은 레벨을 가질 수 있고, 패스 전압(Vpass)에 비해 낮은 레벨을 가질 수 있다(Vpass1<Vpass2<Vpass). 이를 통해, 스위칭 메모리 셀(SW_MC)과 메모리 셀들(MC)의 사이에서 채널 전압이 급격하게 증가하는 것을 방지할 수 있다.
도 8a 및 도 8b는 본 발명의 일 실시예에 따른 반도체 장치의 동작 방법을 설명하기 위한 도면이다. 도 8a는 흐름도이고, 도 8b는 동작 순서 및 조건을 나타낸 테이블이다.
실시예로서, 반도체 장치는 제1 내지 제i 워드라인들(WL1~WLi) 및 제1 스위칭 워드라인(SW_WL1)를 포함하는 제1 적층물 및 제i+1 내지 제n 워드라인들(WLi+1~WLn) 및 제2 스위칭 워드라인(SW_WL2)을 포함하는 제2 적층물을 포함할 수 있다. 제1 적층물은 도 4b를 참조하여 설명한 제1 채널막(16A)을 포함할 수 있고, 제2 적층물은 도 4b를 참조하여 설명한 제2 채널막(16B)을 포함할 수 있다. 제1 내지 제i 메모리 셀들이 제1 채널막(16A)을 따라 적층될 수 있고, 제i+1 내지 제n 메모리 셀들이 제2 채널막(16B)을 따라 적층될 수 있다. 제1 메모리 셀이 제i 메모리 셀에 비해 좁은 폭의 채널막을 포함할 수 있고, 제i+1 메모리 셀이 제n 메모리 셀에 비해 좁은 폭의 채널막을 포함할 수 있다. 제i+1 메모리 셀이 제i 메모리 셀에 비해 좁은 폭의 채널막을 포함할 수 있다. 프로그램 동작은 소스 사이드(S)에서 드레인 사이드(D)로 진행될 수 있다. 이하에서는, 제1 워드라인(WL1)부터 제n 워드라인(WLn)까지 차례로 프로그램 동작을 수행하는 경우에 대해 설명하도록 한다.
도 8a 및 도 8b를 참조하면, 프로그램 동작을 수행할 메모리 셀 또는 페이지가 선택된다(S710). 이어서, 선택된 메모리 셀 또는 선택된 페이지의 프로그램 순서와 제1 기준 값을 비교한다(S720). 프로그램 순서가 제1 기준 값 이상이면, 제1 디스터브 보상 프로그램 동작을 수행한다(S730). 프로그램 순서가 제1 기준 값보다 작으면, 노멀 프로그램 동작을 수행한다(S740). 이어서, 마지막 페이지까지 프로그램 동작이 수행되었는지 확인한다(S750). 마지막 페이지면 프로그램 동작이 종료된다. 마지막 페이지가 아니면, 프로그램할 다음 메모리 셀 또는 페이지가 선택된다(S710).
제1 기준 값은 상대적으로 프로그램 순서가 늦은 메모리 셀의 프로그램 디스터브를 개선하기 위한 기준 값일 수 있다. 제1 기준 값은 제1 내지 제n 워드라인들(WL1~WLn) 중 상대적으로 프로그램 순서가 늦은 워드라인의 순번에 해당될 수 있다. 제1 내지 제n 워드라인들(WL1~WLn) 중 스위치 워드라인(SW_WL1, SW_WL2)의 주변에 위치된 워드라인을 제1 기준 값으로 설정할 수 있다. 실시예로서, 제1 내지 제n 워드라인들의 프로그램 진행률이 50 내지 100%인 범위에 속한 워드라인을 제1 기준 값으로 설정할 수 있다. 실시예로서, 제1 내지 제n 워드라인들을 복수 개의 그룹들로 그룹핑하고, 제n 워드라인이 속한 그룹에서 첫번째로 프로그램되는 워드라인을 제1 기준 값으로 설정할 수 있다. 실시예로서, 스위칭 워드라인(SW_WL1, SW_WL2)을 기준으로 주변 워드라인들에 바이어스를 차등적으로 인가하여 완만한 기울기의 채널 전압 슬로프를 형성하고, 채널 전압 슬로프를 분석하여 BTBT 발생에 의한 부스팅 열화가 최소화되는 지점의 워드라인을 제1 기준 값으로 설정할 수 있다.
이하에서는, 제2 채널막(16B)에 대응하는 제i+1 내지 제n 워드라인들(WLi+1~WLn) 중 제k+1 워드라인이 제1 기준 값에 해당하는 경우에 대해 살펴보도록 한다. 여기서, k는 2 이상의 정수일 수 있고, i보다 큰 값을 가질 수 있고, n보다 작은 값을 가질 수 있다.
먼저, 제1 워드라인(WL1)부터 제k 워드라인(WLk)까지 차례로 노멀 프로그램 동작이 수행될 수 있다. 선택된 비트라인에 접지 레벨의 바이어스를 인가하고, 비선택된 비트라인에 전원 전압(VDD)을 인가한다. 선택된 메모리 스트링의 드레인 선택 트랜지스터를 턴 온시키고, 프로그램 금지된 메모리 스트링의 드레인 선택 트래지스터를 턴 온시킨다. 소스 라인을 비활성화시켜 소스 선택 트랜지스터들을 턴 오프시킨다. 제1 워드라인(WL1)이 선택되면, 선택된 제1 워드라인(WL1)에 프로그램 전압(Vpgm)을 인가하고, 비선택된 제2 내지 제n 워드라인들(WL2~WLn) 및 스위칭 워드라인들(SW_WL1, SW_WL2)에 패스 전압(Vpass)을 인가한다. 마찬가지로, 제2 내지 제k 워드라인들(WL2~WLk)에 대해 노멀 프로그램 동작을 수행한다.
이어서, 제k+1 워드라인(WLk+1)부터 제n 워드라인(WLn)까지 차례로 제1 디스터브 보상 프로그램 동작이 수행될 수 있다. 선택된 비트라인에 접지 레벨의 바이어스를 인가하고, 비선택된 비트라인에 전원 전압(VDD)을 인가한다. 소스 라인을 비활성화시켜 소스 선택 트랜지스터들을 턴 오프시킨다. 제k+1 워드라인(WLk+1)이 선택되면, 선택된 제k+1 워드라인(WLk+1)에 프로그램 전압(Vpgm)을 인가하고, 스위칭 워드라인들(SW_WL1, SW_WL2)에 분리 전압(Vsp)을 인가한다. 비선택된 워드라인들(WL1~WLk, WLk+2~WLn)에 패스 전압(Vpass, Vpass1, Vpass2)을 인가한다. 스위칭 워드라인들(SW_WL1, SW_WL2)과 이웃한 제i 및 제i+1 워드라인들(WLi, WLi+1)에 제1 패스 전압(Vpass1)을 인가할 수 있고, 제i-1 및 제i+2 워드라인들(WLi-1, WLi+2)에 제2 패스 전압(Vpass2)을 인가할 수 있고, 나머지 워드라인들(WL1~WLi-2, WLk, WLk+2~WLn)에 패스 전압(Vpass)을 인가할 수 있다. 마찬가지로, 제k+2 내지 제n 워드라인들(WLk+2~WLn)에 대해 제1 디스터브 보상 프로그램 동작을 수행한다.
전술한 바와 같은 동작 방법에 따르면, 제1 디스터브 보상 프로그램 동작을 수행할 때 스위칭 메모리 셀들이 턴 오프된다. 따라서, 제1 내지 제i 메모리 셀들의 채널 영역과 제i+1 내지 제n 메모리 셀들의 채널 영역이 전기적으로 분리된다. 따라서, 제k+1 워드라인(WLk+1)에 인가된 프로그램 전압(Vpgm)에 의해 제i+1 내지 제n 메모리 셀들의 채널 영역이 충분히 부스팅될 수 있다. 이를 통해, 프로그램 디스터브를 개선할 수 있다.
또한, 제i 및 제i+1 워드라인(WLi, WLi+1)에 제1 패스 전압(Vpass1)을 인가하고, 제i-1 및 제i+2 워드라인(WLi-1, WLi+2)에 제2 패스 전압(Vpass2)을 인가한다. 따라서, 스위칭 워드라인들(SW_WL1, SW_WL2) 주변에서 채널 전압이 완만하게 증가하도록 조절할 수 있다. 이를 통해, 스위칭 워드라인(SW_WL1, SW_WL2)의 주변에서 BTBT(Band to Band Tunneling)에 의해 메모리 셀들이 열화되는 것을 방지할 수 있다.
도 9a 내지 도 9c는 본 발명의 일 실시예에 따른 반도체 장치의 동작 방법을 설명하기 위한 도면이다. 도 9a는 흐름도이고, 도 9b 및 도 9c는 동작 조건을 나타낸 테이블이다.
실시예로서, 반도체 장치는 제1 내지 제i 워드라인들(WL1~WLi) 및 제1 스위칭 워드라인(SW_WL1)를 포함하는 제1 적층물 및 제i+1 내지 제n 워드라인들(WLi+1~WLn) 및 제2 스위칭 워드라인(SW_WL2)을 포함하는 제2 적층물을 포함할 수 있다. 제1 적층물은 도 4b를 참조하여 설명한 제1 채널막(16A)을 포함할 수 있고, 제2 적층물은 도 4b를 참조하여 설명한 제2 채널막(16B)을 포함할 수 있다. 제1 내지 제i 메모리 셀들이 제1 채널막(16A)을 따라 적층될 수 있고, 제i+1 내지 제n 메모리 셀들이 제2 채널막(16B)을 따라 적층될 수 있다. 제1 메모리 셀이 제i 메모리 셀에 비해 좁은 폭의 채널막을 포함할 수 있고, 제i+1 메모리 셀이 제n 메모리 셀에 비해 좁은 폭의 채널막을 포함할 수 있다. 제i+1 메모리 셀이 제i 메모리 셀에 비해 좁은 폭의 채널막을 포함할 수 있다. 프로그램 동작은 드레인 사이드(D)에서 소스 사이드(S)로 진행될 수 있다. 이하에서는, 제n 워드라인(WLn)부터 제1 워드라인(WL1)까지 차례로 프로그램 동작을 수행하는 경우에 대해 설명하도록 한다.
도 9a 내지 도 9c를 참조하면, 프로그램 동작을 수행할 메모리 셀 또는 페이지가 선택된다(S810). 이어서, 선택된 메모리 셀 또는 선택된 페이지의 프로그램 순서와 제2 기준 값을 비교한다(S820). 프로그램 순서가 제2 기준 값 이하이면, 제2 디스터브 보상 프로그램 동작을 수행한다(S830). 프로그램 순서가 제2 기준 값보다 크면, 노멀 프로그램 동작을 수행한다(S840). 이어서, 마지막 페이지까지 프로그램 동작이 수행되었는지 확인한다(S850). 마지막 페이지가 아니라면, 프로그램할 다음 메모리 셀 또는 페이지가 선택된다(S810).
제2 기준 값은 채널막의 폭이 좁고 프로그램 순서가 늦은 메모리 셀들의 패스 디스터브를 보상하기 위한 기준 값일 수 있다. 제2 기준 값은 제1 내지 제n 워드라인들(WL1~WLn) 중 상대적으로 프로그램 순서가 빠른 워드라인의 순번에 해당될 수 있다. 제1 내지 제n 워드라인들(WL1~WLn) 중 스위치 워드라인(SW_WL1, SW_WL2)의 주변에 위치된 워드라인을 제2 기준 값으로 설정할 수 있다. 실시예로서, 제1 내지 제n 워드라인들의 프로그램 진행률이 0 내지 50%인 범위에 속한 워드라인을 제2 기준 값으로 설정할 수 있다. 실시예로서, 제1 내지 제n 워드라인들을 복수 개의 그룹들로 그룹핑하고, 제1 워드라인이 속한 그룹에서 마지막으로 프로그램되는 워드라인을 제2 기준 값으로 설정할 수 있다. 실시예로서, 스위칭 워드라인(SW_WL1, SW_WL2)을 기준으로 주변 워드라인들에 바이어스를 차등적으로 인가하여 완만한 기울기의 채널 전압 슬로프를 형성하고, 채널 전압 슬로프를 분석하여 패스 디스터브가 최소화되는 지점의 워드라인을 제2 기준 값으로 설정할 수 있다.
이하에서는, 제2 채널막(16B)에 대응하는 제n 내지 제i+1 워드라인들(WLn~WL1) 중 제k+1 워드라인(WLk+1)이 제2 기준 값에 해당하는 경우에 대해 살펴보도록 한다.
먼저, 제n 워드라인(WLn)부터 제k+1 워드라인(WLk+1)까지 차례로 제2 디스터브 보상 프로그램 동작이 수행될 수 있다. 선택된 비트라인에 접지 레벨의 바이어스를 인가하고, 비선택된 비트라인에 전원 전압(VDD)을 인가한다. 선택된 메모리 스트링의 드레인 선택 트랜지스터를 턴 온시키고, 프로그램 금지된 메모리 스트링의 드레인 선택 트랜지스터를 턴 오프시킨다. 소스 라인을 비활성화시켜 소스 선택 트랜지스터들을 턴 오프시킨다.
제n 워드라인(WLn)이 선택되면, 선택된 제n 워드라인(WLn)에 프로그램 전압(Vpgm)을 인가하고, 스위칭 워드라인들(SW_WL1, SW_WL2)에 분리 전압(Vsp)을 인가한다. 비선택된 워드라인들(WLn-1~WL1)에 패스 전압(Vpass1, Vpass2, Vpass3, Vpass)을 인가한다. 이때, 비선택된 워드라인들(WLn-1~WL1)의 위치에 따라 상이한 레벨의 패스 전압(Vpass1, Vpass2, Vpass3, Vpass)을 인가할 수 있다.
도 9b를 참조하면, 스위칭 워드라인들(SW_WL1, SW_WL2)과 이웃한 제i 및 제i+1 워드라인(WLi, WLi+1)에 제1 패스 전압(Vpass1)을 인가할 수 있고, 제i-1 및 제i+2 워드라인(WLi-1, WLi+2)에 제2 패스 전압(Vpass2)을 인가할 수 있다. 또한, 상대적으로 프로그램 순서가 늦은 워드라인들에 제3 패스 전압(Vpass3)을 인가할 수 있다. 제1 채널막(16A)에 대응하는 워드라인들(WL1~WLi-2)에 제3 패스 전압(Vpass3)을 인가할 수 있다. 제3 패스 전압(Vpass3)은 제2 패스 전압(Vpass2)에 비해 높은 레벨을 가질 수 있고, 패스 전압(Vpass)에 비해 낮은 레벨을 가질 수 있다(Vpass1<Vpass2<Vpass3<Vpass).
도 9c를 참조하면, 스위칭 워드라인들(SW_WL1, SW_WL2)과 이웃한 제i+1 워드라인(WLi+1)에 제1 패스 전압(Vpass1)을 인가할 수 있고, 제i+2 워드라인(WLi+2)에 제2 패스 전압(Vpass2)을 인가할 수 있다. 또한, 상대적으로 프로그램 순서가 늦은 워드라인들에 제3 패스 전압(Vpass3)을 인가할 수 있다. 제1 채널막(16A)에 대응하는 워드라인들(WL1~WLi)에 제3 패스 전압(Vpass3)을 인가할 수 있다. 제3 패스 전압(Vpass3)은 접지 레벨을 가질 수 있다.
마찬가지로, 제n-1 내지 제k+1 워드라인들(WLn-1~WLk+1)에 대해 제2 디스터브 보상 프로그램 동작을 수행한다.
이어서, 제k 워드라인(WLk)부터 제1 워드라인(WL1)까지 차례로 노멀 프로그램 동작이 수행될 수 있다. 제k 워드라인(WLk)이 선택되면, 선택된 제k 워드라인(WLk)에 프로그램 전압(Vpgm)을 인가하고, 비선택된 제n 내지 제k+1 워드라인들(WL2~WLn), 스위칭 워드라인들(SW_WL1, SW_WL2) 및 비선택된 제k-1 내지 제1 워드라인들(WLk-1~WL1)에 패스 전압(Vpass)을 인가한다. 마찬가지로, 제k-1 내지 제1 워드라인들(WLk-1~WL1)에 대해 노멀 프로그램 동작을 수행한다.
전술한 바와 같은 동작 방법에 따르면, 제2 디스터브 보상 프로그램 동작을 수행할 때 스위칭 메모리 셀들이 턴 오프된다. 따라서, 제1 내지 제i 메모리 셀들의 채널 영역과 제i+1 내지 제n 메모리 셀들의 채널 영역이 전기적으로 분리된다. 또한, 제1 내지 제i 워드라인들(WL1~WLi)에 패스 전압(Vpass)에 비해 낮은 레벨을 갖는 제3 패스 전압(Vpass3)을 인가하므로, 제1 내지 제i 메모리 셀들의 패스 디스터브를 개선할 수 있다.
도 10, 도 11a 및 도 11b는 본 발명의 일 실시예에 따른 반도체 장치의 동작 방법을 설명하기 위한 도면이다. 도 10은 회로도이고, 도 11a 및 도 11b는 채널 영역의 부스팅 레벨을 나타낸 도면이다. x축은 채널 구조(CH) 내의 위치를 나타내고, y축은 채널 전압을 나타낸다. 이하, 앞서 설명된 내용과 중복된 내용은 생략하여 설명하도록 한다.
도 10을 참조하면, 프로그램 동작이 수행될 제1 메모리 스트링(MS1)이 선택된다. 프로그램 금지된 제2 메모리 스트링(MS2)은 선택된 제1 메모리 스트링(MS1)과 제2 비트라인(BL)을 공유한다. 제1 메모리 스트링(MS1)과 제2 메모리 스트링(MS2)은 소스 선택 라인(SSL)을 공유한다. 이하, 제1 내지 제n 워드라인들(WL1~WLn)에 대해 차례로 제1 디스터브 보상 프로그램 동작을 수행하는 경우에 대해 설명하도록 한다.
도 11a는 선택된 제1 메모리 스트링(MS1)에 관한 것으로, 제n 워드라인(WLn)에 프로그램 전압(Vpgm)이 인가되는 경우를 나타낸다. 스위칭 워드라인(SW_WL1, SW_WL2)에 분리 전압(Vsp)을 인가하여 스위칭 메모리 셀들을 턴 오프시킨다. 그에 따라, 소스 선택 라인(SSL)과 제1 스위칭 워드라인(SW_WL1) 사이의 제1 채널 영역(CHR1)과 드레인 선택 라인(DSL)과 제2 스위칭 워드라인(SW_WL2) 사이의 제2 채널 영역(CHR2)이 전기적으로 분리된다.
소스 선택 트랜지스터 및 스위칭 메모리 셀들이 턴 오프되므로, 제1 채널 영역(CHR1)이 플로팅된다. 또한, 제1 내지 제i 워드라인들(WL1~WLi) 및 소스 사이드 더미 워드라인(S_DWL)에 인가된 패스 전압(Vpass, Vpass2, Vpass1)에 의해 제1 채널 영역(CHR1)이 부스팅된다. 부스팅된 제1 채널 영역(CHR1)은 제1 레벨(LV1)의 채널 전압을 가질 수 있다. 또한, 스위칭 워드라인(SW_WL1, SW_WL2)과 인접할수록 낮은 레벨을 갖는 패스 전압(Vpass>Vpass2>Vpass1)을 인가함으로써, 제1 및 제2 스위칭 워드라인들(SW_WL1, SW_WL2)의 주변에서 채널 전압이 완만한 기울기로 증가하게 된다.
선택된 제1 드레인 선택 라인(DSL1)에 전원 전압(VDD)이 인가되고, 드레인 선택 트랜지스터가 턴 온된다. 따라서, 제2 채널 영역(CHR2)이 비트라인(BL)에 전기적으로 연결된다. 제2 채널 영역(CHR2)의 채널 전압은 제1 레벨(LV1)보다 낮은 제2 레벨(LV2)을 가질 수 있다. 비트라인(BL)이 접지 레벨을 가질 수 있고, 제2 레벨(LV2)은 접지 레벨일 수 있다.
도 11b는 프로그램 금지된 제2 메모리 스트링(MS2)에 관한 것으로, 제n 워드라인(WLn)에 프로그램 전압(Vpgm)이 인가되는 경우를 나타낸다. 제1 및 제2 스위칭 워드라인들(SW_WL1, SW_WL2)에 분리 전압(Vsp)이 인가되고, 스위칭 메모리 셀들이 턴 오프된다. 따라서, 제1 채널 영역(CHR1)과 제2 채널 영역(CHR2)이 전기적으로 분리된다.
소스 선택 트랜지스터 및 스위칭 메모리 셀들이 턴 오프되므로, 제1 채널 영역(CHR1)이 플로팅된다. 또한, 제1 내지 제i 워드라인들(WL1~WLi) 및 소스 사이드 더미 워드라인(S_DWL)에 인가된 패스 전압(Vpass, Vpass2, Vpass1)에 의해 제1 채널 영역(CHR1)이 제1 레벨(LV1)로 부스팅될 수 있다.
비선택된 제2 드레인 선택 라인(DSL2)에 접지 전압이 인가되고, 드레인 선택 트랜지스터가 턴 오프된다. 따라서, 제2 채널 영역(CHR2)이 플로팅된다. 또한, 제i+1 내지 제n-1 워드라인들(WLi+1~WLn-1)에 인가된 패스 전압들(Vpass1, Vpass2, Vpass) 및 제n 워드라인(WLn)에 인가된 프로그램 전압(Vpgm)에 의해 제2 채널 영역(CHR2)이 부스팅된다. 프로그램 전압(Vpgm)에 의한 부스팅이 제2 채널 영역(CHR2)에 집중되므로, 제2 채널 영역(CHR2)은 제1 채널 영역(CHR1)보다 높은 레벨로 부스팅될 수 있다. 제i+1 내지 제n-1 워드라인들(WLi+1~WLn-1)에 대응되는 부분에서 제2 채널 영역(CHR2)은 제3 레벨(LV3)을 가질 수 있다. 또한, 상대적으로 높은 레벨을 갖는 프로그램 전압(Vpgm)이 인가된 제n 워드라인(WLn)에 대응되는 부분에서 제2 채널 영역(CHR2)은 제3 레벨(LV3)보다 높은 제4 레벨(LV4)을 가질 수 있다. 따라서, 프로그램 순서가 늦더라도, 비선택된 제2 메모리 스트링(MS2)의 제2 채널 영역(CHR2)을 충분히 부스팅할 수 있고, 프로그램 디스터브를 개선할 수 있다.
도 10, 도 12a 및 도 12b는 본 발명의 일 실시예에 따른 반도체 장치의 동작 방법을 설명하기 위한 도면이다. 도 10은 회로도이고, 도 12a 및 도 12b는 채널 영역의 부스팅 레벨을 나타낸 도면이다. 이하, 앞서 설명된 내용과 중복된 내용은 생략하여 설명하도록 한다.
도 10을 참조하면, 프로그램 동작이 수행될 제1 메모리 스트링(MS1)이 선택된다. 프로그램 금지된 제2 메모리 스트링(MS2)은 선택된 제1 메모리 스트링(MS1)과 제2 비트라인(BL)을 공유한다. 제1 메모리 스트링(MS1)과 제2 메모리 스트링(MS2)은 소스 선택 라인(SSL)을 공유한다. 이하, 제n 내지 제1 워드라인들(WLn~WL1)에 대해 차례로 제2 디스터브 보상 프로그램 동작을 수행하는 경우에 대해 설명하도록 한다.
도 12a는 선택된 제1 메모리 스트링(MS1)에 관한 것으로, 제n 워드라인(WLn)에 프로그램 전압(Vpgm)이 인가되는 경우를 나타낸다. 제1 및 제2 스위칭 워드라인들(SW_WL1, SW_WL2)에 분리 전압(Vsp)이 인가되고, 스위칭 메모리 셀들이 턴 오프된다. 따라서, 제1 채널 영역(CHR1)과 제2 채널 영역(CHR2)이 전기적으로 분리된다.
소스 선택 트랜지스터 및 스위칭 메모리 셀들이 턴 오프되므로, 제1 채널 영역(CHR1)이 플로팅된다. 또한, 패스 전압(Vpass, Vpass3, Vpass2, Vpass1)에 의해 제1 채널 영역(CHR1)이 부스팅된다. 여기서, 제3 패스 전압(Vpass3)은 패스 전압(Vpass)에 비해 낮은 레벨을 가질 수 있다. 따라서, 제1 채널 영역(CHR1)은 제1 레벨(LV1)보다 낮은 제5 레벨(LV5)로 부스팅될 수 있다. 이를 통해, 제1 내지 제i 메모리 셀들의 패스 디스터브를 개선할 수 있다. 실시예로서, 제2 패스 전압(Vpass2)는 제1 패스 전압(Vpass1)에 비해 높고 제3 패스 전압(Vpass3)에 비해 낮은 레벨을 가질 수 있다(Vpass1<Vpass2<Vpass3). 실시예로서, 제1 내지 제3 패스 전압들(Vpass1~Vpass3)이 패스 전압(Vpass)에 비해 낮은 레벨을 갖고, 접지 레벨을 가질 수 있다.
선택된 제1 드레인 선택 라인(DSL1)에 전원 전압(VDD)이 인가되고, 드레인 선택 트랜지스터가 턴 온된다. 따라서, 제2 채널 영역(CHR2)이 비트라인(BL)에 전기적으로 연결된다. 제2 채널 영역(CHR2)의 채널 전압은 제1 레벨(LV1)보다 낮은 제2 레벨(LV2)을 가질 수 있다. 비트라인(BL)이 접지 레벨을 가질 수 있고, 제2 레벨(LV2)은 접지 레벨일 수 있다.
도 12b는 프로그램 금지된 제2 메모리 스트링(MS2)에 관한 것으로, 제n 워드라인(WLn)에 프로그램 전압(Vpgm)이 인가되는 경우를 나타낸다. 제1 및 제2 스위칭 워드라인들(SW_WL1, SW_WL2)에 분리 전압(Vsp)이 인가되고, 스위칭 메모리 셀들이 턴 오프된다. 따라서, 제1 채널 영역(CHR1)과 제2 채널 영역(CHR2)이 전기적으로 분리된다.
소스 선택 트랜지스터 및 스위칭 메모리 셀들이 턴 오프되므로, 제1 채널 영역(CHR1)이 플로팅된다. 또한, 패스 전압(Vpass, Vpass3, Vpass2, Vpass1)에 의해 제1 채널 영역(CHR1)이 부스팅된다. 여기서, 제3 패스 전압(Vpass3)은 패스 전압(Vpass)에 비해 낮은 레벨을 가질 수 있다. 따라서, 제1 채널 영역(CHR1)은 제1 레벨(LV1)보다 낮은 제5 레벨(LV5)로 부스팅될 수 있다. 이를 통해, 제1 내지 제i 메모리 셀들의 패스 디스터브를 개선할 수 있다. 실시예로서, 제2 패스 전압(Vpass2)는 제1 패스 전압(Vpass1)에 비해 높고 제3 패스 전압(Vpass3)에 비해 낮은 레벨을 가질 수 있다(Vpass1<Vpass2<Vpass3). 실시예로서, 제1 내지 제3 패스 전압들(Vpass1~Vpass3)이 패스 전압(Vpass)에 비해 낮은 레벨을 갖고, 접지 레벨을 가질 수 있다.
비선택된 제2 드레인 선택 라인(DSL2)에 접지 전압이 인가되고, 드레인 선택 트랜지스터가 턴 오프된다. 따라서, 제2 채널 영역(CHR2)이 플로팅된다. 또한, 제i+1 내지 제n-1 워드라인들(WLi+1~WLn-1)에 인가된 패스 전압들(Vpass1, Vpass2, Vpass) 및 제n 워드라인(WLn)에 인가된 프로그램 전압(Vpgm)에 의해 제2 채널 영역(CHR2)이 부스팅된다. 프로그램 전압(Vpgm)에 의한 부스팅이 제2 채널 영역(CHR2)에 집중되므로, 제2 채널 영역(CHR2)은 제1 채널 영역(CHR1)보다 높은 레벨로 부스팅될 수 있다. 제i+1 내지 제n-1 워드라인들(WLi+1~WLn-1)에 대응되는 부분에서 제2 채널 영역(CHR2)은 제3 레벨(LV3)을 가질 수 있다. 또한, 상대적으로 높은 레벨을 갖는 프로그램 전압(Vpgm)이 인가된 제n 워드라인(WLn)에 대응되는 부분에서 제2 채널 영역(CHR2)은 제3 레벨(LV3)보다 높은 제4 레벨(LV4)을 가질 수 있다. 따라서, 프로그램 순서가 늦더라도, 비선택된 제2 메모리 스트링(MS2)의 제2 채널 영역(CHR2)을 충분히 부스팅할 수 있고, 프로그램 디스터브를 개선할 수 있다.
도 13은 본 발명의 일 실시예에 따른 메모리 시스템을 설명하기 위한 도면이다.
도 13을 참조하면, 메모리 시스템(memory system; 1000)은, 데이터가 저장되는 메모리 장치(memory device; 1200) 및 메모리 장치(1200)와 호스트(Host; 2000) 사이에서 통신하는 컨트롤러(controller; 1100)를 포함할 수 있다.
호스트(2000)는 메모리 시스템(1000)에 데이터를 저장하거나 메모리 시스템(1000)으로부터 데이터를 회수(retrieve)하는 장치 또는 시스템일 수 있다. 호스트(2000)는 다양한 동작을 위한 요청들(RQ)을 생성하고, 생성된 요청들(RQ)을 메모리 시스템(1000)에게 출력할 수 있다. 요청들(RQ)은 프로그램 동작(program operation)을 위한 프로그램 요청(program request), 리드 동작(read operation)을 위한 리드 요청(read request), 소거 동작(erase operation)을 위한 소거 요청(erase request) 등을 포함할 수 있다. 호스트(2000)는 PCIe(Peripheral Component Interconnect Express), ATA(Advanced Technology Attachment), SATA(Serial ATA), PATA(Parallel ATA), SAS(serial attached SCSI), NVMe(Non-Volatile Memory Express), USB(Universal Serial Bus), MMC(Multi-Media Card), ESDI(Enhanced Small Disk Interface), 또는 IDE(Integrated Drive Electronics) 등과 같은 다양한 인터페이스들을 통해 메모리 시스템(1000)과 통신할 수 있다.
호스트(2000)는 컴퓨터(computer), 휴대용 디지털 장치(portable digital device), 태블릿(tablet), 디지털 카메라(digital camera), 디지털 오디오 플레이어(digital audio player), 텔레비전(television), 무선 통신 장치(wireless communication device) 또는 이동 전화기(cellular phone) 중 적어도 하나를 포함할 수 있으나, 본 발명의 실시예들이 이에 한정되는 것은 아니다.
컨트롤러(1100)는 메모리 시스템(2000)의 동작을 전반적으로 제어할 수 있다. 컨트롤러(1100)는 호스트(2000)의 요청(RQ)에 따라 메모리 장치(1200)를 제어할 수 있다. 컨트롤러(1100)는 호스트(2000)의 요청에 따라 프로그램(program) 동작, 리드(read) 동작 및 소거(erase) 동작 등이 수행될 수 있도록 메모리 장치(1200)를 제어할 수 있다. 또는, 컨트롤러(1100)는 호스트(2000)의 요청이 없더라도 메모리 시스템(1000)의 성능 개선을 위한 백그라운드(background) 동작 등을 수행할 수 있다.
컨트롤러(1100)는 메모리 장치(1200)의 동작을 제어하기 위하여 제어 신호(CTRL) 및 데이터 신호(DQ)를 메모리 장치(1200)로 전송할 수 있다. 제어 신호(CTRL) 및 데이터 신호(DQ)는 서로 다른 입출력 라인들을 통하여 메모리 장치(1200)로 전송될 수 있다. 데이터 신호(DQ)는, 커맨드(CMD), 어드레스(ADD) 또는 데이터(DATA)를 포함할 수 있다. 제어 신호(CTRL)는 데이터 신호(DQ)가 입력되는 구간을 구분하는 데 이용될 수 있다.
메모리 장치(1200)는 컨트롤러(1100)의 제어에 따라 프로그램 동작, 리드 동작 및 소거 동작 등을 수행할 수 있다. 메모리 장치(MD)는 전원 공급이 차단되면 저장된 데이터가 소멸되는 휘발성 메모리 장치, 또는 전원 공급이 차단되더라도 저장된 데이터가 유지되는 비휘발성 메모리 장치로 구현될 수 있다. 실시예로서, 메모리 장치(1200)는 앞서 설명한 반도체 장치(100)일 수 있으며 플래시 메모리 장치(Flash Memory Device) 일 수 있다.
호스트(2000)로부터 프로그램 동작이 요청되면, 컨트롤러(1100)는 앞서 도 1 내지 도 12b를 참조하여 설명한 방식에 의해 프로그램 동작을 수행하도록, 메모리 장치(1200)에 프로그램 동작을 커맨드한다. 이러한 방식에 따르면, 프로그램된 데이터의 신뢰성을 보장할 수 있다
도 14는 본 발명의 일 실시예에 따른 메모리 시스템을 설명하기 위한 도면이다.
도 14를 참조하면, 메모리 시스템(memory system; 30000)은, 이동 전화기(cellular phone), 스마트폰(smart phone), 태블릿(tablet), PC(personal computer), PDA(personal digital assistant) 또는 무선 통신 장치로 구현될 수 있다. 메모리 시스템(30000)은, 메모리 장치(2200)와 메모리 장치(2200)의 동작을 제어할 수 있는 컨트롤러(2100)를 포함할 수 있다.
컨트롤러(2100)는, 프로세서(processor; 3100)의 제어에 따라 메모리 장치(2200)의 데이터 액세스 동작, 예컨대 프로그램(program) 동작, 소거(erase) 동작 또는 리드(read) 동작 등을 제어할 수 있다.
메모리 장치(2200)에 프로그램된 데이터는 컨트롤러(2100)의 제어에 따라 디스플레이(display; 3200)를 통하여 출력될 수 있다.
무선 송수신기(radio transceiver; 3300)는, 안테나(ANT)를 통하여 무선 신호를 주고받을 수 있다. 예컨대, 무선 송수신기(3300)는, 안테나(ANT)를 통하여 수신된 무선 신호를 프로세서(3100)에서 처리(process)될 수 있는 신호로 변경할 수 있다. 따라서, 프로세서(3100)는, 무선 송수신기(3300)로부터 출력된 신호를 처리(process)하고 처리(process)된 신호를 컨트롤러(2100) 또는 디스플레이(3200)로 전송할 수 있다. 컨트롤러(2100)는, 프로세서(3100)에 의하여 처리(process)된 신호를 메모리 장치(2200)에 전송할 수 있다. 또한, 무선 송수신기(3300)는, 프로세서(3100)로부터 출력된 신호를 무선 신호로 변경하고 변경된 무선 신호를 안테나(ANT)를 통하여 외부 장치로 출력할 수 있다. 입력 장치(Input Device; 3400)는, 프로세서(3100)의 동작을 제어하기 위한 제어 신호 또는 프로세서(3100)에 의하여 처리(process)될 데이터를 입력할 수 있는 장치로서, 터치 패드(touch pad)와 컴퓨터 마우스(computer mouse)와 같은 포인팅 장치(pointing device), 키패드(keypad) 또는 키보드로 구현될 수 있다. 프로세서(3100)는, 컨트롤러(2100)로부터 출력된 데이터, 무선 송수신기(3300)로부터 출력된 데이터, 또는 입력 장치(3400)로부터 출력된 데이터가 디스플레이(3200)를 통하여 출력될 수 있도록 디스플레이(3200)의 동작을 제어할 수 있다.
실시예에 따라, 메모리 장치(2200)의 동작을 제어할 수 있는 컨트롤러(2100)는, 프로세서(3100)의 일부로서 구현될 수도 있고, 프로세서(3100)와는 별도의 칩으로 구현될 수 있다.
도 15는 본 발명의 일 실시예에 따른 메모리 시스템을 설명하기 위한 도면이다.
도 15를 참조하면, 메모리 시스템(memory system; 40000)은 PC(personal computer), 태블릿(tablet), 넷-북(net-book), e-리더(e-reader), PDA(personal digital assistant), PMP(portable multimedia player), MP3 플레이어, 또는 MP4 플레이어로 구현될 수 있다.
메모리 시스템(40000)은, 메모리 장치(2200)와 메모리 장치(2200)의 데이터 처리 동작을 제어할 수 있는 컨트롤러(2100)를 포함할 수 있다.
프로세서(processor; 4100)는, 입력 장치(input device; 4200)를 통하여 입력된 데이터에 따라 메모리 장치(2200)에 저장된 데이터를 디스플레이(display; 4300)를 통하여 출력할 수 있다. 예컨대, 입력 장치(4200)는, 터치 패드 또는 컴퓨터 마우스와 같은 포인팅 장치, 키패드, 또는 키보드로 구현될 수 있다.
프로세서(4100)는, 메모리 시스템(40000)의 전반적인 동작을 제어할 수 있고 컨트롤러(2100)의 동작을 제어할 수 있다. 실시예에 따라, 메모리 장치(2200)의 동작을 제어할 수 있는 컨트롤러(2100)는, 프로세서(4100)의 일부로서 구현되거나, 프로세서(4100)와는 별도의 칩으로 구현될 수 있다.
도 16은 본 발명의 일 실시예에 따른 메모리 시스템을 설명하기 위한 도면이다.
도 16을 참조하면, 메모리 시스템(50000)은, 이미지 처리 장치, 예컨대 디지털 카메라, 디지털 카메라가 부착된 이동 전화기, 디지털 카메라가 부착된 스마트 폰, 또는 디지털 카메라가 부착된 태블릿으로 구현될 수 있다.
메모리 시스템(50000)은, 메모리 장치(2200)와 메모리 장치(2200)의 데이터 처리 동작, 예컨대 프로그램 동작, 소거 동작 또는 리드 동작을 제어할 수 있는 컨트롤러(2100)를 포함한다.
메모리 시스템(50000)의 이미지 센서(image sensor; 5200)는, 광학 이미지를 디지털 신호들로 변환할 수 있고, 변환된 디지털 신호들은 프로세서(processor; 5100) 또는 컨트롤러(2100)로 전송될 수 있다. 프로세서(5100)의 제어에 따라, 상기 변환된 디지털 신호들은 디스플레이(display; 5300)를 통하여 출력되거나 컨트롤러(2100)를 통하여 메모리 장치(2200)에 저장될 수 있다. 또한, 메모리 장치(2200)에 저장된 데이터는, 프로세서(5100) 또는 컨트롤러(2100)의 제어에 따라 디스플레이(5300)를 통하여 출력될 수 있다.
실시예에 따라, 메모리 장치(2200)의 동작을 제어할 수 있는 컨트롤러(2100)는, 프로세서(5100)의 일부로서 구현되거나 프로세서(5100)와는 별개의 칩으로 구현될 수 있다.
도 17은 본 발명의 일 실시예에 따른 메모리 시스템을 설명하기 위한 도면이다.
도 17을 참조하면, 메모리 시스템(memory system; 70000)은, 메모리 카드(memory card) 또는 스마트 카드(smart card)로 구현될 수 있다. 메모리 시스템(70000)은 메모리 장치(2200), 컨트롤러(2100) 및 카드 인터페이스(card interface; 7100)를 포함할 수 있다.
컨트롤러(2100)는, 메모리 장치(2200)와 카드 인터페이스(7100) 사이에서 데이터의 교환을 제어할 수 있다. 실시예에 따라, 카드 인터페이스(7100)는, SD(secure digital) 카드 인터페이스 또는 MMC(multi-media card) 인터페이스일 수 있으나 이에 한정되는 것은 아니다.
카드 인터페이스(7100)는, 호스트(HOST; 60000)의 프로토콜에 따라 호스트(60000)와 컨트롤러(2100) 사이에서 데이터 교환을 인터페이스할 수 있다. 실시예에 따라, 카드 인터페이스(7100)는, USB(Universal Serial Bus) 프로토콜, IC(InterChip)-USB 프로토콜을 지원할 수 있다. 여기서, 카드 인터페이스(7100)는, 호스트(60000)가 이용하는 프로토콜을 지원할 수 있는 하드웨어, 상기 하드웨어에 탑재된 소프트웨어 또는 신호 전송 방식을 의미할 수 있다.
메모리 시스템(70000)이 PC, 태블릿, 디지털 카메라, 디지털 오디오 플레이어, 이동 전화기, 콘솔 비디오 게임 하드웨어, 또는 디지털 셋-탑 박스와 같은 호스트(60000)의 호스트 인터페이스(6200)와 접속될 때, 호스트 인터페이스(6200)는 마이크로프로세서(microprocessor; 6100)의 제어에 따라 카드 인터페이스(7100)와 컨트롤러(2100)를 통하여 메모리 장치(2200)와 데이터 통신을 수행할 수 있다.
11: 제1 도전막 12: 제1 절연막
13: 제2 도전막 14: 제2 절연막
15A: 제1 메모리막 15B: 제2 메모리막
16A: 제1 채널막 16B: 제2 채널막
17A: 제1 갭필막 17B: 제2 갭필막
18: 패드

Claims (20)

  1. 소스 라인과 비트 라인의 사이에 연결된 메모리 스트링을 포함하는 반도체 장치의 동작 방법에 있어서,
    상기 메모리 스트링은 제1 채널막을 따라 적층된 제1 메모리 셀들, 제2 채널막을 따라 적층된 제2 메모리 셀들 및 상기 제1 메모리 셀들과 상기 제2 메모리 셀들의 사이에 연결된 적어도 하나의 스위칭 메모리 셀을 포함하고,
    상기 제1 메모리 셀들 중 선택된 제1 메모리 셀을 프로그램 하는 단계;
    상기 제2 메모리 셀들 중 프로그램 할 제2 메모리 셀이 선택되는 단계;
    상기 선택된 제2 메모리 셀과 연결된 워드라인에 프로그램 전압을 인가하는 단계;
    상기 제1 채널막과 상기 제2 채널막이 전기적으로 분리되도록, 상기 스위칭 메모리 셀을 턴 오프시키는 단계; 및
    상기 제1 메모리 셀들 및 제2 메모리 셀들 중 비선택된 메모리 셀들과 연결된 워드라인들에 패스 전압을 인가하는 단계
    를 포함하는 동작 방법.
  2. 제1항에 있어서,
    상기 적어도 하나의 스위칭 메모리 셀은 상기 제1 채널막과 상기 제2 채널막의 연결 영역에 위치된
    동작 방법.
  3. 제1항에 있어서,
    상기 선택된 제1 메모리 셀을 프로그램하는 단계는, 상기 제1 채널막과 상기 제2 채널막이 전기적으로 연결되도록 상기 스위칭 메모리 셀을 턴 온시키는
    동작 방법.
  4. 제1항에 있어서,
    상기 제1 채널막은 상기 소스 라인에 인접하고, 상기 제2 채널막은 상기 비트 라인에 인접한
    동작 방법.
  5. 제4항에 있어서,
    상기 제1 메모리 셀들을 프로그램한 후에 상기 제2 메모리 셀들을 프로그램하는
    동작 방법.
  6. 제4항에 있어서,
    상기 제2 메모리 셀들을 프로그램한 후에 상기 제1 메모리 셀들을 프로그램하는
    동작 방법.
  7. 제1항에 있어서,
    상기 비선택된 메모리 셀들과 연결된 워드라인들에 패스 전압을 인가하는 단계는,
    상기 비선택된 메모리 셀들 중 상기 스위칭 메모리 셀과 이웃한 제1 이웃 메모리 셀과 연결된 워드라인에 제1 패스 전압을 인가하는 단계; 및
    상기 비선택된 메모리 셀들 중 상기 제1 이웃 메모리 셀과 이웃한 제2 이웃 메모리 셀에 상기 제1 패스 전압보다 높은 제2 패스 전압을 인가하는 단계를 포함하는
    동작 방법.
  8. 제7항에 있어서,
    상기 비선택된 메모리 셀들과 연결된 워드라인들에 패스 전압을 인가하는 단계는,
    상기 비선택된 메모리 셀들 중 상기 제1 및 제2 이웃 메모리 셀들을 제외한 나머지 메모리 셀들에 상기 제1 패스 전압 및 상기 제2 패스 전압보다 높은 상기 패스 전압을 인가하는
    동작 방법.
  9. 제1항에 있어서,
    상기 비선택된 메모리 셀들과 연결된 워드라인들에 상기 패스 전압을 인가하는 단계는,
    상기 제1 메모리 셀들과 연결된 워드라인들에 상기 패스 전압보다 낮은 레벨의 제3 패스 전압을 인가하는 단계; 및
    상기 제2 메모리 셀들 중 비선택된 제2 메모리 셀들에 상기 패스 전압을 인가하는 단계를 포함하는
    동작 방법.
  10. 제9항에 있어서,
    상기 제3 패스 전압은 접지 레벨을 갖는
    동작 방법.
  11. 제10항에 있어서,
    상기 제2 메모리 셀들을 프로그램한 후에 상기 제1 메모리 셀들을 프로그램하는
    동작 방법.
  12. 제1항에 있어서,
    상기 연결 영역에서, 상기 제2 채널막은 상기 제1 채널막에 비해 좁은 폭을 갖는
    동작 방법.
  13. 제1항에 있어서,
    상기 제1 채널막은 상기 소스 라인에 인접하고, 상기 제2 채널막은 상기 비트 라인에 인접하고, 상기 제1 채널막 중 상기 소스 라인에 인접한 부분은 상기 제2 채널막에 인접한 부분에 비해 좁은 폭을 갖고, 상기 제2 채널막 중 상기 제1 채널막에 인접한 부분은 상기 비트 라인에 인접한 부분에 비해 좁은 폭을 갖는
    동작 방법.
  14. 소스 라인과 비트 라인의 사이에 연결된 메모리 스트링을 포함하는 반도체 장치의 동작 방법에 있어서,
    상기 메모리 스트링은 제1 채널막 및 제2 채널막을 따라 적층된 메모리 셀들 및 상기 제1 채널막과 상기 제2 채널막의 연결 영역에 위치된 적어도 하나의 스위칭 메모리 셀을 포함하고,
    상기 메모리 셀들 중 제1 내지 제k 메모리 셀들을 프로그램 하고, 상기 제1 내지 제k 메모리 셀들을 프로그램할 때 상기 제1 채널막과 상기 제2 채널막이 전기적으로 연결되도록 상기 스위칭 메모리 셀을 턴 온 시키는 단계, 여기서, k는 2 이상의 정수임;
    상기 메모리 셀들 중 제k+1 메모리 셀이 선택되는 단계;
    상기 제k+1 메모리 셀과 연결된 워드라인에 프로그램 전압을 인가하는 단계;
    상기 제1 채널막과 상기 제2 채널막이 전기적으로 분리되도록, 상기 스위칭 메모리 셀을 턴 오프시키는 단계; 및
    상기 메모리 셀들 중 비선택된 메모리 셀들과 연결된 워드라인들에 패스 전압을 인가하는 단계
    를 포함하는 동작 방법.
  15. 제14항에 있어서,
    상기 제k+1 메모리 셀은 상기 제2 채널막에 대응하는
    동작 방법.
  16. 제14항에 있어서,
    상기 제1 내지 제k 메모리 셀들은 상기 제1 채널막 또는 제2 채널막에 대응하는
    동작 방법.
  17. 제14항에 있어서,
    상기 제1 내지 제k 메모리 셀들을 프로그램한 후에 상기 제k+1 메모리 셀을 프로그램하는
    동작 방법.
  18. 제14항에 있어서,
    상기 제k+1 메모리 셀을 프로그램한 후에 상기 제1 내지 제k 메모리 셀들을 프로그램하는
    동작 방법.
  19. 소스 라인과 비트 라인의 사이에 연결되고, 제1 채널막을 따라 적층된 제1 메모리 셀들, 제2 채널막을 따라 적층된 제2 메모리 셀들 및 상기 제1 메모리 셀들과 상기 제2 메모리 셀들의 사이에 연결된 적어도 하나의 스위칭 메모리 셀을 포함하는 메모리 스트링;
    상기 메모리 스트링에 대한 프로그램 동작을 수행하도록 구성된 주변 회로; 및
    제1 메모리 셀들 중 선택된 제1 메모리 셀을 프로그램하고, 상기 제2 메모리 셀들 중 프로그램 할 제2 메모리 셀이 선택되고, 상기 선택된 제2 메모리 셀과 연결된 워드라인에 프로그램 전압을 인가하고, 상기 제1 채널막과 상기 제2 채널막이 전기적으로 분리되도록 상기 스위칭 메모리 셀을 턴 오프시키고, 상기 제1 메모리 셀들 및 제2 메모리 셀들 중 비선택된 메모리 셀들과 연결된 워드라인들에 패스 전압을 인가하도록 상기 주변 회로를 제어하는 제어 로직
    을 포함하는 반도체 장치.
  20. 제19항에 있어서,
    상기 선택된 제1 메모리 셀을 프로그램하는 단계는, 상기 제1 채널막과 상기 제2 채널막이 전기적으로 연결되도록 상기 스위칭 메모리 셀을 턴 온시키는
    반도체 장치.
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