KR20120015179A - 비휘발성 메모리 장치, 그것의 채널 부스팅 방법, 그것의 프로그램 방법 및 그것을 포함하는 메모리 시스템 - Google Patents
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Abstract
본 발명의 실시 예에 따른 하나의 비트라인에 적어도 두 개의 스트링들이 연결되는 비휘발성 메모리 장치의 채널 부스팅 방법은, 선택된 메모리 블록의 스트링들의 채널들에 초기 채널 전압을 인가하는 단계, 상기 스트링들 중에서 프로그램되지 않는 셀을 갖는 금지 스트링들을 플로팅하는 단계,및 상기 플로팅된 금지 스트링들을 채널 부스팅하는 단계를 포함한다. 본 발명에 따른 비휘발성 메모리 장치는, 프로그램 동작시 동일한 초기 조건에서 채널 부스팅을 수행함으로써, 최적화된 패스 전압을 쉽게 결정할 수 있다.
Description
본 발명은 비휘발성 메모리 장치, 그것의 채널 부스팅 방법, 그것의 프로그램 방법 및 그것을 포함하는 메모리 시스템에 관한 것이다.
반도체 메모리 장치는, 일반적으로, 위성에서 소비자 전자 기술까지의 범위에 속하는 마이크로프로세서를 기반으로 한 응용 및 컴퓨터와 같은 디지털 로직 설계의 가장 필수적인 마이크로 전자 소자이다. 그러므로 높은 집적도 및 빠른 속도를 위한 축소(Scaling)를 통해 얻어지는 프로세스 향상 및 기술 개발을 포함한 반도체 메모리의 제조 기술의 진보는 다른 디지털 로직 계열의 성능 기준을 확립하는 데 도움이 된다.
반도체 메모리 장치는 크게 휘발성 반도체 메모리 장치와 비휘발성 반도체 메모리 장치로 나누어진다. 비휘발성 반도체 메모리 장치는 전원이 차단되어도 데이터를 저장할 수 있다. 비휘발성 메모리에 저장되는 데이터는 메모리 제조 기술에 따라 영구적이거나 재프로그램 가능하다. 비휘발성 반도체 메모리 장치는 컴퓨터, 항공 전자 공학, 통신, 및 소비자 전자 기술 산업과 같은 넓은 범위의 응용에서 프로그램 및 마이크로 코드의 저장을 위해서 사용된다.
비휘발성 메모리 장치의 대표적인 예로 플래시 메모리 장치가 있다. 최근 들어 메모리 장치에 대한 고집적 요구가 증가함에 따라, 하나의 메모리 셀에 멀티 비트를 저장하는 멀티-비트 메모리 장치들이 보편화되고 있다.
본 발명의 목적은 패스 전압을 결정하기 쉬운 비휘발성 메모리 장치, 그것의 채널 부스팅 방법, 그것의 프로그램 방법 및 그것을 포함하는 메모리 시스템을 제공하는데 있다.
본 발명의 목적은, 프로그램 시간을 줄이는 비휘발성 메모리 장치, 그것의 채널 부스팅 방법, 그것의 프로그램 방법 및 그것을 포함하는 메모리 시스템을 제공하는데 있다.
본 발명의 실시 예에 따른 하나의 비트라인에 적어도 두 개의 스트링들이 연결되는 비휘발성 메모리 장치의 채널 부스팅 방법은, 선택된 메모리 블록의 스트링들의 채널들에 초기 채널 전압을 인가하는 단계, 상기 스트링들 중에서 프로그램되지 않는 셀을 갖는 금지 스트링들을 플로팅하는 단계,및 상기 플로팅된 금지 스트링들을 채널 부스팅하는 단계를 포함한다.
실시 예에 있어서, 상기 초기 채널 전압은 비트라인 프로그램 전압이다.
실시 예에 있어서, 상기 초기 채널 전압은 비트라인 프로그램 금지전압이다.
실시 예에 있어서, 상기 스트링들 각각은, 기판과 교차하는 방향으로 신장되어 대응하는 비트라인에 연결된다.
실시 예에 있어서, 프로그램될 메모리 셀을 갖는 프로그램 스트링들은 셧오프됨으로써 플로팅된다.
실시 예에 있어서, 선택된 비트라인들에 대응하는 금지 스트링들은 셧오프됨으로써 플로팅되고, 비선택된 비트라인들에 대응하는 금지 스트링들 전기적으로 차단됨으로써 플로팅된다.
실시 예에 있어서, 비선택된 워드라인들로 패스 전압이 인가됨으로써 상기 채널 부스팅이 수행된다.
실시 예에 있어서, 소정의 구간 동안 선택된 워드라인으로 상기 패스 전압이 인가된다.
본 발명의 실시 예에 따른 하나의 비트라인에 적어도 두 개의 스트링들이 연결되고, 기판 상에 수직한 방향으로 순차적으로 제공되는 메모리 셀들의 그룹들을 포함하는 비휘발성 메모리 장치의 프로그램 방법은, 채널 부스팅을 수행하면서 비트라인 셋업 동작을 수행하는 단계, 및 선택된 워드라인으로 프로그램 전압을 인가함으로써 프로그램 실행 동작을 수행하는 단계를 포함한다.
실시 예에 있어서, 상기 비트라인 셋업 동작은, 선택된 비트라인들로 접지전압을 인가하고, 비선택된 비트라인들로 전원전압을 인가하고, 상기 선택된 워드라인에 의하여 선택된 메모리 블록에서 모든 스트링들을 플로팅하고, 상기 선택된 워드라인 및 비선택된 워드라인들로 패스 전압을 인가하는 제 1 비트라인 셋업 구간을 포함한다.
실시 예에 있어서, 상기 제 1 비트라인 셋업 구간은, 접지 선택 라인으로 상기 접지전압을 인가하고, 모든 스트링 선택 라인들로 상기 접지전압을 인가함으로써 상기 모든 스트링들을 플로팅시킨다.
실시 예에 있어서, 상기 비트라인 셋업 동작은, 상기 모든 스트링 선택 라인들 중에서 선택된 스트링 선택 라인으로 상기 전원전압을 인가함으로써, 상기 선택된 스트링 선택 라인에 대응하는 스트링의 채널 전압을 접지전압으로 만드는 제 2 비트라인 셋업 구간을 포함한다.
실시 예에 있어서, 상기 제 2 비트라인 셋업 구간 이후에, 상기 선택된 워드라인으로 상기 프로그램 전압이 인가된다.
실시 예에 있어서, 상기 비트라인 셋업 동작은, 모든 비트라인들로 전원전압을 인가하고, 모든 스트링 선택 라인들로 상기 전원전압을 인가하고, 접지 선택 라인으로 접지전압을 인가하는 제 1 비트라인 셋업 구간을 포함한다.
실시 예에 있어서, 상기 모든 스트링 선택 라인들 중 적어도 하나의 비선택된 스트링 선택 라인으로 상기 접지전압이 인가된다.
실시 예에 있어서, 상기 비트라인 셋업 동작은, 상기 적어도 하나의 비선택된 스트링 선택 라인으로 상기 접지전압이 인가되는 것에 응답하여 상기 모든 비트라인들 중 선택된 비트라인으로 상기 접지전압을 인가하는 제 2 비트라인 셋업 구간을 포함한다.
실시 예에 있어서, 상기 제 2 비트라인 셋업 구간 이후에, 비선택된 워드라인들로 패스 전압을 인가한다.
본 발명의 실시 예에 따른 비휘발성 메모리 장치는, 기판과 교차하는 방향으로 신장되어 대응하는 비트라인에 연결되는 복수의 스트링들을 포함하고, 상기 복수의 스트링들은, 선택된 스트링 선택 라인 및 선택된 비트라인에 대응하는 프로그램 스트링; 및 비선택된 스트링 선택 라인 및 상기 선택된 비트라인에 대응하는 적어도 하나의 제 1 금지 스트링 혹은 선택된 스트링 선택 라인 및 비선택된 비트라인에 대응하는 적어도 하나의 제 2 금지 스트링을 포함하고, 프로그램 동작시 상기 적어도 하나의 제 1 금지 스트링 및 상기 적어도 하나의 제 2 금지 스트링은, 동일한 초기 채널 전압으로 인가된 후에 채널 부스팅을 수행한다.
실시 예에 있어서, 상기 복수의 스트링들 각각은 공통소스라인에 연결되고, 프로그램 동작시 상기 공통소스라인은 소정의 전압을 갖는다.
본 발명의 실시 예에 따른 메모리 시스템은, 기판과 교차하는 방향으로 신장되어 대응하는 비트라인에 연결되는 복수의 스트링들을 포함하고, 상기 복수의 스트링들은, 선택된 스트링 선택 라인 및 선택된 비트라인에 대응하는 프로그램 스트링; 및 비선택된 스트링 선택 라인 및 상기 선택된 비트라인에 대응하는 적어도 하나의 제 1 금지 스트링 혹은 선택된 스트링 선택 라인 및 비선택된 비트라인에 대응하는 적어도 하나의 제 2 금지 스트링을 포함하고, 프로그램 동작시 상기 적어도 하나의 제 1 금지 스트링 및 상기 적어도 하나의 제 2 금지 스트링은, 동일한 초기 채널 전압으로 인가된 후에 채널 부스팅을 수행하는 비휘발성 메모리 장치 및 상기 비휘발성 메모리 장치를 제어하는 메모리 제어기를 포함한다.
상술한 바와 같이 본 발명에 따른 비휘발성 메모리 장치는, 프로그램 동작시 동일한 초기 채널 전압을 갖는 스트링들을 구비함으로써, 최적화된 패스 전압을 쉽게 결정할 수 있다.
도 1은 본 발명에 따른 비휘발성 메모리 장치를 예시적으로 보여주는 도면이다.
도 2는 도 1에 도시된 메모리 블록들 중 하나의 제 1 실시 예를 보여주는 사시도이다.
도 3은 도 2에 도시된 메모리 블록의 선(Ⅰ-Ⅰ')에 따른 단면도이다.
도 4는 도 3의 트랜지스터 구조를 보여주는 단면도이다.
도 5는 도 2 내지 도 4를 참조하여 설명된 메모리 블록의 등가 회로를 보여주는 회로도이다.
도 6은 본 발명에 따른 프로그램 동작시 바이어스 인가 방법에 대한 제 1 실시 예를 보여주는 도면이다.
도 7은 도 6에 도시된 프로그램 동작시 타이밍도를 예시적으로 보여주는 도면이다.
도 8은 본 발명에 따른 프로그램 동작시 바이어스 인가 방법에 대한 제 2 실시 예를 보여주는 도면이다.
도 9는 도 8에 도시된 프로그램 동작시 타이밍도를 예시적으로 보여주는 도면이다.
도 10은 본 발명에 따른 비휘발성 메모리 장치의 채널 부스팅 방법을 보여주는 흐름도이다.
도 11은 본 발명에 따른 비휘발성 메모리 장치의 프로그램 방법을 보여주는 흐름도이다.
도 12는 도 1 내지 도 4를 참조하여 설명된 메모리 블록의 등가 회로의 제 1 응용 예를 보여주는 회로도이다.
도 13은 도 1 내지 도 4를 참조하여 설명된 메모리 블록의 등가 회로의 제 2 응용 예를 보여주는 회로도이다.
도 14는 도 1 내지 도 4를 참조하여 설명된 메모리 블록의 등가 회로의 제 3 응용 예를 보여주는 회로도이다.
도 15는 도 1 내지 도 4를 참조하여 설명된 메모리 블록의 등가 회로의 제 4 응용 예를 보여주는 회로도이다.
도 16은 도 1 내지 도 4를 참조하여 설명된 메모리 블록의 등가 회로의 제 5 응용 예를 보여주는 회로도이다.
도 17은 도 1 내지 도 4를 참조하여 설명된 메모리 블록의 등가 회로의 제 6 응용 예를 보여주는 회로도이다.
도 18은 도 2에 도시된 메모리 블록의 제 1 실시 예를 보여주는 블록도이다.
도 19는 도 2에 도시된 메모리 블록의 제 2 실시 예를 보여주는 사시도이다.
도 20 도 19의 메모리 블록의 선(Ⅱ-Ⅱ')에 따른 단면도이다.
도 21은 도 2에 도시된 메모리 블록의 제 3 실시 예를 보여주는 사시도이다.
도 22은 도 21의 메모리 블록의 선(Ⅲ-Ⅲ')에 따른 단면도이다.
도 23은 도 2에 도시된 메모리 블록의 제 4 실시 예를 보여주는 사시도이다.
도 24는 도 23의 메모리 블록의 선(Ⅳ-Ⅳ')에 따른 단면도이다.
도 25는 본 발명의 실시 예에 따른 메모리 시스템을 보여주는 블록도이다.
도 26는 본 발명의 실시 예에 따른 메모리 카드에 대한 블록도이다.
도 27은 본 발명의 실시 예에 따른 모비낸드에 대한 블록도이다.
도 28은 본 발명의 실시 예에 따른 SSD에 대한 블록도이다.
도 29은 도 28에 도시된 SSD를 갖는 컴퓨팅 시스템에 대한 블록도이다.
도 30은 도 28에 도시된 SSD를 갖는 전자기기에 대한 블록도이다.
도 31는 도 28에 도시된 SSD를 이용하는 서버 시스템에 대한 블록도이다.
도 2는 도 1에 도시된 메모리 블록들 중 하나의 제 1 실시 예를 보여주는 사시도이다.
도 3은 도 2에 도시된 메모리 블록의 선(Ⅰ-Ⅰ')에 따른 단면도이다.
도 4는 도 3의 트랜지스터 구조를 보여주는 단면도이다.
도 5는 도 2 내지 도 4를 참조하여 설명된 메모리 블록의 등가 회로를 보여주는 회로도이다.
도 6은 본 발명에 따른 프로그램 동작시 바이어스 인가 방법에 대한 제 1 실시 예를 보여주는 도면이다.
도 7은 도 6에 도시된 프로그램 동작시 타이밍도를 예시적으로 보여주는 도면이다.
도 8은 본 발명에 따른 프로그램 동작시 바이어스 인가 방법에 대한 제 2 실시 예를 보여주는 도면이다.
도 9는 도 8에 도시된 프로그램 동작시 타이밍도를 예시적으로 보여주는 도면이다.
도 10은 본 발명에 따른 비휘발성 메모리 장치의 채널 부스팅 방법을 보여주는 흐름도이다.
도 11은 본 발명에 따른 비휘발성 메모리 장치의 프로그램 방법을 보여주는 흐름도이다.
도 12는 도 1 내지 도 4를 참조하여 설명된 메모리 블록의 등가 회로의 제 1 응용 예를 보여주는 회로도이다.
도 13은 도 1 내지 도 4를 참조하여 설명된 메모리 블록의 등가 회로의 제 2 응용 예를 보여주는 회로도이다.
도 14는 도 1 내지 도 4를 참조하여 설명된 메모리 블록의 등가 회로의 제 3 응용 예를 보여주는 회로도이다.
도 15는 도 1 내지 도 4를 참조하여 설명된 메모리 블록의 등가 회로의 제 4 응용 예를 보여주는 회로도이다.
도 16은 도 1 내지 도 4를 참조하여 설명된 메모리 블록의 등가 회로의 제 5 응용 예를 보여주는 회로도이다.
도 17은 도 1 내지 도 4를 참조하여 설명된 메모리 블록의 등가 회로의 제 6 응용 예를 보여주는 회로도이다.
도 18은 도 2에 도시된 메모리 블록의 제 1 실시 예를 보여주는 블록도이다.
도 19는 도 2에 도시된 메모리 블록의 제 2 실시 예를 보여주는 사시도이다.
도 20 도 19의 메모리 블록의 선(Ⅱ-Ⅱ')에 따른 단면도이다.
도 21은 도 2에 도시된 메모리 블록의 제 3 실시 예를 보여주는 사시도이다.
도 22은 도 21의 메모리 블록의 선(Ⅲ-Ⅲ')에 따른 단면도이다.
도 23은 도 2에 도시된 메모리 블록의 제 4 실시 예를 보여주는 사시도이다.
도 24는 도 23의 메모리 블록의 선(Ⅳ-Ⅳ')에 따른 단면도이다.
도 25는 본 발명의 실시 예에 따른 메모리 시스템을 보여주는 블록도이다.
도 26는 본 발명의 실시 예에 따른 메모리 카드에 대한 블록도이다.
도 27은 본 발명의 실시 예에 따른 모비낸드에 대한 블록도이다.
도 28은 본 발명의 실시 예에 따른 SSD에 대한 블록도이다.
도 29은 도 28에 도시된 SSD를 갖는 컴퓨팅 시스템에 대한 블록도이다.
도 30은 도 28에 도시된 SSD를 갖는 전자기기에 대한 블록도이다.
도 31는 도 28에 도시된 SSD를 이용하는 서버 시스템에 대한 블록도이다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 본 발명의 실시 예를 첨부된 도면을 참조하여 설명한다.
본 발명의 실시 예에 따른 비휘발성 메모리 장치는, 하나의 비트라인에 적어도 두 개의 스트링들(Strings)이 연결되고, 프로그램 동작시 선택된 메모리 블록에서 모든 스트링들(Strings)의 채널들에 초기 채널 전압(Initial Voltage)을 인가한 후에, 플로팅된 모든 금지 스트링들(Inhibit Strings)을 채널 부스팅(Channel Boosting)한다. 여기서, 금지 스트링들은, 선택된 워드라인에 연결된 메모리 셀을 갖는 스트링들 중에서 프로그램 금지될 메모리 셀을 갖는 스트링들이다.
실시 예에 있어서, 금지 스트링들은 선택된 워드라인 및 비선택된 비트라인에 연결된 메모리 셀을 갖는 스트링들(이하, '제 1 금지 스트링'이라고 함)이거나, 선택된 워드라인인 및 선택된 비트라인에 연결된 프로그램 금지될 메모리 셀을 갖는 스트링들(이하, '제 2 금지 스트링'이라고 함)일 수 있다.
반면에, 프로그램 스트링들(Program Strings)은, 선택된 워드라인 및 선택된 비트라인에 연결된 메모리 셀을 갖는 스트링들 중에서 프로그램될 메모리 셀을 갖는 스트링들이다.
상술 된, 본 발명에 따른 채널 부스팅은 동일한 초기 조건에서 진행됨으로써, 프로그램 디스터번스(Program Disturbance)가 발생되지 않도록 하는 최적의 패스 전압(Pass Voltage)을 결정할 수 있다. 여기서, 프로그램 디스터번스는 프로그램 전압(Program Voltage)에 따라 인접한 비선택 워드라인들에 연결된 메모리 셀들이 프로그램되는 것을 의미한다.
본 발명의 비휘발성 메모리 장치는 수직형 낸드 플래시 메모리(Vertical NAND), 낸드 플래시 메모리(NAND Flash Memory), 노아 플래시 메모리(NOR Flash Memory), 저항성 램(Resistive Random Access Memory: RRAM), 상변화 메모리(Phase-Change Memory: PRAM), 자기저항 메모리(Magnetroresistive Random Access Memory: MRAM), 강유전체 메모리(Ferroelectric Random Access Memory: FRAM), 스핀주입 자화반전 메모리(Spin TraSTfer Torque Random Access Memory: STT-RAM) 등이 될 수 있다. 또한, 본 발명의 비휘발성 메모리 장치는 3차원 어레이 구조(Three-Dimentional Array Structure)로 구현될 수 있다. 본 발명은 전하 저장층이 전도성 부유 게이트로 구현된 플래시 메모리 장치는 물론, 전하 저장층이 절연막으로 구현된 차지 트랩형 플래시(Charge Trap Flash, "CTF"라 불림)에도 모두 적용 가능하다. 아래에서는 설명의 편의를 위하여, 본 발명의 비휘발성 메모리 장치가 수직형 낸드 플래시 메모리라고 가정하겠다.
도 1은 본 발명에 따른 비휘발성 메모리 장치(100)를 예시적으로 보여주는 도면이다. 도 1를 참조하면, 비휘발성 메모리 장치(100)는 메모리 셀 어레이(110), 어드레스 디코더(120), 읽기 및 쓰기 회로(130), 데이터 입출력 회로(140), 및 제어 로직(150)을 포함한다.
메모리 셀 어레이(110)는 워드라인들(WL)을 통해 어드레스 디코더(120)에 연결되고, 비트라인들(BL)을 통해 읽기 및 쓰기 회로(130)에 연결된다. 메모리 셀 어레이(110)는 복수의 메모리 셀들을 포함한다. 여기서, 메모리 셀들 각각은 하나 혹은 그 이상의 비트를 저장할 수 있다.
메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1~BLKh)을 포함한다. 메모리 블록들(BLK1~BLKh) 각각은 3차원 구조(혹은 수직 구조)를 갖는다. 예를 들어, 메모리 블록들(BLK1~BLKh) 각각은 제 1 내지 제 3 방향들을 따라 신장된 구조물들을 포함한다. 실시 예에 있어서, 메모리 블록(BLK1~BLKh) 각각은 제 2 방향을 따라 신장된 복수의 스트링들을 포함한다. 예를 들어, 제 1 및 제 3 방향들을 따라 복수의 스트링들이 제공된다.
스트링들 각각은 비트라인(BL), 스트링 선택 라인(SSL), 접지 선택 라인(GSL), 워드라인들(WL), 및 공통 소스 라인(CSL)에 연결된다. 따라서, 메모리 블록들(BLK1~BLKh) 각각은 복수의 비트라인들(BL), 복수의 스트링 선택 라인들(SSL). 복수의 접지 선택 라인들(GSL), 복수의 워드라인들(WL), 및 복수의 공통 소스 라인(CSL)에 연결된다.
어드레스 디코더(120)는 워드라인들(WL)을 통해 메모리 셀 어레이(110)에 연결된다. 어드레스 디코더(120)는 제어 로직(150)의 제어에 응답하여 동작하도록 구현된다. 어드레스 디코더(120)는 외부로부터 어드레스(ADDR)를 수신한다.
어드레스 디코더(120)는 수신된 어드레스(ADDR) 중 행 어드레스를 디코딩하여, 복수의 워드라인들(WL) 중 대응하는 워드라인들을 선택한다. 또한, 어드레스 디코더(120)는 수신된 어드레스(ADDR) 중 열 어드레스를 디코딩하고, 디코딩된 열 어드레스를 읽기 및 쓰기 회로(130)에 전달한다. 실시 예에 있어서, 어드레스 디코더(120)는 행 디코더, 열 디코더, 어드레스 버퍼 등과 같이 잘 알려진 구현 요소들을 포함한다.
읽기 및 쓰기 회로(130)는 비트라인들(BL)을 통해 메모리 셀 어레이(110)에 연결되고, 데이터 라인들(DL)을 통해 데이터 입출력 회로(140)에 연결된다. 읽기 및 쓰기 회로(130)는 제어 로직(150)의 제어에 응답하여 동작한다. 읽기 및 쓰기 회로(130)는 어드레스 디코더(120)로부터 디코딩된 열 어드레스를 수신하도록 구현된다. 디코딩된 열 어드레스를 이용하여, 읽기 및 쓰기 회로(130)는 비트라인들(BL)을 선택한다.
실시 예에 있어서, 읽기 및 쓰기 회로(130)는 데이터 입출력 회로(140)로부터 데이터를 입력받고, 입력된 데이터를 메모리 셀 어레이(110)에 저장시킨다. 읽기 및 쓰기 회로(130)는 메모리 셀 어레이(110)로부터 데이터를 읽고, 읽어진 데이터를 데이터 입출력 회로(140)에 전달한다. 읽기 및 쓰기 회로(230)는 카피-백(copy-back) 동작을 수행하도록 구현된다.
실시 예에 있어서, 읽기 및 쓰기 회로(130)는 페이지 버퍼(혹은 페이지 레지스터), 열 선택 회로 등과 같이 잘 알려진 구현 요소들을 포함한다. 다른 실시 예에 있어서, 읽기 및 쓰기 회로(130)는 감지 증폭기, 쓰기 드라이버, 열 선택 회로 등과 같이 잘 알려진 구현 요소들을 포함한다.
데이터 입출력 회로(140)는 데이터 라인들(DL)을 통해 읽기 및 쓰기 회로(130)에 연결된다. 데이터 입출력 회로(140)는 제어 로직(150)의 제어에 응답하여 동작한다. 데이터 입출력 회로(140)는 외부와 데이터(DATA)를 교환하도록 구현된다. 데이터 입출력 회로(140)는 외부로부터 전달되는 데이터(DATA)를 데이터 라인들(DL)을 통해 읽기 및 쓰기 회로(130)에 전달하도록 구현된다. 데이터 입출력 회로(140)는 읽기 및 쓰기 회로로부터 데이터 라인들(DL)을 통해 전달되는 데이터(DATA)를 외부로 출력하도록 구현된다. 실시 예에 있어서, 데이터 입출력 회로(140)는 데이터 버퍼 등과 같이 잘 알려진 구현 요소를 포함한다.
제어 로직(150)은 어드레스 디코더(120), 읽기 및 쓰기 회로(130), 및 데이터 입출력 회로(140)에 연결되고, 플래시 메모리 장치(100)의 제반 동작을 제어하도록 구현된다. 제어 로직(150)은 외부로부터 전달되는 제어 신호(CTRL)에 응답하여 동작한다.
제어 로직(150)은 프로그램 동작시 금지 스트링들이 동일한 초기 채널 전압(예를 들어, 접지 전압 혹은 프리차지 전압)으로부터 채널 부스팅되도록 구현된다. 즉, 제어 로직(150)은 프로그램 동작시 모든 금지 스트링들의 채널들은 동일한 초기 채널 전압을 갖고, 이후 플로팅된 모든 금지 스트링들을 채널 부스팅한다.
아래에서는 동일한 초기 채널 전압을 갖는 금지 스트링의 효과에 대하여 설명하도록 하겠다.
일반적으로 비휘발성 메모리 장치는 프로그램 동작시 비트라인을 셋업한 뒤 채널 부스팅을 수행한다. 이 때문에, 비선택된 비트라인에 연결된 제 1 금지 스트링과 선택된 비트라인에 연결된 제 2 금지 스트링의 초기 채널 전압들이 서로 다를 수 있다. 즉, 서로 다른 초기 조건에서 채널 부스팅이 수행될 수 있다. 예를 들어, 선택된 비트라인에 연결된 제 2 금지 스트링의 초기 채널 전압은 비트라인 프로그램 전압(예를 들어, 0V)이고, 비선택된 비트라인에 연결된 제 1 금지 스트링의 초기 채널 전압은 비트라인 프로그램 금지전압(예를 들어, 프리차지 전압)일 수 있다. 이에, 제 1 및 제 2 금지 스트링들의 초기 조건들이 서로 다르다. 이는 패스전압 윈도우(Vpass Window)을 확보하는데 어려움이 된다. 그 결과로써, 프로그램 디스터번스를 최적화시키기 위한 최적의 패스 전압(Pass Voltage) 결정하는 것이 쉽지 않다.
반면에, 본 발명의 실시 예에 따른 비휘발성 메모리 장치(100)는 프로그램 동작시 금지 스트링들로 동일한 초기 채널 전압을 인가한 뒤, 채널 부스팅을 수행한다. 이에 본 발명의 비휘발성 메모리 장치(100)는 일반적인 비휘발성 메모리 장치와 비교할 때 패스전압 윈도우를 확보하는데 어려움이 없다. 그 결과로써, 본 발명의 비휘발성 메모리 장치(100)는 최적의 패스 전압을 쉽게 결정할 수 있다.
게다가, 본 발명의 실시 예에 따른 비휘발성 메모리 장치(100)는 프로그램 동작시 채널 부스팅을 수행하면서 비트라인 셋업 동작을 수행한다. 이에, 본 발명의 비휘발성 메모리 장치(100)는 비트라인 셋업 동작을 수행한 뒤 채널 부스팅을 수행하는 것과 비교하여 프로그램 시간을 줄일 수 있다.
도 2는 도 1에 도시된 메모리 블록들(BLK1~BLKh) 중 하나(BLKi)의 제 1 실시 예를 보여주는 사시도이다. 도 3은 도 2에 도시된 메모리 블록(BLKi)의 선(Ⅰ-Ⅰ')에 따른 단면도이다. 도 2 및 도 3을 참조하면, 메모리 블록(BLKi)은 제 1 내지 제 3 방향들을 따라 신장된 구조물들을 포함한다.
우선, 기판(111)이 제공된다. 실시 예에 있어서, 기판(111)은 제 1 타입 불순물로 도핑된 실리콘 물질을 포함한다. 예를 들어, 기판(111)은 p 타입 불순물로 도핑된 실리콘 물질을 포함한다. 예를 들어, 기판(111)은 p 타입 웰(예를 들어, 포켓 p 웰)이다. 예를 들어, 기판(111)은 p-타입 웰을 둘러싸는 n-타입 웰을 더 포함할 수 있다. 아래에서는, 기판(111)은 p 타입 실리콘인 것으로 가정한다. 그러나, 기판(111)은 p 타입 실리콘으로 한정되지 않는다.
기판(111) 상에, 제 1 방향을 따라 신장된 복수의 도핑 영역들(311~314)이 제공된다. 예를 들어, 복수의 도핑 영역들(311~314)은 기판(111)과 상이한 제 2 타입을 가진다. 예를 들어, 복수의 도핑 영역들(311~314)은 n-타입을 가진다. 아래에서는, 제 1 내지 제 4 도핑 영역들(311~314)은 n-타입들인 것으로 가정한다. 그러나, 제 1 내지 제 4 도핑 영역들(311~314)은 n-타입들인 것으로 한정되지 않는다.
제 1 및 제 2 도핑 영역들(311, 312) 사이에 대응하는 기판(111) 상의 영역에서, 제 1 방향을 따라 신장되는 복수의 절연 물질들(112)이 제 2 방향을 따라 순차적으로 제공된다. 예를 들어, 복수의 절연 물질들(112) 및 기판(111)은 제 2 방향을 따라 미리 설정된 거리만큼 이격되어 제공된다. 예를 들어, 복수의 절연 물질들(112)은 각각 제 2 방향을 따라 미리 설정된 거리만큼 이격되어 제공된다. 실시 예에 있어서, 절연 물질들(112)은 실리콘 산화물(Silicon Oxide)과 같은 절연 물질을 포함한다.
제 1 및 제 2 도핑 영역들(311, 312) 사이에 대응하는 기판(111) 상의 영역에서, 제 1 방향을 따라 순차적으로 배치되며 제 2 방향을 따라 절연 물질들(112)을 관통하는 복수의 필라들(113)이 제공된다. 실시 예에 있어서, 복수의 필라들(113) 각각은 절연 물질들(112)을 관통하여 기판(111)과 연결된다.
실시 예에 있어서, 각 필라(113)는 복수의 물질들로 구현된다. 예를 들어, 각 필라(113)의 표면층(114)은 제 1 타입으로 도핑된 실리콘 물질을 포함한다. 예를 들어, 각 필라(113)의 표면층(114)은 기판(111)과 동일한 타입으로 도핑된 실리콘 물질을 포함한다. 아래에서는, 각 필라(113)의 표면층(114)은 p-타입 실리콘을 포함하는 것으로 가정한다. 그러나, 각 필라(113)의 표면층(114)은 p-타입 실리콘을 포함하는 것으로 한정되지 않는다.
각 필라(113)의 내부층(115)은 절연 물질로 구현된다. 예를 들어, 각 필라(113)의 내부층(115)은 실리콘 산화물(Silicon Oxide)과 같은 절연 물질을 포함한다.
제 1 및 제 2 도핑 영역들(311, 312) 사이의 영역에서, 절연 물질들(112), 필라들(113), 그리고 기판(111)의 노출된 표면을 따라 절연막(116)이 제공된다. 실시 예에 있어서, 절연막(116)의 두께는 절연 물질들(112) 사이의 거리의 1/2 보다 작다. 즉, 절연 물질들(112) 중 제 1 절연 물질의 하부면에 제공된 절연막(116), 그리고 제 1 절연 물질 하부의 제 2 절연 물질의 상부면에 제공된 절연막(116) 사이에, 절연 물질들(112) 및 절연막(116) 이외의 물질이 배치될 수 있는 영역이 제공된다.
제 1 및 제 2 도핑 영역들(311, 312) 사이의 영역에서, 절연막(116)의 노출된 표면 상에 도전 물질들(211~291)이 제공된다. 예를 들어, 기판(111)에 인접한 절연 물질(112) 및 기판(111) 사이에 제 1 방향을 따라 신장되는 도전 물질(211)이 제공된다. 더 상세하게는, 기판(111)에 인접한 절연 물질(112)의 하부면의 절연막(116) 및 기판(111) 사이에, 제 1 방향으로 신장되는 도전 물질(211)이 제공된다.
절연 물질들(112) 중 특정 절연 물질 상부면의 절연막(116) 및 특정 절연 물질 상부에 배치된 절연 물질의 하부면의 절연막(116) 사이에, 제 1 방향을 따라 신장되는 도전 물질이 제공된다. 실시 예에 있어서, 절연 물질들(112) 사이에, 제 1 방향으로 신장되는 복수의 도전 물질들(221~281)이 제공된다. 또한, 절연 물질들(112) 상의 영역에 제 1 방향을 따라 신장되는 도전 물질(291)이 제공된다. 실시 예에 있어서, 제 1 방향으로 신장된 도전 물질들(211~291)은 금속 물질이다. 실시 예에 있어서, 제 1 방향으로 신장된 도전 물질들(211~291)은 폴리 실리콘 등과 같은 도전 물질들이다.
제 2 및 제 3 도핑 영역들(312, 313) 사이의 영역에서, 제 1 및 제 2 도핑 영역들(311, 312) 상의 구조물과 동일한 구조물이 제공된다. 실시 예에 있어서, 제 2 및 제 3 도핑 영역들(312, 313) 사이의 영역에서, 제 1 방향으로 신장되는 복수의 절연 물질들(112), 제 1 방향을 따라 순차적으로 배치되며 제 3 방향을 따라 복수의 절연 물질들(112)을 관통하는 복수의 필라들(113), 복수의 절연 물질들(112) 및 복수의 필라들(113)의 노출된 표면에 제공되는 절연막(116), 그리고 제 1 방향을 따라 신장되는 복수의 도전 물질들(212~292)이 제공된다.
제 3 및 제 4 도핑 영역들(313, 314) 사이의 영역에서, 제 1 및 제 2 도핑 영역들(311, 312) 상의 구조물과 동일한 구조물이 제공된다. 실시 예에 있어서, 제 3 및 제 4 도핑 영역들(312, 313) 사이의 영역에서, 제 1 방향으로 신장되는 복수의 절연 물질들(112), 제 1 방향을 따라 순차적으로 배치되며 제 3 방향을 따라 복수의 절연 물질들(112)을 관통하는 복수의 필라들(113), 복수의 절연 물질들(112) 및 복수의 필라들(113)의 노출된 표면에 제공되는 절연막(116), 그리고 제 1 방향을 따라 신장되는 복수의 도전 물질들(213~293)이 제공된다.
복수의 필라들(113) 상에 드레인들(320)이 각각 제공된다. 실시 예에 있어서, 드레인들(320)은 제 2 타입으로 도핑된 실리콘 물질들이다. 예를 들어, 드레인들(320)은 n 타입으로 도핑된 실리콘 물질들이다. 아래에서는, 드레인들(320)는 n-타입 실리콘을 포함하는 것으로 가정한다. 그러나, 드레인들(320)은 n-타입 실리콘을 포함하는 것으로 한정되지 않는다. 실시 예에 있어서, 각 드레인(320)의 폭은 대응하는 필라(113)의 폭 보다 클 수 있다. 예를 들어, 각 드레인(320)은 대응하는 필라(113)의 상부면에 패드 형태로 제공될 수 있다.
드레인들(320) 상에, 제 3 방향으로 신장된 도전 물질들(331~333)이 제공된다. 도전 물질들(331~333)은 제 1 방향을 따라 순차적으로 배치된다. 도전 물질들(331~333) 각각은 대응하는 영역의 드레인들(320)과 연결된다. 실시 예에 있어서, 드레인들(320) 및 제 3 방향으로 신장된 도전 물질(333)은 각각 콘택 플러그들(contact plug)을 통해 연결될 수 있다. 실시 예에 있어서, 제 3 방향으로 신장된 도전 물질들(331~333)은 금속 물질들이다. 실시 예에 있어서, 제 3 방향으로 신장된 도전 물질들(331~333)은 폴리 실리콘 등과 같은 도전 물질들이다.
도 2 및 도 3에서, 각 필라(113)는 절연막(116)의 인접한 영역 및 제 1 방향을 따라 신장되는 복수의 도체 라인들(211~291, 212~292, 213~293) 중 인접한 영역과 함께 스트링을 형성한다. 예를 들어, 각 필라(113)는 절연막(116)의 인접한 영역 및 제 1 방향을 따라 신장되는 복수의 도체 라인들(211~291, 212~292, 213~293) 중 인접한 영역과 함께 스트링(ST)을 형성한다. 스트링(ST)은 복수의 트랜지스터 구조들(TS)을 포함한다. 트랜지스터 구조(TS)는 도 4를 참조하여 더 상세하게 설명된다.
도 4는 도 3의 트랜지스터 구조(TS)를 보여주는 단면도이다. 도 2 내지 도 4를 참조하면, 절연막(116)은 제 1 내지 제 3 서브 절연막들(117, 118, 119)을 포함한다.
필라(113)의 p-타입 실리콘(114)은 바디(body)로 동작한다. 필라(113)에 인접한 제 1 서브 절연막(117)은 터널링 절연막으로 동작한다. 예를 들어, 필라(113)에 인접한 제 1 서브 절연막(117)은 열산화막을 포함한다.
제 2 서브 절연막(118)은 전하 저장막으로 동작한다. 예를 들어, 제 2 서브 절연막(118)은 전하 포획층으로 동작한다. 예를 들어, 제 2 서브 절연막(118)은 질화막 또는 금속 산화막(예를 들어, 알루미늄 산화막, 하프늄 산화막 등)을 포함한다.
도전 물질(233)에 인접한 제 3 서브 절연막(119)은 블로킹 절연막으로 동작한다. 실시 예에 있어서, 제 1 방향으로 신장된 도전 물질(233)과 인접한 제 3 서브 절연막(119)은 단일층 또는 다층으로 형성될 수 있다. 제 3 서브 절연막(119)은 제 1 및 제 2 서브 절연막들(117, 118) 보다 높은 유전상수를 갖는 고유전막(예를 들어, 알루미늄 산화막, 하프늄 산화막 등)일 수 있다.
도전 물질(233)은 게이트(또는 제어 게이트)로 동작한다. 즉, 게이트(또는 제어 게이트, 233), 블로킹 절연막(119), 전하 저장막(118), 터널링 절연막(117), 그리고 바디(114)는 트랜지스터(또는 메모리 셀 트랜지스터 구조)를 형성한다. 실시 예에 있어서, 제 1 내지 제 3 서브 절연막들(117~119)은 ONO (oxide-nitride-oxide)를 구현할 수 있다. 아래에서는, 필라(113)의 p-타입 실리콘(114)을 제 2 방향의 바디라 부르기로 한다.
메모리 블록(BLKi)은 복수의 필라들(113)을 포함한다. 즉, 메모리 블록(BLKi)은 복수의 스트링들(ST)을 포함한다. 더 상세하게는, 메모리 블록(BLKi)은 제 2 방향(또는 기판과 수직한 방향)으로 신장된 복수의 스트링들(ST)을 포함한다.
각 스트링(ST)은 제 2 방향을 따라 배치되는 복수의 트랜지스터 구조들(TS)을 포함한다. 각 스트링(ST)의 복수의 트랜지스터 구조들(TS) 중 적어도 하나는 스트링 선택 트랜지스터(SST)로 동작한다. 각 스트링(ST)의 복수의 트랜지스터 구조들(TS) 중 적어도 하나는 접지 선택 트랜지스터(GST)로 동작한다.
게이트들(또는 제어 게이트들)은 제 1 방향으로 신장된 도전 물질들(211~291, 212~292, 213~293)에 대응한다. 즉, 게이트들(또는 제어 게이트들)은 제 1 방향으로 신장되어 워드라인들, 그리고 적어도 두 개의 선택 라인들(예를 들어, 적어도 하나의 스트링 선택 라인(SSL) 및 적어도 하나의 접지 선택 라인(GSL))을 형성한다.
제 3 방향으로 신장된 도전 물질들(331~333)은 스트링들(ST)의 일단에 연결된다. 실시 예에 있어서, 제 3 방향으로 신장된 도전 물질들(331~333)은 비트라인들(BL)로 동작한다. 즉, 하나의 메모리 블록(BLKi)에서, 하나의 비트라인(BL)에 복수의 스트링들이 연결된다.
제 1 방향으로 신장된 제 2 타입 도핑 영역들(311~314)이 스트링들의 타단에 제공된다. 제 1 방향으로 신장된 제 2 타입 도핑 영역들(311~314)은 공통 소스 라인들(CSL)로 동작한다.
요약하면, 메모리 블록(BLKi)은 기판(111)에 수직한 방향(제 2 방향)으로 신장된 복수의 스트링들을 포함하며, 하나의 비트라인(BL)에 복수의 스트링들(ST)이 연결되는 낸드 플래시 메모리 블록(예를 들어, 전하 포획형)으로 동작한다.
도 2 내지 도 4에서, 제 1 방향으로 신장되는 도체 라인들(211~291, 212~292, 213~293)은 9 개의 층에 제공되는 것으로 설명한다. 그러나, 제 1 방향으로 신장되는 도체 라인들(211~291, 212~292, 213~293)은 9 개의 층에 제공되는 것으로 한정되지 않는다. 예를 들어, 제 1 방향으로 신장되는 도체 라인들은 8개의 층, 16개의 층, 또는 복수의 층에 제공될 수 있다. 즉, 하나의 스트링에서, 트랜지스터는 8개, 16개, 또는 복수개일 수 있다.
도 2 내지 도 4에서, 하나의 비트라인(BL)에 3 개의 스트링들(ST)이 연결되는 것으로 설명한다. 그러나, 하나의 비트라인(BL)에 3개의 스트링들(ST)이 연결되는 것으로 한정되지 않는다. 실시 예에 있어서, 메모리 블록(BLKi)에서, 하나의 비트라인(BL)에 m 개의 스트링들(ST)이 연결될 수 있다. 이때, 하나의 비트라인(BL)에 연결되는 스트링들(ST)의 수 만큼, 제 1 방향으로 신장되는 도전 물질들(211~291, 212~292, 213~293)의 수 및 공통 소스 라인들(311~314)의 수 또한 조절된다.
도 2 내지 도 4에서, 제 1 방향으로 신장된 하나의 도전 물질에 3 개의 스트링들(ST)이 연결되는 것으로 설명한다. 그러나, 제 1 방향으로 신장된 하나의 도전 물질에 3 개의 스트링들(ST)이 연결되는 것으로 한정되지 않는다. 예를 들어, 제 1 방향으로 신장된 하나의 도전 물질에, n 개의 스트링들(ST)이 연결될 수 있다. 이때, 제 1 방향으로 신장된 하나의 도전 물질에 연결되는 스트링들(ST)의 수 만큼, 비트라인들(331~333)의 수 또한 조절된다.
도 5은 도 2 내지 도 4를 참조하여 설명된 메모리 블록(BLKi)의 등가 회로를 보여주는 회로도이다. 도 2 내지 도 5을 참조하면, 제 1 비트라인(BL1) 및 공통 소스 라인(CSL) 사이에 스트링들(ST11~ST31)이 제공된다. 제 1 비트라인(BL1)은 제 3 방향으로 신장된 도전 물질(331)에 대응한다. 제 2 비트라인(BL2) 및 공통 소스 라인(CSL) 사이에 스트링들(ST12, ST22, ST32)이 제공된다. 제 2 비트라인(BL2)은 제 3 방향으로 신장된 도전 물질(332)에 대응한다. 제 3 비트라인(BL3) 및 공통 소스 라인(CSL) 사이에, 스트링들(ST13, ST23. ST33)이 제공된다. 제 3 비트라인(BL3)은 제 3 방향으로 신장된 도전 물질(333)에 대응한다.
각 스트링(ST)의 스트링 선택 트랜지스터(SST)는 대응하는 비트라인(BL)과 연결된다. 각 스트링(ST)의 접지 선택 트랜지스터(GST)는 공통 소스 라인(CSL)과 연결된다. 각 스트링(ST)의 스트링 선택 트랜지스터(SST) 및 접지 선택 트랜지스터(GST) 사이에 메모리 셀들(MC)이 제공된다.
아래에서는, 행 및 열 단위로 스트링들(ST)을 정의한다. 하나의 비트라인에 공통으로 연결된 스트링들(ST)은 하나의 열을 형성한다. 예를 들어, 제 1 비트라인(BL1)에 연결된 스트링들(ST11~ST31)은 제 1 열에 대응한다. 제 2 비트라인(BL2)에 연결된 스트링들(ST12~ST32)은 제 2 열에 대응한다. 제 3 비트라인(BL3)에 연결된 스트링들(ST13~ST33)은 제 3 열에 대응한다.
하나의 스트링 선택 라인(SSL)에 연결되는 스트링들(ST)은 하나의 행을 형성한다. 예를 들어, 제 1 스트링 선택 라인(SSL1)에 연결된 스트링들(ST11~ST13)은 제 1 행을 형성한다. 제 2 스트링 선택 라인(SSL2)에 연결된 스트링들(ST21~ST23)은 제 2 행을 형성한다. 제 3 스트링 선택 라인(SSL3)에 연결된 스트링들(ST31~ST33)은 제 3 행을 형성한다.
각 스트링(ST)에서, 높이가 정의된다. 실시 예에 있어서, 각 스트링(ST)에서, 접지 선택 트랜지스터(GST)에 인접한 메모리 셀(MC1)의 높이는 1이다. 각 스트링(ST)에서, 스트링 선택 트랜지스터(SST)에 인접할수록 메모리 셀의 높이는 증가한다. 각 스트링(ST)에서, 스트링 선택 트랜지스터(SST)에 인접한 메모리 셀(MC7)의 높이는 7이다.
동일한 행의 스트링들(ST)은 스트링 선택 라인(SSL)을 공유한다. 상이한 행의 스트링들(ST)은 상이한 스트링 선택 라인들(SSL1, SSL2, SSL3)에 각각 연결된다. 동일한 행의 스트링들(ST)의 동일한 높이의 메모리 셀들은 워드라인(WL)을 공유한다. 동일한 높이에서, 상이한 행의 스트링들(ST)의 워드라인들(WL)은 공통으로 연결된다. 실시 예에 있어서, 워드라인들(WL)은 제 1 방향으로 신장되는 도전 물질들(211~291 212~292, 213~293)이 제공되는 층에서 공통으로 연결될 수 있다. 실시 예에 있어서, 제 1 방향으로 신장되는 도전 물질들(211~291 212~292, 213~293)은 콘택을 통해 상부 층에 연결된다. 상부 층에서 제 1 방향으로 신장되는 도전 물질들(211~291 212~292, 213~293)이 공통으로 연결될 수 있다.
동일한 행의 스트링들(ST)은 접지 선택 라인(GSL)을 공유한다. 상이한 행의 스트링들(ST)은 접지 선택 라인(GSL)을 공유한다. 즉, 스트링들(ST11~ST13, ST21~ST23, ST31~ST33)은 접지 선택 라인(GSL)에 공통으로 연결된다.
공통 소스 라인(CSL)은 스트링들(ST)에 공통으로 연결된다. 예를 들어, 기판(111) 상의 활성 영역에서, 제 1 내지 제 4 도핑 영역들(311~314)이 연결된다. 예를 들어, 제 1 내지 제 4 도핑 영역들(311~314)은 콘택을 통해 상부 층에 연결된다. 상부 층에서 제 1 내지 제 4도핑 영역들(311~314)이 공통으로 연결될 수 있다.
도 5에 도시된 바와 같이, 동일 깊이의 워드라인들(WL)은 공통으로 연결되어 있다. 따라서, 특정 워드라인(WL)이 선택될 때, 특정 워드라인(WL)에 연결된 모든 스트링들(ST)이 선택된다. 상이한 행의 스트링들(ST)은 상이한 스트링 선택 라인(SSL)에 연결되어 있다. 따라서, 스트링 선택 라인들(SSL1~SSL3)을 선택함으로써, 동일 워드라인(WL)에 연결된 스트링들(ST) 중 비선택 행의 스트링들(ST)이 비트라인들(BL1~BL3)로부터 분리될 수 있다. 즉, 스트링 선택 라인들(SSL1~SSL3)을 선택함으로써, 스트링들(ST)의 행이 선택될 수 있다. 그리고, 비트라인들(BL1~BL3)을 선택함으로써, 선택 행의 스트링들(ST)이 열 단위로 선택될 수 있다.
실시 예에 있어서, 프로그램 및 읽기 동작 시에, 스트링 선택 라인들(SSL1~SSL2) 중 하나가 선택된다. 즉, 프로그램 및 읽기 동작은 스트링들(ST11~ST13, ST21~ST23, ST31~ST33)의 행 단위로 수행된다.
실시 예에 있어서, 프로그램 및 읽기 동작 시에, 선택 행의 선택 워드라인에 선택 전압이 인가되고, 비선택 워드라인들에 비선택 전압이 인가된다. 예를 들어, 선택 전압은 프로그램 전압(Vpgm) 또는 읽기 전압(Vr)이다. 예를 들어, 비선택 전압은 패스 전압(Vpass) 또는 비선택 읽기 전압(Vread)이다. 즉,프로그램 및 읽기 동작은 스트링들(ST11~ST13, ST21~ST23, ST31~ST33)의 선택 행의 워드라인 단위로 수행된다.
실시 예에 있어서, 프로그램될 메모리 셀에 대응하는 비트라인에 제 1 전압이 인가된다. 그리고, 프로그램 금지될 메모리 셀에 대응하는 비트라인에 제 2 전압이 인가된다. 아래에서는, 프로그램될 메모리 셀에 대응하는 비트라인을 선택된 비트라인이라 부르기로 한다. 그리고, 프로그램 금지될 메모리 셀에 대응하는 비트라인을 비선택된 비트라인이라 부르기로 한다.
아래에서는, 프로그램 동작 시에, 스트링들(ST11~ST13, ST21~ST23, ST31~ST33)의 제 1 행이 선택되는 것으로 가정한다. 그리고, 제 2 비트라인(BL2)이 선택되는 것으로 가정한다. 또한, 제 1 및 제 3 비트라인들(BL1, BL3)이 비선택되는 것으로 가정한다.
도 6은 본 발명에 따른 프로그램 동작시 바이어스 인가 방법에 대한 제 1 실시 예를 보여주는 도면이다. 도 6을 참조하면, 워드라인(WL4) 및 비트라인(BL0)에 연결된 메모리 셀(MC)에 대한 프로그램 동작시 바이어스 인가 방법은 다음과 같다. 아래에서는, 프로그램될 메모리 셀(MC)을 포함하는 스트링(ST21)은 프로그램 스트링이고, 프로그램될 메모리 셀을 포함하지 않는 스트링들(ST11, ST22)은 금지 스트링이다.
우선적으로, 스트링 선택 라인들(SS0, SS1) 및 접지 선택 라인(GSL)에 접지전압(GND)이 인가된다. 이에 금지 스트링들(ST11, ST22)이 플로팅된다. 이때, 금지 스트링들(ST11, ST22)의 채널들(GH11, CH12)의 초기 전압은 접지전압(GND)이다.
동시에, 선택된 비트라인(BL0)에 비트라인 프로그램 전압(예를 들어, 접지 전압(GND))이 인가되고, 비선택된 비트라인(BL1)에 비트라인 프로그램 금지전압(예를 들어, 전원전압(VDD))이 인가된다. 이로써, 비트라인들(BL0, BL1)이 셋업된다.
이후, 선택된 스트링 선택 라인(SSL1)에 전원전압(VDD)이 인가되고, 비선택된 워드라인들(WL0, WL1, WL3)에 패스 전압(Vpass)이 인가되고, 선택된 워드라인(WL2)에 프로그램 전압(Vpgm)이 인가된다. 이로써, 플로팅된 금지 스트링들(ST11, ST22)에 채널 부스팅이 수행되고, 프로그램 스트링(ST21)의 메모리 셀(MC)에 대한 프로그램 실행 동작이 수행된다. 실시 예에 있어서, 선택된 워드라인(WL2)에 소정의 구간동안 패스 전압(Vpass)이 인가된 후에 프로그램 전압(Vpgm)이 인가될 수 있다.
본 발명에 따른 프로그램 전압 인가 방법은, 금지 스트링들(ST11, ST22)의 채널들(GH11, GH22)을 접지전압(GND)으로 초기화시킨 후에 채널 부스팅을 수행한다. 또한, 본 발명에 따른 프로그램 전압 인가 방법은, 채널 부스팅을 수행하면서 비트라인 셋업 동작을 수행한다.
도 7은 도 6에 도시된 프로그램 동작시 타이밍도를 예시적으로 보여주는 도면이다. 도 6 및 도 7을 참조하면, 제 1 워드라인 셋업 구간에서 모든 워드라인, 즉 선택된 워드라인 및 비선택된 워드라인들로 패스 전압(Vpass)이 인가되고, 제 2 워드라인 셋업 구간에서, 선택된 워드라인으로 프로그램 전압(Vpgm)이 인가되고, 비선택된 워드라인들은 패스 전압(Vpass)이 유지된다.
제 1 비트라인 셋업 구간에서 선택된 스트링 선택 라인 및 비선택된 스트링 라인으로 접지전압(GND)이 인가되고, 제 2 비트라인 셋업 구간에서 선택된 스트링 선택 라인으로 전원전압(VDD)이 인가되고 비선택된 스트링 선택 라인으로 접지전압(GND)이 유지된다. 제 1 비트라인 셋업 구간에서, 모든 스트링들은 플로팅되고, 동시에 모든 워드라인들에 패스 전압(Vpass)이 인가된다. 이로써, 모든 스트링들에 대한 채널 부스팅이 수행된다. 이때, 모든 스트링들의 채널들은 채널 부스팅에 의하여 접지전압(VDD)에서부터 부스트 전압(Vbst)으로 상승한다.
또한, 제 1 비트라인 셋업 구간에서 선택된 비트라인으로 접지전압(GND)이 인가되고 비선택된 비트라인으로 전원전압(VDD)이 인가된다. 이후, 제 2 비트라인 셋업 구간에서 선택된 비트라인은, 선택된 스트링 선택 라인에 전원전압(VDD)이 인가됨으로써 선택된 비트라인에 연결된 프로그램 스트링의 채널에 전기적으로 연결된다. 이로써, 선택된 비트라인은 프로그램 스트링의 부스트 전압(Vbst)에 대응하는 전하가 공유된다. 이후, 프로그램 동작을 위하여, 선택된 비트라인에 접지전압(GND)이 인가된다. 이로써, 제 2 비트라인 셋업 동작이 완료된다. 이후, 제 2 워드라인 셋업 구간에서 프로그램 실행 동작이 수행된다.
본 발명의 프로그램 방법은, 제 1 비트라인 셋업 구간에서 모든 스트링들을 채널 부스팅하고, 제 2 비트라인 셋업 구간에서 전하 공유를 통하여 프로그램 스트링의 부스트 전압(Vbst)을 접지전압(GND)으로 접지시킨 후, 프로그램 실행 동작을 수행한다.
도 6 및 도 7에서, 채널 부스트 동작을 수행하기 전에, 모든 스트링들의 초기 채널 전압은 접지 전압(GND)이다. 하지만, 본 발명이 반드시 여기에 국한될 필요는 없다. 본 발명은 채널 부스트 동작을 수행하기 전에, 모든 스트링들의 채널의 채널 전압이 0V보다 높은 소정의 전압(예를 들어, 프리차지 전압)일 수도 있다.
도 8은 본 발명에 따른 프로그램 동작시 바이어스 인가 방법 대한 제 2 실시 예를 보여주는 도면이다. 도 8를 참조하면, 워드라인(WL2) 및 비트라인(BL0)에 연결된 메모리 셀(MC)에 대한 프로그램 동작시 바이어스 인가 방법은 다음과 같다.
우선적으로, 모든 스트링 선택 라인들(SSL0, SSL1)에 전원전압(VDD)이 인가되고, 접지 선택 라인(GSL)에 접지전압(GND)이 인가된다. 동시에, 모든 비트라인들(BL0, BL1)에 프리차지 전압(예를 들어, 전원전압(VDD))이 인가된다. 이에, 모든 스트링들(ST11, ST12, ST22)의 채널들은 전압전압(VDD)에서 스트링 선택 트랜지스터의 문턱전압(Vth) 만큼 뺀 전압(VDD-Vth)으로 초기화된다. 이후, 채널 부스팅을 수행하기 위하여 비선택된 스트링 선택 라인(SSL0)에 접지전압(GND)이 인가된다.
이후, 프로그램 스트링(ST21)의 채널 전압을 접지전압(GND)으로 만들기 위하여 선택된 비트라인(BL0)에 접지전압(GND)이 인가된다. 여기서, 금지 스트링(ST11)은 선택된 비트라인(BL0) 및 공통 선택 라인(CSL)에 전기적으로 차단됨으로써 플로팅 상태이다. 또한, 금지 스트링(ST22)은, 선택된 비트라인(BL0)에 셧오프되고 공통 선택 라인(CSL)에 전기적으로 차단됨으로써, 플로팅 상태가 된다. 여기서, 금지 스트링(ST22)의 채널(CH22)의 초기 전압이 전원전압(VDD)에서 문턱전압(Vth)을 뺀 전압(VDD-Vth)이고, 선택된 스트링 선택 라인(SSL1)에 인가되는 전압이 전원전압(VDD)이기 때문에, 금지 스트링(ST22)은 비트라인(BL0)으로부터 셧오프된다.
이후, 비선택된 워드라인들(WL0, WL1, WL3)에 패스 전압(Vpass)이 인가되고, 선택된 워드라인(WL2)에 프로그램 전압(Vpgm)이 인가된다. 이로써, 플로팅된 금지 스트링들(ST11, ST22)에 채널 부스팅이 수행되고, 프로그램 스트링(ST21)의 메모리 셀(MC)에 대한 프로그램 실행 동작이 수행된다. 실시 예에 있어서, 선택된 워드라인(WL2)에 소정의 구간동안 패스 전압(Vpass)이 인가된 후에 프로그램 전압(Vpgm)이 인가될 수 있다.
본 발명에 따른 프로그램 전압 인가 방법은, 금지 스트링들(ST11, ST22)의 채널들(GH11, GH22)을 프리차지 전압(VDD-Vth)으로 초기화시킨 후 채널 부스팅을 수행한다. 또한, 본 발명에 따른 프로그램 전압 인가 방법은, 채널 부스팅을 수행하면서 비트라인 셋업 동작을 수행한다.
도 9는 도 8에 도시된 프로그램 동작시 타이밍도를 예시적으로 보여주는 도면이다. 도 8 및 도 9를 참조하면, 제 1 워드라인 셋업 구간에서 모든 워드라인들, 즉 선택된 워드라인 및 비선택된 워드라인들로 패스 전압(Vpass)이 인가되고, 제 2 워드라인 셋업 구간에서, 선택된 워드라인으로 프로그램 전압(Vpgm)이 인가되고, 비선택된 워드라인들은 패스 전압(Vpass)이 유지된다.
제 1 비트라인 셋업 구간에서 선택된 스트링 선택 라인 및 비선택된 스트링 라인으로 전원전압(VDD)이 인가되고, 선택된 비트라인 및 비선택된 비트라인으로 전원전압(VDD)이 인가된다. 이로써, 모든 스트링들은 전원전압(VDD)에서 문턱전압(Vth)을 뺀 전압(VDD-Vth)만큼 프리차지된다. 이때, 선택된 스트링 선택 라인에 대응하는 스트링들은 비트라인들로부터 셧오프되고, 대응하는 스트링들은 플로팅 상태이다.
제 2 비트라인 셋업 구간에서 선택된 스트링 선택 라인으로 전원전압(VDD)이 유지되고, 비선택된 스트링 선택 라인으로 접지전압(GND)이 인가된다. 실시 예에 있어서, 제 2 비트라인 셋업 구간 이전에 비선택된 스트링 선택 라인으로 접지전압(GND)이 인가된다. 이로써, 대응하는 금지 스트링은 비트라인으로부터 전기적으로 차단됨으로써 플로팅 상태이다.
또한, 제 2 비트라인 셋업 구간에서 선택된 비트라인으로 접지전압(GND)이 인가되고, 비선택된 비트라인으로 전원전압(VDD)이 유지된다. 여기서, 비선택된 스트링 선택 라인으로 접지전압(GND)이 인가된 것에 응답하여 선택된 비트라인으로 접지전압(GND)이 인가된다.
제 2 비트라인 셋업 구간에서, 도 9에 도시된 바와 같이 모든 워드라인들로 패스 전압(Vpass)이 인가됨으로써, 플로팅 상태의 금지 스트링들은 채널 부스팅된다. 이후, 제 2 워드라인 셋업 구간에서 프로그램 실행 동작이 수행된다.
본 발명의 프로그램 방법은, 제 1 비트라인 셋업 구간에서 모든 스트링들을 프리차지 전압으로 초기화시키고, 제 2 비트라인 셋업 구간에서 채널 부스팅을 수행한다. 이에, 본 발명의 프로그램 방법은, 금지 스트링들의 초기 채널 전압들을 동일하게 할 수 있다.
도 10은 본 발명에 따른 비휘발성 메모리 장치(100)의 채널 부스팅 방법을 보여주는 흐름도이다. 도 1 내지 도 10을 참조하면, 채널 부스팅 방법은 다음과 같다.
프로그램 동작시, 선택된 메모리 블록에서 모든 스트링들의 채널들에 초기 채널 전압이 인가된다(S110). 여기서, 초기 채널 전압은 접지 전압 혹은 프리차지 전압일 수 있다. 여기서, 초기 채널 전압은, 대응하는 비트라인들을 통하여 스트링들의 채널들로 인가될 수 있다. 모든 스트링들 중에서 모든 금지 스트링들이 플로팅된다(S120). 실시 예에 있어서, 모든 스트링들 중에서 모든 프로그램 스트링들도 플로팅될 수 있다. 비선택된 워드라인들로 패스 전압이 인가됨으로써, 플로팅된 모든 금지 스트링들이 채널 부스팅된다(S130).
상술 된 바와 같이, 본 발명에 따른 채널 부스팅 방법은, 모든 금지 스트링들이 동일한 초기 채널 전압 상태로부터 채널 부스팅된다. 즉, 모든 금지 스트링들은 동일한 초기 조건에서 채널 부스팅이 수행된다.
도 11은 본 발명에 따른 비휘발성 메모리 장치의 프로그램 방법을 예시적으로 보여주는 흐름도이다. 도 1 내지 11을 참조하면, 비휘발성 메모리 장치(100)의 프로그램 방법은 다음과 같다.
프로그램 동작시 프로그램될 데이터가 데이터 입출력 회로(도 1 참조, 140)를 통하여 읽기 및 쓰기 회로(도 1 참조, 130)에 로딩된다(S210). 또한, 전압 발생기(도시되지 않음)는 제어 로직(도 1 참조, 150)의 제어에 따라 프로그램 동작에 필요한 바이어스 전압들(예를 들어, 프로그램 전압, 패스 전압, 고전압, 웰전압, 검증읽기 전압 등)을 생성한다. 우선, 제어 로직(150)은 제 1 프로그램 루프(Loop 0, i=0)를 진행시킨다(S220).
채널 부스팅을 수행하면서 읽기 및 쓰기 회로(130)에 로딩된 데이터에 따라 비트라인들(BL)이 셋업된다(S330)(도 7 및 도 9 참조). 실시 예에 있어서, 채널 부스팅을 수행할 때 모든 금지 스트링들의 초기 채널 전압들은, 접지전압(GND)이거나 프리차지 전압(VDD-Vth)일 수 있다.
이후, 비선택된 워드라인들로 패스 전압이 인가되고, 선택된 워드라인으로 프로그램 전압이 인가됨으로써 메모리 셀들이 프로그램된다(S240). 여기서 프로그램 전압의 레벨은 루프 회수(i)가 증가됨에 따라 소정의 값만큼 증가된다. 프로그램 전압이 인가되기 전에 선택된 워드라인으로 소정의 시간 동안 패스 전압이 인가될 수 있다. 이후, 프로그램 리커버리 동작이 수행된다. 이러한 프로그램 리커버리 동작에서는, 워드라인들(WL) 및 스트링 선택 라인들에 인가된 바이어스 전압들이 디스챠지되고, 비트라인들(BL)에 인가된 전압들이 디스챠지된다.
제어 로직(150)은 프로그램 동작 제대로 수행되었는 지에 대한 검증 동작을 수행한다(S250). 여기서 만일, 검증 동작이 패스되면, 프로그램 동작은 완료된다. 반면에 검증 동작이 페일되면, S260 단계가 진입된다.
이후, 제어 로직(150)은 루프 회수(i)가 최대값인지 판별할 수 있다(S260). 만약, 루프 회수(i)가 최대이면, 프로그램 동작은 실패로 처리된다. 반면에, 루프 회수(i)가 최대가 아니라면, 루프 회수(i)가 1만큼 증가되고, 그 다음 프로그램 루프가 진행된다(S270). 여기서, 루프 회수(i)가 증가함에 따라, 프로그램 전압의 전압 레벨도 소정의 값만큼 증가될 수 있다.
본 발명의 실시 예에 따른 비휘발성 메모리 장치(100)의 프로그램 방법은, 채널 부스팅을 수행하면서 비트라인 셋업 동작을 수행할 수 있다.
도 12는 도 1 내지 도 4를 참조하여 설명된 메모리 블록(BLKi)의 등가 회로의 제 1 응용 예(BLKi_1)를 보여주는 회로도이다. 도 5에 도시된 메모리 블록(BLKi)과 비교하면, 각 스트링(ST)에서, 메모리 셀들(MC1~MC6) 및 공통 소스 라인(CSL) 사이에 두 개의 접지 선택 트랜지스터들(GST1, GST2)이 제공된다. 또한, 동일한 높이의 접지 선택 트랜지스터(GST1 혹은 GST2)에 대응하는 접지 선택 라인들(GSL1, GSL2)은 공통으로 연결된다. 또한, 동일한 스트링(ST)에 대응하는 접지 선택 라인들(GSL1, GSL2)은 공통으로 연결된다.
도 13은 도 1 내지 도 4를 참조하여 설명된 메모리 블록(BLKi)의 등가 회로의 제 2 응용 예(BLKi_2)를 보여주는 회로도이다. 도 12에 도시된 메모리 블록(BLKi_1)과 비교하면, 각 스트링(ST)에서, 메모리 셀들(MC1~MC5) 및 비트라인(BL) 사이에 두 개의 스트링 선택 트랜지스터들(SST1, SST2)이 제공된다.
도 14는 도 1 내지 도 4를 참조하여 설명된 메모리 블록(BLKi)의 등가 회로의 제 3 응용 예(BLKi_3)를 보여주는 회로도이다. 도 13에 도시된 메모리 블록(BLKi_2)과 비교하면, 동일한 스트링(ST)에 대응하는 스트링 선택 라인들(SSL)은 공통으로 연결된다.
도 15는 도 1 내지 도 4를 참조하여 설명된 메모리 블록(BLKi)의 등가 회로의 제 4 응용 예(BLKi_4)를 보여주는 회로도이다. 도 5에 도시된 메모리 블록(BLKi)과 비교하면, 각 스트링에서 스트링 선택 트랜지스터(SST) 및 메모리 셀들(MC1~MC6) 사이에 더미 메모리 셀(DMC)이 제공된다. 더미 메모리 셀들(DMC)은 더미 워드라인(DWL)에 공통으로 연결된다. 즉, 스트링 선택 라인들(SSL1~SSL3) 및 워드라인들(WL1~WL6) 사이에 더미 워드라인(DWL)이 제공된다.
도 16은 도 1 내지 도 4를 참조하여 설명된 메모리 블록(BLKi)의 등가 회로의 제 5 응용 예(BLKi_5)를 보여주는 회로도이다. 도 5에 도시된 메모리 블록(BLKi)과 비교하면, 각 스트링에서 접지 선택 트랜지스터(GST) 및 메모리 셀들(MC1~MC6) 사이에 더미 메모리 셀(DMC)이 제공된다. 더미 메모리 셀들(DMC)은 더미 워드라인(DWL)에 공통으로 연결된다. 즉, 접지 선택 라인(GSL) 및 워드라인들(WL1~WL6) 사이에 더미 워드라인(DWL)이 제공된다.
도 17은 도 1 내지 도 4를 참조하여 설명된 메모리 블록(BLKi)의 등가 회로의 제 6 응용 예(BLKi_6)를 보여주는 회로도이다. 도 5에 도시된 메모리 블록(BLKi)과 비교하면, 각 스트링에서 스트링 선택 트랜지스터(SST) 및 메모리 셀들(MC1~MC5) 사이에 더미 메모리 셀(DMC)이 제공된다. 더미 메모리 셀들(DMC)은 제 1 더미 워드라인(DWL1)에 공통으로 연결된다. 즉, 스트링 선택 라인들(SSL1~SSL3) 및 워드라인들(WL1~WL6) 사이에 제 1 더미 워드라인(DWL1)이 제공된다.
각 스트링에서 접지 선택 트랜지스터(GST) 및 메모리 셀들(MC1~MC5) 사이에 더미 메모리 셀(DMC)이 제공된다. 더미 메모리 셀들(DMC)은 제 2 더미 워드라인(DWL2)에 공통으로 연결된다. 즉, 접지 선택 라인(GSL) 및 워드라인들(WL1~WL5) 사이에 더미 워드라인(DWL2)이 제공된다.
도 18은 도 2에 도시된 메모리 블록(BLKi)의 제 1 실시 예를 보여주는 블록도이다. 도 2에 도시된 메모리 블록(BLKi)과 비교하면, 메모리 블록(BLKi')에서, 필라들(113')은 사각 기둥의 형태로 제공된다. 또한, 제 1 방향을 따라 배치된 필라들(113') 사이에, 절연 물질들(120)이 제공된다.
실시 예에 있어서, 절연 물질들(120)은 제 2 방향을 따라 신장되어 기판(101)에 연결된다. 또한, 절연 물질들(120)은 필라들(113')이 제공되는 영역을 제외한 영역에서 제 1 방향을 따라 신장된다. 즉, 도 2를 참조하여 설명된 제 1 방향을 따라 신장되는 도전 물질들(211~291, 212~292, 213~293))은 절연 물질들(120)에 의해 각각 두 부분들(211a~291a, 211b~291b, 212a~292a, 212b~292b, 213a~293a, 213b~293b)로 분리된다. 즉, 분리된 도전 물질들의 부분들(211a~291a, 211b~291b, 212a~292a, 212b~292b, 213a~293a, 213b~293b)은 전기적으로 절연된다.
제 1 및 제 2 도핑 영역들(311, 312) 상의 영역에서, 각 필라(113')는 제 1 방향으로 신장되는 도전 물질들의 한 부분들(211a~291a) 및 절연막(116)과 하나의 스트링(ST)을 형성하고, 제 1 방향으로 신장되는 도전 물질들의 다른 한 부분들(211b~291b) 및 절연막(116)과 다른 하나의 스트링(ST)을 형성한다.
제 2 및 제 3 도핑 영역들(312, 313) 상의 영역에서, 각 필라(113')는 제 1 방향으로 신장되는 도전 물질들의 한 부분들(212a~292a) 및 절연막(116)과 하나의 스트링(ST)을 형성하고, 제 1 방향으로 신장되는 도전 물질들의 다른 한 부분들(212b~292b) 및 절연막(116)과 다른 하나의 스트링(ST)을 형성한다.
제 3 및 제 4 도핑 영역들(313, 314) 상의 영역에서, 각 필라(113')는 제 1 방향으로 신장되는 도전 물질들의 한 부분들(213a~293a) 및 절연막(116)과 하나의 스트링(ST)을 형성하고, 제 1 방향으로 신장되는 도전 물질들의 다른 한 부분들(213b~293b) 및 절연막(116)과 다른 하나의 스트링(ST)을 형성한다.
즉, 절연막(120)을 이용하여 각 필라(113')의 양 측면에 제공되는 제 1 방향으로 신장되는 도전 물질들(211a~291a, 211b~291b)을 전기적으로 절연함으로써, 각 필라(113')는 두 개의 스트링(ST)을 형성할 수 있다.
도 19는 도 2에 도시된 메모리 블록의 제 2 실시 예를 보여주는 사시도이다. 도 20 도 19의 메모리 블록(BLKj)의 선(Ⅱ-Ⅱ')에 따른 단면도이다. 도 19 및 도 20을 참조하면, 기판(101) 상의 제 2 타입 도핑 영역(315)이 필라들(113)의 하부에 플레이트 형태로 제공되는 것을 제외하면, 메모리 블록(BLKj)은 도 2 내지 도 18을 참조하여 설명된 바와 마찬가지로 구현된다. 따라서, 메모리 블록(BLKj)의 등가 회로 또한 도 5 내지 도 18을 참조하여 설명된 바와 마찬가지로 나타난다.
도 21은 도 2에 도시된 메모리 블록의 제 3 실시 예를 보여주는 사시도이다. 도 22은 도 21의 메모리 블록(BLKp)의 선(Ⅲ-Ⅲ')에 따른 단면도이다. 도 21 및 도 22를 참조하면, 기판(101) 상에 플레이트 형태의 제 2 타입 도핑 영역(315)이 제공된다. 도전 물질들(221'~281')은 플레이트(plate) 형태로 제공된다. 및, 절연막(116')은 필라(113')의 표면층(116')에 제공된다. 필라(113')의 중간층(114')은 p-타입 실리콘을 포함한다. 필라(113')의 중간층(114')은 제 2 방향의 바디(114')로 동작한다. 필라(113')의 내부층(115')은 절연 물질을 포함한다.
도 23은 도 2에 도시된 메모리 블록의 제 4 실시 예를 보여주는 사시도이다. 도 24는 도 23의 메모리 블록(BLKq)의 선(Ⅳ-Ⅳ')에 따른 단면도이다. 도 23 및 도 24를 참조하면, 기판(101) 상에, 제 1 방향을 따라 신장되는 제 1 내지 제 4 상부 워드라인들(UW1~UW4)이 제 2 방향을 따라 순차적으로 제공된다. 제 1 내지 제 4 상부 워드라인들(UW1~UW4)은 제 2 방향을 따라 미리 설정된 거리만큼 이격되어 제공된다. 제 1 방향을 따라 순차적으로 배치되며, 제 2 방향을 따라 제 1 내지 제 4 상부 워드라인들(UW1~UW4)을 관통하는 제 1 상부 필라들(UP1)이 제공된다.
기판(101) 상에, 제 1 방향을 따라 신장되는 제 1 내지 제 4 하부 워드라인들(DW1~DW4)이 제 2 방향을 따라 순차적으로 제공된다. 제 1 내지 제 4 하부 워드라인들(DW1~DW4)은 제 2 방향을 따라 미리 설정된 거리만큼 이격되어 제공된다. 제 1 방향을 따라 순차적으로 배치되며, 제 2 방향을 따라 제 1 내지 제 4 하부 워드라인들(DW1~DW4)을 관통하는 제 1 하부 필라들(DP1)이 제공된다. 및, 제 1 방향을 따라 순차적으로 배치되며, 제 2 방향을 따라 제 1 내지 제 4 하부 워드라인들(DW1~DW4)을 관통하는 제 2 하부 필라들(DP2)이 제공된다. 실시 예에 있어서, 제 1 하부 필라들(DP1) 및 제 2 하부 필라들(DP2)은 제 2 방향을 따라 평행하게 배치될 수 있다.
기판(101) 상에, 제 1 방향을 따라 신장되는 제 5 내지 제 8 상부 워드라인들(UW5~UW8)이 제 2 방향을 따라 순차적으로 제공된다. 제 5 내지 제 8 상부 워드라인들(UW5~UW8)은 제 2 방향을 따라 미리 설정된 거리만큼 이격되어 제공된다. 제 1 방향을 따라 순차적으로 배치되며, 제 2 방향을 따라 제 5 내지 제 8 상부 워드라인들(UW5~UW8)을 관통하는 제 2 상부 필라들(UP2)이 제공된다.
제 1 및 제 2 하부 필라들(DP1, DP2)의 상부에 제 1 방향으로 신장되는 공통 소스 라인(CSL)이 제공된다. 실시 예에 있어서, 공통 소스 라인(CSL)은 n-타입 실리콘이다. 실시 예에 있어서, 공통 소스 라인(CSL)이 금속 혹은 폴리 실리콘 등과 같이 극성을 갖지 않는 도전 물질로 구현될 때, 공통 소스 라인(CSL) 및 제 1 및 제 2 하부 필라들(DP1, DP2) 사이에 n-타입 소스들이 추가적으로 제공될 수 있다. 실시 예에 있어서, 공통 소스 라인(CSL) 및 제 1 및 제 2 하부 필라들(DP1, DP2)은 콘택 플러그들을 통해 각각 연결될 수 있다.
제 1 및 제 2 상부 필라들(UP1, UP2) 상부에 드레인들(320)이 각각 제공된다. 실시 예에 있어서, 드레인들(320)은 n-타입 실리콘이다. 드레인들(320)의 상부에 제 3 방향을 따라 신장되는 복수의 비트라인들(BL1~BL3)이 제 1 방향을 따라 순차적으로 제공된다. 실시 예에 있어서, 비트라인들(BL1~BL3)은 금속으로 구현된다. 실시 예에 있어서, 비트라인들(BL1~BL3) 및 드레인들(320)은 콘택 플러그들을 통해 연결될 수 있다.
제 1 및 제 2 상부 필라들(UP1, UP2) 각각은 표면층(116'') 및 내부층(114'')을 포함한다. 제 1 및 제 2 하부 필라들(DP1, DP2) 각각은 표면층(116'') 및 내부층(114'')을 포함한다. 제 1 및 제 2 상부 필라들(UP1, UP2), 및 제 1 및 제 2 하부 필라들(DP1, DP2)의 표면층(116'')은 블로킹 절연막, 전하 저장막, 및 터널링 절연막을 포함한다.
터널 절연막은 열산화막을 포함한다. 전하 저장막(118)은 질화막 혹은 금속 산화막(예를 들어, 알루미늄 산화막, 하프늄 산화막 등)을 포함한다. 블로킹 절연막은(119)은 단일층 혹은 다층으로 형성될 수 있다. 블로킹 절연막(119)은 터널 절연막 및 전하 저장막 보다 높은 유전상수를 갖는 고유전막(예를 들어, 알루미늄 산화막, 하프늄 산화막 등)일 수 있다. 실시 예에 있어서, 터널 절연막, 전하 저장막, 및 블로킹 절연막은 ONO (oxide-nitride-oxide)를 구현할 수 있다.
제 1 및 제 2 상부 필라들(UP1, UP2), 및 제 1 및 제 2 하부 필라들(DP1, DP2)의 내부층(114'')은 p-타입 실리콘이다. 제 1 및 제 2 상부 필라들(UP1, UP2), 및 제 1 및 제 2 하부 필라들(DP1, DP2)의 내부층(114'')은 바디로 동작한다.
제 1 상부 필라들(UP1) 및 제 1 하부 필라들(DP1)은 제 1 파이프라인 콘택들(PC1)을 통해 연결된다. 실시 예에 있어서, 제 1 상부 필라들(UP1) 및 제 1 하부 필라들(DP1)의 표면층들(116'')은 제 1 파이프라인 콘택들(PC1)의 표면층들을 통해 각각 연결된다. 제 1 파이프라인 콘택들(PC1)의 표면층들은 제 1 상부 필라들(UP1) 및 제 1 하부 필라들(DP1)의 표면층들(116'')과 동일한 물질들로 구현된다.
실시 예에 있어서, 제 1 상부 필라들(UP1) 및 제 1 하부 필라들(DP1)의 내부층들(114'')은 제 1 파이프라인 콘택들(PC1)의 내부층들을 통해 각각 연결된다. 제 1 파이프라인 콘택들(PC1)의 내부층들은 제 1 상부 필라들(UP1) 및 제 1 하부 필라들(DP1)의 내부층들(114'')과 동일한 물질들로 구현된다.
즉, 제 1 상부 필라들(UP1) 및 제 1 내지 제 4 상부 워드라인들(UW1~UW4)은 제 1 상부 스트링들을 형성하고, 제 1 하부 필라들(DP1) 및 제 1 내지 제 4 하부 워드라인들(DW1~DW4)은 제 1 하부 스트링들을 형성한다. 제 1 상부 스트링들 및 제 1 하부 스트링들은 각각 제 1 파이프라인 콘택들(PC1)을 통해 연결된다. 제 1 상부 스트링들의 일단에 드레인들(320) 및 비트라인들(BL1~BL3)이 연결된다. 제 1 하부 스트링들의 일단에 공통 소스 라인(CSL)이 연결된다. 즉, 제 1 상부 스트링들 및 제 1 하부 스트링들은 비트라인들(BL1~BL3) 및 공통 소스 라인(CSL) 사이에 연결된 복수의 스트링들을 형성한다.
마찬가지로, 제 2 상부 필라들(UP2) 및 제 5 내지 제 8 상부 워드라인들(UW5~UW8)은 제 2 상부 스트링들을 형성하고, 제 2 하부 필라들(DP2) 및 제 1 내지 제 4 하부 워드라인들(DW1~DW4)은 제 2 하부 스트링들을 형성한다. 제 2 상부 스트링들 및 제 2 하부 스트링들은 제 2 파이프라인 콘택들(PC2)을 통해 연결된다. 제 2 상부 스트링들의 일단에 드레인들(320) 및 비트라인들(BL1~BL3)이 연결된다. 제 2 하부 스트링들의 일단에 공통 소스 라인(CSL)이 연결된다. 즉, 제 2 상부 스트링들 및 제 2 하부 스트링들은 비트라인들(BL1~BL3) 및 공통 소스 라인(CSL) 사이에 연결되는 복수의 스트링들을 형성한다.
하나의 스트링에 8 개의 트랜지스터들이 제공되고, 제 1 내지 제 3 비트라인들(BL1~BL3) 각각에 두 개의 스트링들이 연결되는 것을 제외하면, 메모리 블록(BLKi_7)의 등가 회로는 도 2과 마찬가지로 나타날 것이다. 하지만, 메모리 블록(BLKi_7)의 워드라인들, 비트라인들, 및 스트링들의 수는 한정되지 않는다.
실시 예에 있어서, 제 1 및 제 2 파이프라인 콘택들(PC1, PC2) 내의 바디들(114'')에 채널을 형성하기 위하여, 제 1 및 제 2 파이프라인 콘택 게이트들(미도시)이 각각 제공될 수 있다. 실시 예에 있어서, 제 1 및 제 2 파이프라인 콘택 게이트들(미도시)은 제 1 및 제 2 파이프라인 콘택들(PC1, PC2)의 표면상에 제공된다.
실시 예에 있어서, 인접한 하부 필라들(DP1,DP2)에서 하부 워드라인들(DW1~DW4)이 공유되는 것으로 설명한다. 하지만, 상부 필라들(UP1, 혹은 UP2)에 인접한 상부 필라들이 추가될 때, 인접한 상부 필라들은 상부 워드라인들(UW1~UW4 혹은 UW5~UW8)을 공유하도록 구현될 수 있다.
도 25는 본 발명의 실시 예에 따른 메모리 시스템을 보여주는 블록도이다. 도 25를 참조하면, 메모리 시스템(1000)은 비휘발성 메모리 장치(1100) 및 메모리 제어기(1200)를 포함한다.
비휘발성 메모리 장치(1100)는 프로그램 동작시 금지 스트링들의 초기 채널 전압들을 동일하게 만든 후에 채널 부스팅을 수행하도록 구현된다. 실시 예에 있어서, 비휘발성 메모리 장치(1100)는 도 1에 도시된 비휘발성 메모리 장치(100)와 동일한 구현 및 동작으로 구현된다.
메모리 제어기(1200)는 외부(예를 들어, 호스트)의 요청에 따라 비휘발성 메모리 장치(1100)를 제어한다. 실시 예에 있어서, 메모리 제어기(1200)는 비휘발성 메모리 장치(1100)의 읽기, 쓰기, 및 소거 동작을 제어한다.
메모리 제어기(1200)는 비휘발성 메모리 장치(1100) 및 호스트 사이에 인터페이스를 인가한다. 메모리 제어기(1200)는 비휘발성 메모리 장치(1100)를 제어하기 위한 펌웨어(firmware)를 구동한다. 메모리 제어기(1200)는 중앙처리장치(1210), 버퍼(1220), 에러정정회로(1230), 롬(1240), 호스트 인터페이스(1250), 및 메모리 인터페이스(1260)를 포함한다.
중앙처리장치(1210)는 메모리 제어기(1200)의 전반적인 동작을 제어한다. 버퍼(1220)는 중앙처리장치(1210)의 동작 메모리로서 이용된다. 호스트의 쓰기 요청시, 호스트로부터 입력된 데이터는 버퍼(1220)에 임시로 저장된다. 또한, 호스트의 읽기 요청시, 비휘발성 메모리 장치(1100)로부터 읽혀진 데이터는 버퍼(1220)에 임시로 저장된다. 에러정정회로(1230)는 쓰기 요청시 버퍼(1220)에 저장된 데이터를 에러정정코드에 의해 디코딩한다. 이때, 디코딩된 데이터 및 이용된 에러정정코드 값은 비휘발성 메모리 장치(1100)에 저장된다. 한편, 에러정정회로(1230)는 읽기 요청시 비휘발성 메모리 장치(1200)로부터 읽혀진 데이터를 에러정정코드 값을 이용하여 복원시킨다. 여기서 에러정정코드 값은 읽혀진 데이터에 포함된다. 롬(1240)은 메모리 제어기(1200)를 구동하기 위하여 필요한 데이터를 저장한다.
호스트 인터페이스(1250)는 호스트 및 메모리 제어기(1200) 사이의 데이터 교환을 수행하기 위한 프로토콜을 포함한다. 실시 예에 있어서, 메모리 제어기(1200)는 USB (Universal Serial Bus) 프로토콜, MMC (multimedia card) 프로토콜, PCI (peripheral component interconnection) 프로토콜, PCI-E (PCI-express) 프로토콜, ATA (Advanced Technology Attachment) 프로토콜, Serial-ATA 프로토콜, Parallel-ATA 프로토콜, SCSI (small computer small interface) 프로토콜, ESDI (enhanced small disk interface) 프로토콜, 및 IDE (Integrated Drive Electronics) 프로토콜 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 외부(호스트)와 통신하도록 구현된다.
메모리 인터페이스(1260)는 비휘발성 메모리 장치(1100)와 메모리 제어기(1200) 사이의 인터페이싱한다.
본 발명의 메모리 시스템(1000)은 프로그램 동작시 금지 스트링들이 동일한 초기 채널 전압을 가짐으로써, 패스 전압을 결정하는 것이 어렵지 않다. 이에, 본 발명의 메모리 시스템(1000)은, 동일한 초기 채널 전압을 갖지 못하는 일반적인 메모리 시스템과 비교하여 프로그램 디스터번스를 줄일 수 있다.
도 26은 본 발명의 실시 예에 따른 메모리 카드에 대한 블록도이다. 도 26을를 참조하면, 메모리 카드(2000)는 플래시 메모리 장치(2100), 버퍼 메모리 장치(2200) 및 그것들을 제어하는 메모리 제어기(2300)를 포함한다.
플래시 메모리 장치(2100)는, 프로그램 동작시 금지 스트링들의 초기 채널 전압들을 동일하게 만든 후에 채널 부스팅을 수행하도록 구현된다. 실시 예에 있어서, 플래시 메모리 장치(2100)는 도 1에 도시된 비휘발성 메모리 장치(100)와 동일한 구현 및 동작으로 구현된다.
버퍼 메모리 장치(2200)는 메모리 카드(2000)의 동작 중 생성되는 데이터를 임시로 저장하기 위한 장치이다. 버퍼 메모리 장치(2200)는 디램 혹은 에스램 등으로 구현될 수 있다.
메모리 제어기(2300)는 호스트 및 플래시 메모리(2100)에 사이에 연결된다. 호스트로부터의 요청에 응답하여, 메모리 제어기(2300)는 플래시 메모리 장치(2100)를 억세스한다.
메모리 제어기(2300)는 마이크로 프로세서(2310), 호스트 인터페이스(2320), 및 플래시 인터페이스(2330)를 포함한다.
마이크로 프로세서(2310)는 펌웨어(firmware)를 구동하도록 구현된다. 호스트 인터페이스(2320)는 호스트와 플래시 인터페이스(2330) 사이에 데이터 교환을 수행하기 위한 카드(예를 들어, MMC) 프로토콜을 통해 호스트와 인터페이싱한다.
이러한 메모리 카드(2000)는 멀티미디어 카드(Multimedia Card: MMC), 보안 디지털(Security Digital: SD), miniSD, 메모리 스틱(Memory Stick), 스마트미디어(SmartMedia), 트랜스플래시(TraSTFlash) 카드 등에 적용가능하다.
본 발명의 따른 메모리 카드(2000)는 스트링들이 동일한 초기 채널 전압으로부터 채널 부스팅됨으로써 패스 전압을 최적화시키는 데 유리하다. 이러한 패스 전압의 최적화는 프로그램 디스터번스를 줄이게 됨으로써, 저장된 데이터 신뢰성의 향상된다. 또한, 본 발명에 따른 메모리 카드(2000)는 채널 부스팅을 수행하면서 동시에 비트라인 셋업 동작을 수행함으로써, 데이터를 빠르고 또한 안전하게 저장시킬 수 있다.
도 27은 본 발명의 실시 예에 따른 모비낸드에 대한 블록도이다. 도 27을 참조하면, 모비낸드(3000)는 낸드 플래시 메모리 장치(3100) 및 제어기(3200)를 포함할 수 있다.
낸드 플래시 메모리 장치(3100)는 단품의 낸드 플래시 메모리 장치들이 하나의 패키지(예를 들어, FBGA, Fine-pitch Ball Grid Array)에 적층됨으로써 구현될 수 있다. 여기서, 단품의 낸드 플래시 메모리 장치들 각각은, 프로그램 동작시 금지 스트링들의 초기 채널 전압들을 동일하게 만든 후에 채널 부스팅을 수행하도록 구현된다. 실시 예에 있어서, 단품의 낸드 플래시 메모리 장치들 각각은 도 1에 도시된 비휘발성 메모리 장치(100)와 동일한 구현 및 동작으로 구현된다.
제어기(3200)는 제어기 코어(3210), 호스트 인터페이스(3220) 및 낸드 인터페이스(3230)를 포함한다. 제어기 코어(3210)는 모비낸드(3000)의 전반적인 동작을 제어한다. 호스트 인터페이스(3220)는 제어기(3210)와 호스트의 MMC(Multi Media Card) 인터페이싱을 수행한다. 낸드 인터페이스(3230)는 낸드 플래시 메모리 장치(3100)와 제어기(3200)의 인터페이싱을 수행한다. 만약, 낸드 플래시 메모리 장치(3100)의 단품 상태의 낸드 플래시 메모리 장치가 도 21에 도시된 비휘발성 메모리 장치(420)와 동일하게 구현된다면, 제어기(3200)는 도 21에 도시된 메모리 제어기(440)와 동일하게 구현된다.
모비낸드(3000)는 호스트로부터 전원전압들(VDD, VDDq)을 인가받는다. 여기서, 전원전압(VDD: 3V)은 낸드 플래시 메모리 장치(3100) 및 낸드 인터페이스(3230)에 공급되고, 전원전압(VDDq: 1.8V/3V)은 제어기(3200)에 공급된다.
본 발명에 따른 모비낸드(3000)는 프로그램 동작시 채널 부스팅을 수행하면서 비트라인 셋업 동작을 수행함으로써, 프로그램 시간을 단축할 수 있다. 이로써, 본 발명의 모비낸드(3000)는 대용량 데이터를 저장하는데 이점이 있다.
한편, 본 발명은 솔리드 스테이트 드라이버(Solid State Drive: 이하, 'SSD'라고 함)에 적용가능하다.
도 28은 본 발명의 실시 예에 따른 SSD에 대한 블록도이다. 도 28을 참조하면, SSD(4000)는 복수의 플래시 메모리 장치들(4100) 및 SSD 제어기(4200)를 포함한다.
복수의 플래시 메모리 장치들(4100) 각각은, 프로그램 동작시 금지 스트링들의 초기 채널 전압들을 동일하게 만든 후에 채널 부스팅을 수행하도록 구현된다. 실시 예에 있어서, 플래시 메모리 장치(4100)는 도 1에 도시된 비휘발성 메모리 장치(100)와 동일한 구현 및 동작으로 구현된다.
SSD 제어기(4200)는 복수의 플래시 메모리 장치들(4100)을 제어한다. SSD 제어기(4200)는 중앙처리장치(4210), 호스트 인터페이스(4220), 캐쉬 버퍼(4230), 및 플래시 인터페이스(4240)를 포함한다.
호스트 인터페이스(4220)는 중앙처리장치(4210)의 제어에 따라 호스트와 ATA 프로토콜 방식으로 데이터를 교환한다. 여기서 호스트 인터페이스(4220)는 SATA(Serial Advanced Technology Attachment) 인터페이스, PATA(Parallel Advanced Technology Attachment) 인터페이스, ESATA(External SATA) 인터페이스 등 중에서 어느 하나이다.
호스트 인터페이스(4220)를 통해 호스트로부터 입력되는 데이터나 호스트로 전송되어야 할 데이터는 중앙처리장치(4210)의 제어에 따라 CPU 버스를 경유하지 않고 캐시 버퍼(4230)를 통해 전달된다.
캐쉬 버퍼(4230)는 외부와 플래시 메모리 장치들(4100) 간의 이동 데이터를 임시로 저장한다. 또한, 캐쉬 버퍼(4230)는 중앙처리장치(4210)에 의해서 운용될 프로그램을 저장하는 데에도 사용된다. 캐쉬 버퍼(4230)는 일종의 버퍼 메모리로 간주할 수 있으며, 에스램(SRAM)으로 구현될 수 있다.
플래시 인터페이스(4240)는 저장 장치로 사용되는 플래시 메모리 장치들(4100)과 SSD 제어기(4200) 사이의 인터페이싱을 수행한다. 플래시 인터페이스(4240)는 낸드 플래시 메모리, 원내드(One-NAND) 플래시 메모리, 멀티 레벨 플래시 메모리, 싱글 레벨 플래시 메모리를 지원하도록 구현될 수 있다.
본 발명에 따른 SSD(4000)는 금지 스트링들이 동일한 초기 채널 전압을 갖도록 채널 부스팅을 수행함으로써, 프로그램 디스터번스를 줄이기 위한 패스 전압을 최적화시킬 수 있다. 곧, 본 발명에 따른 SSD(400)는, 데이터의 신뢰성이 향상된다.
도 29은 도 28에 도시된 SSD(4000)를 갖는 컴퓨팅 시스템에 대한 블록도이다. 도 29를 참조하면, 컴퓨팅 시스템(5000)은, 중앙처리장치(5100), 롬(5200), 램(5300), 입출력 장치(5400), 및, SSD(5500)를 포함한다.
중앙처리장치(5100)는 시스템 버스에 연결된다. 롬(5200)은 컴퓨팅 시스템(5000)을 구동하는데 필요한 데이터가 저장된다. 이러한 데이터에는 개시 명령 시퀀스, 혹은 기본적인 입/출력 동작 시스템(예를 들어, BIOS) 시퀀스 등이다. 램(5300)은 중앙처리장치(5100)가 실행될 때 생성되는 데이터가 임시로 저장된다.
입출력 장치(5400)는, 실시 예에 있어서, 키보드, 포인팅 장치(마우스), 모니터, 모뎀, 등이 입출력 장치 인터페이스를 통하여 시스템 버스에 연결된다.
SSD(5500)는 읽기 가능한 저장 장치로써, 도 28에 도시된 SSD(4000)와 동일하게 구현된다.
도 30은 도 28에 도시된 SSD(4000)를 갖는 전자기기에 대한 블록도이다. 도 30을 참조하면, 전자기기(6000)는, 프로세서(6100), 롬(6200), 램(6300), 및 플래시 인터페이스(6400), 및 SSD(6500)을 포함한다.
프로세서(6100)는 펌웨어 코드 혹은 임의의 코드를 실행하기 위하여 램(6300)을 억세스한다. 또한, 프로세서(6100)는 개시 명령 시퀀스 혹은 기본 입출력 동작 시스템 시퀀스들과 같은 고정 명령 시퀀스들을 실행하기 위하여 롬(6200)에 억세스한다. 플래시 인터페이스(6400)는 전자기기(6000)와 SSD(6500) 사이의 인터페이싱을 수행한다.
SSD(6500)는 전자기기(6000)에 착탈이 가능할 수 있다. SSD(6500)는, 도 28에 도시된 SSD(4000)와 동일하게 구현된다.
본 발명의 전자기기(6000)는 셀룰러 폰, 개인 디지털 보조기(Personal Digital Assistants: PDAs), 디지털 카메라, 캠코더, 및 휴대용 오디오 재생장치(예를 들어, MP3), PMP 등이 될 수 있다.
도 31는 도 28에 도시된 SSD(4000)를 이용하는 서버 시스템에 대한 블록도이다. 도 31를 참조하면, 서버 시스템(7000)은 서버(7100), 및 서버(7100)를 구동하는 데 필요한 데이터를 저장하는 SSD(7200)를 포함한다. 여기서 SSD(7200)는, 도 28에 도시된 SSD(4000)와 동일한 구현 및 동일한 동작으로 구현된다.
서버(7100)는 응용 통신 모듈(7110), 데이터 처리 모듈(7120), 업그레이드 모듈(7130), 스케줄링 센터(7140), 로컬 리소스 모듈(7150), 및 리페어 정보 모듈(7160)을 포함한다.
응용 통신 모듈(7110)은 서버(7100)와 네트워크에 연결된 컴퓨팅 시스템과 통신하거나 혹은 서버(7100)과 SSD(7200)이 통신하도록 구현된다. 응용 통신 모듈(7110)은 사용자 인터페이스를 통하여 인가된 데이터 혹은 정보를 데이터 처리 모듈(7120)로 전송한다.
데이터 처리 모듈(7120)은 로컬 리소스 모듈(7150)에 링크된다. 여기서 로컬 리소스 모듈(7150)은 서버(7100)에 입력된 데이터 혹은 정보를 근거로 하여 사용자에게 리페어 숍들(repair shops)/딜러들(dealers)/기술적인 정보의 목록을 인가한다.
업그레이드 모듈(7130)은 데이터 처리 모듈(7120)과 인터페이싱 한다. 업그레이드 모듈(7130)은 SSD(7200)로부터 전송된 데이터 혹은 정보를 근거로 하여 펌웨어, 리셋 코드, 진단 시스템 업그레이드 혹은 다른 정보들을 전자기기(appliance)에 업그레이드한다.
스케쥴링 센터(7140)는 서버(7100)에 입력된 데이터 혹은 정보를 근거로 하여 사용자에게 실시간의 옵션을 허용한다.
리페어 정보 모듈(7160)은 데이터 처리 모듈(7120)과 인터페이싱한다. 리페어 정보 모듈(7160)은 사용자에게 리페어 관련 정보(예를 들어, 오디오, 비디오, 혹은 문서 파일)를 인가하는데 이용된다. 데이터 처리 모듈(7120)은 SSD(7100)으로부터 전달된 정보를 근거로하여 관련된 정보를 패키징한다. 그 뒤, 이러한 정보는 SSD(7200)에 전송되거나 혹은 사용자에게 디스플레이된다.
본 발명의 실시 예에 따른 메모리 시스템 혹은 저장 장치는 다양한 형태들의 패키지를 이용하여 실장 될 수 있다. 실시 예에 있어서, 본 발명의 실시 예에 따른 메모리 시스템 혹은 저장 장치는 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP), 등과 같은 패키지들을 이용하여 실장될 수 있다.
한편, 본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지로 변형할 수 있다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허 청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
100: 비휘발성 메모리 장치
110: 메모리 셀 어레이
120: 어드레스 디코더
130: 읽기 및 쓰기 회로
140: 데이터 입출력 회로
150: 제어 로직
ST11, ST21, ST22: 스트링
110: 메모리 셀 어레이
120: 어드레스 디코더
130: 읽기 및 쓰기 회로
140: 데이터 입출력 회로
150: 제어 로직
ST11, ST21, ST22: 스트링
Claims (10)
- 하나의 비트라인에 적어도 두 개의 스트링들이 연결되는 비휘발성 메모리 장치의 채널 부스팅 방법에 있어서:
선택된 메모리 블록의 스트링들의 채널들에 초기 채널 전압을 인가하는 단계;
상기 스트링들 중에서 프로그램되지 않는 셀을 갖는 금지 스트링들을 플로팅하는 단계; 및
상기 플로팅된 금지 스트링들을 채널 부스팅하는 단계를 포함하는 채널 부스팅 방법. - 제 1 항에 있어서,
상기 초기 채널 전압은 비트라인 프로그램 전압인 채널 부스팅 방법. - 제 1 항에 있어서,
상기 초기 채널 전압은 비트라인 프로그램 금지전압인 채널 부스팅 방법. - 제 1 항에 있어서,
상기 스트링들 각각은, 기판과 교차하는 방향으로 신장되어 대응하는 비트라인에 연결되는 채널 부스팅 방법. - 제 4 항에 있어서,
프로그램될 메모리 셀을 갖는 프로그램 스트링들은 셧오프됨으로써 플로팅되는 채널 부스팅 방법. - 제 4 항에 있어서,
선택된 비트라인들에 대응하는 금지 스트링들은 셧오프됨으로써 플로팅되고, 비선택된 비트라인들에 대응하는 금지 스트링들 전기적으로 차단됨으로써 플로팅되는 채널 부스팅 방법. - 제 4 항에 있어서,
비선택된 워드라인들로 패스 전압이 인가됨으로써 상기 채널 부스팅이 수행되는 채널 부스팅 방법. - 하나의 비트라인에 적어도 두 개의 스트링들이 연결되고, 기판 상에 수직한 방향으로 순차적으로 제공되는 메모리 셀들의 그룹들을 포함하는 비휘발성 메모리 장치의 프로그램 방법에 있어서:
채널 부스팅을 수행하면서 비트라인 셋업 동작을 수행하는 단계; 및
선택된 워드라인으로 프로그램 전압을 인가함으로써 프로그램 실행 동작을 수행하는 단계를 포함하는 프로그램 방법. - 기판과 교차하는 방향으로 신장되어 대응하는 비트라인에 연결되는 복수의 스트링들을 포함하고,
상기 복수의 스트링들은, 선택된 스트링 선택 라인 및 선택된 비트라인에 대응하는 프로그램 스트링; 및 비선택된 스트링 선택 라인 및 상기 선택된 비트라인에 대응하는 적어도 하나의 제 1 금지 스트링 혹은 선택된 스트링 선택 라인 및 비선택된 비트라인에 대응하는 적어도 하나의 제 2 금지 스트링을 포함하고,
프로그램 동작시 상기 적어도 하나의 제 1 금지 스트링 및 상기 적어도 하나의 제 2 금지 스트링은, 동일한 초기 채널 전압으로 인가된 후에 채널 부스팅을 수행하는 비휘발성 메모리 장치. - 기판과 교차하는 방향으로 신장되어 대응하는 비트라인에 연결되는 복수의 스트링들을 포함하고,
상기 복수의 스트링들은, 선택된 스트링 선택 라인 및 선택된 비트라인에 대응하는 프로그램 스트링; 및 비선택된 스트링 선택 라인 및 상기 선택된 비트라인에 대응하는 적어도 하나의 제 1 금지 스트링 혹은 선택된 스트링 선택 라인 및 비선택된 비트라인에 대응하는 적어도 하나의 제 2 금지 스트링을 포함하고, 프로그램 동작시 상기 적어도 하나의 제 1 금지 스트링 및 상기 적어도 하나의 제 2 금지 스트링은, 동일한 초기 채널 전압으로 인가된 후에 채널 부스팅을 수행하는 비휘발성 메모리 장치; 및
상기 비휘발성 메모리 장치를 제어하는 메모리 제어기를 포함하는 메모리 시스템.
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