KR102447476B1

KR102447476B1 - 암복호 장치, 그것을 포함하는 저장 장치 및 그것의 암복호 방법

Info

Publication number: KR102447476B1
Application number: KR1020150117323A
Authority: KR
Inventors: 최홍묵; 이헌수; 박상현
Original assignee: 삼성전자주식회사
Priority date: 2015-08-20
Filing date: 2015-08-20
Publication date: 2022-09-27
Also published as: KR20170023302A; US20170054550A1; CN106470102A; CN106470102B; US10396978B2

Abstract

본 발명에 따른 암복호 장치는, 임의의 위치의 블록 데이터로부터 데이터 암호 동작을 수행하는데 필요한 트윅값들을 발생하는 적어도 하나의 트윅값 발생기, 및 상기 트윅값들을 이용하여 상기 블록 데이터부터 순차적으로 블록 데이터들을 암복호시키는 복수의 암복호 코어들을 포함한다.

Description

암복호 장치, 그것을 포함하는 저장 장치 및 그것의 암복호 방법{CRYPTO DEVICE, STORAGE DEVICE HAVING THE SAME, AND ENC/DECRYPTION METHOD THEREOF}

본 발명은 암복호 장치, 그것을 포함하는 저장 장치, 및 그것의 암복호 방법에 관한 것이다.

데이터 암호화 표준(Data Encryption Standard: DES)은 여러 나라들과 ANSI(American National Standards Institute)에서 표준으로 채용된 블록 암호화 프로토콜이다. 이외에도 블록 암호화 프로토콜에는 3-DES 및 AES(Advanced Encryption Standard) 등이 있다. 블록 암호화 프로토콜에는 여러 가지 동작 모드들 즉, ECB(Electronic Codebook), CBC(Cipher Block Chaining), OFB(Output Feedback), 및 CFB(Cipher Feedback), XEX(Xor-Encrypt-Xor), XTS(XEX encryption mode with tweak and ciphertext stealing) 등을 정의하고 있다. 데이터 네트워크에서 암호화 장치는 데이터 보안을 위하여 블록 암호(block cipher)와 그것을 이용해서 실제 암호화를 수행하는 다양한 동작 모드들을 이용한다.

본 발명의 목적은 신규한 암복호 장치, 그것을 포함한 저장 장치 및 그것의 암복호 방법을 제공하는데 있다.

본 발명의 실시 예에 따른 암복호 장치의 암복호 방법은, 순차적인 블록 데이터들 중 암복호 동작을 개시하는 임의의 위치의 블록 데이터에 대응하는 트윅값을 발생하는 단계, 및 상기 트윅값을 이용하여 상기 블록 데이터부터 상기 암복호 동작을 수행하는 단계를 포함한다.

실시 예에 있어서, 상기 트윅값을 발생하는 단계는, 원시 원소와 암호화된 초기 트윅값의 곱셈 연산을 수행하는 단계를 포함한다.

실시 예에 있어서, 초기 트윅값을 암호화시켜 상기 암호화된 초기 트윅값을 발생하는 단계를 더 포함한다.

실시 예에 있어서, 상기 트윅값을 발생하는 단계는, 상기 임의의 위치에 대응하여 일련번호만큼 상기 곱셈 연산을 업데이트시키는 단계를 포함한다.

실시 예에 있어서, 상기 곱셈 연산을 업데이트시키는데 필요한 싸이클의 개수는, 하나의 블록 데이터에 대한 암복호 동작을 수행하는데 필요한 싸이클의 개수보다 적다.

실시 예에 있어서, 상기 곱셈 연산을 업데이트시키는 단계는, XOR(exclusive or) 연산 혹은 쉬프트 연산을 수행하는 단계를 포함한다.

실시 예에, 상기 암복호 동작은 복수의 암복호 코어들 각각에서 수행된다.

실시 예에 있어서, 상기 암복호 동작을 수행하는 단계는, 상기 복수의 암복호 코어들에서 상기 순차적인 블록 데이터들에 대하여 순차적으로 암복호 동작을 수행하는 단계를 포함한다.

실시 예에 있어서, 상기 암복호 동작을 수행하는 단계는, 상기 복수의 암복호 코어들에서 상기 암복호 동작을 수행하는데 필요한 트윅값들을 순차적으로 입력 받는 단계를 더 포함한다.

실시 예에 있어서, 상기 암복호 동작을 수행하는 단계는, 상기 복수의 암복호 코어들 각각에서 상기 순차적인 블록 데이터들에 대하여 순차적으로 암복호 동작을 수행하는 단계를 포함한다.

실시 예에 있어서, 상기 트윅값로부터 상기 암복호 동작에 필요한 트윅값들을 순차적으로 발생하는 단계; 및 상기 트윅값 및 상기 트윅값들을 저장하는 단계를 더 포함한다.

본 발명의 실시 예에 따른 암복호 장치의 암호화 동작 방법은: 초기 트윅값을 암호화시키는 초기화 동작을 수행하는 단계; 임의의 블록 데이터의 위치에 대한 트윅값을 발생하기 위하여 상기 암호화된 트윅값과 원시 원소를 이용하여 적어도 하나의 곱셈 동작을 수행하는 단계; 및 상기 트윅값을 이용하여 복수의 암복호 코어들에서 상기 블록 데이터부터 순차적으로 데이터 암호 동작을 수행하는 단계를 포함한다.

실시 예에 있어서, 상기 암복호 장치의 동작 모드가 가속 모드인지를 판별하는 단계를 더 포함한다.

실시 예에 있어서, 상기 동작 모드가 상기 가속 모드일 때, 상기 복수의 암복호 코어들에서 동시에 데이터 암호 동작들이 수행된다.

실시 예에 있어서, 상기 동작 모드가 상기 가속 모드일 때, 상기 복수의 암복호 코어들에서 순차적으로 데이터 암호 동작들이 수행된다.

실시 예에 있어서, 상기 복수의 암복호 코어들에서 상기 데이터 암호 동작들에 필요한 트윅값들을 순차적으로 입력 받는 단계를 더 포함한다.

실시 예에 있어서, 상기 임의의 블록 데이터의 위치에 대한 정보를 입력 받는 단계를 더 포함한다.

실시 예에 있어서, 상기 암복호 장치는 순차적인 복수의 섹터 데이터들에 대한 암호화 동작을 수행하고, 상기 복수의 섹터 데이터들 각각은 순차적인 블록 데이터들을 포함하고, 상기 복수의 섹터 데이터들 중 어느 하나에 대한 암호화 동작을 바이패스 할 지를 판별하는 단계를 더 포함한다.

실시 예에 있어서, 상기 암호화 동작을 바이패스 할지를 판별하는 단계는, 상기 복수의 섹터 데이터들 중 상기 어느 하나에 에러 존재 여부로 결정하는 단계를 포함한다.

실시 예에 있어서, 상기 암호화 동작에서 상기 어느 하나의 섹터 데이터를 바이패스시킬 때, 다음 섹터의 트윅값을 계산하기 위하여 상기 바이패스되는 섹터 데이터에 대응하는 곱셈 연산을 계속적으로 업데이트시키는 단계를 더 포함한다.

본 발명의 실시 예에 따른 암복호 장치는, 임의의 위치의 블록 데이터로부터 데이터 암호 동작을 수행하는데 필요한 트윅값들을 발생하는 적어도 하나의 트윅값 발생기, 및 상기 트윅값들을 이용하여 상기 블록 데이터부터 순차적으로 블록 데이터들을 암복호시키는 복수의 암복호 코어들을 포함한다.

실시 예에 있어서, 상기 적어도 하나의 트윅값 발생기는 상기 복수의 암복호 코어들 각각에 상기 트윅값들을 제공하는 트윅값 발생기들을 포함한다.

실시 예에 있어서, 상기 적어도 하나의 트윅값 발생기는, 상기 복수의 암복호 코어들에 순차적으로 상기 트윅값들을 제공한다.

실시 예에 있어서, 상기 트윅값들을 저장하는 복수의 저장소들을 더 포함한다.

실시 예에 있어서, 상기 트윅값들은 제 1 트윅값들과 제 2 트윅값들을 포함하고, 상기 제 1 트윅값들을 순차적으로 저장하는 제 1 저장소; 및 상기 제 2 트윅값들을 순차적으로 저장하는 제 2 저장소를 포함한다.

본 발명의 실시 예에 따른 저장 장치는, 적어도 하나의 비휘발성 메모리 장치; 및 상기 적어도 하나의 비휘발성 메모리 장치를 제어하는 메모리 제어기를 포함하고, 상기 메모리 제어기는, 순차적인 섹터 데이터들 각각의 에러를 검출 혹은 정정하는 에러 정정 회로; 및 상기 섹터 데이터들을 랜덤하게 암복호시키는 암복호 회로를 포함한다.

실시 예에 있어서, 상기 암복호 회로는, 상기 섹터 데이터들에 에러가 존재하지 않을 때 순차적으로 상기 섹터 데이터들에 대한 암복호 동작을 수행한다.

실시 예에 있어서, 상기 암복호 회로는, 상기 섹터 데이터들 중 어느 하나에 에러가 존재할 때, 상기 어느 하나의 섹터 데이터는 암복호 동작에서 바이패스시킨다.

실시 예에 있어서, 상기 섹터 데이터들 중 어느 하나에 에러가 존재할 때, 상기 에러 정정 회로는 상기 어느 하나의 섹터 데이터의 에러를 정정하고, 상기 암복호 회로는 정정된 섹터 데이터에 대한 암복호 동작을 수행한다.

실시 예에 있어서, 상기 섹터 데이터들 중 어느 하나에 에러가 존재할 때, 외부로부터 상기 어느 하나의 섹터 데이터가 새롭게 입력되고, 상기 암복호 회로는 새로운 섹터 데이터에 대한 암복호 동작을 수행한다.

실시 예에 있어서, 상기 저장 장치는 SSD(solid state drive)이다.

본 발명의 실시 예에 따른 암복호 장치, 그것을 포함한 저장 장치 및 그것의 암복호 방법은, 섹터 내의 임의의 위치에 있는 블록 데이터를 즉시 암복호 동작을 시작할 수 있다. 이로써, 암복호 시간을 줄일 수 있을 뿐만 아니라, 줄어든 암복호 시간만큼 전력 소모량이 감소될 수 있다.

또한, 본 발명의 실시 예에 따른 암복호 장치, 그것을 포함한 저장 장치 및 그것의 암복호 방법은, 트윅값을 저장하는 저장소를 공유함으로써 종래의 그것과 비교하여 칩 사이즈를 줄일 수 있다.

도 1은 본 발명의 개념을 예시적으로 설명하기 위한 도면이다.
도 2는 AES-XTS 블록 암호 과정을 예시적으로 보여주는 도면이다.
도 3은 AES-XTS 블록 복호 과정을 예시적으로 보여주는 도면이다.
도 4는 본 발명의 실시 예에 따른 암호화 동작을 설명하는 도면이다.
도 5는 본 발명의 실시 예에 따른 복수의 암복호 코어들을 이용한 암호화 동작을 예시적으로 보여주는 도면이다.
도 6은 본 발명의 다른 실시 예에 따른 복수의 암복호 코어들을 이용한 암호화 동작을 예시적으로 보여주는 도면이다.
도 7은 본 발명의 또 다른 실시 예에 따른 복수의 암복호 코어들을 이용한 암호화 동작을 예시적으로 보여주는 도면이다.
도 8은 본 발명의 또 다른 실시 예에 따른 복수의 암복호 코어들을 이용한 암호화 동작을 예시적으로 보여주는 도면이다.
도 9는 본 발명의 또 다른 실시 예에 따른 복수의 암복호 코어들을 이용한 암호화 동작을 예시적으로 보여주는 도면이다.
도 10은 원시 원소(α)에 의해 곱셈 동작을 수행하는 과정을 예시적으로 보여주는 도면이다.
도 11은 원시 원소(α)에 의해 두 번의 곱셈 동작을 수행하는 과정을 예시적으로 보여주는 도면이다.
도 12는 본 발명의 실시 예에 따른 암복호 장치의 정상 모드의 암호화 동작을 예시적으로 설명하는 도면이다.
도 13은 본 발명의 실시 예에 따른 암복호 장치의 가속 모드의 암호화 동작에 대한 실시 예를 설명하는 도면이다.
도 14는 본 발명의 실시 예에 따른 암복호 장치의 가속 모드의 암호화 동작에 대한 다른 실시 예를 설명하는 도면이다.
도 15는 본 발명의 실시 예에 따른 암복호 장치를 보여주는 블록도이다.
도 16은 본 발명의 다른 실시 예에 따른 암복호 장치를 보여주는 블록도이다.
도 17은 본 발명의 또 다른 실시 예에 따른 암복호 장치를 보여주는 블록도이다.
도 18은 본 발명의 또 다른 실시 예에 따른 암복호 장치를 보여주는 블록도이다.
도 19는 본 발명의 또 다른 실시 예에 따른 암복호 장치를 보여주는 블록도이다.
도 20은 본 발명의 실시 예에 따른 암복호 장치의 암복호 방법을 예시적으로 보여주는 흐름도이다.
도 21은 본 발명의 실시 예에 따른 저장 장치를 보여주는 블록도이다.
도 22는 본 발명의 실시 예에 따른 저장 장치의 암호화 방법을 보여주는 흐름도이다.
도 23은 본 발명의 실시 예에 따른 전자 장치를 예시적으로 보여주는 블록도이다.
도 24는 본 발명의 실시 예에 따른 SSD를 예시적으로 보여주는 블록도이다.
도 25는 본 발명의 실시 예에 따른 모바일 장치를 예시적으로 보여주는 블록도이다.

아래에서는 도면들을 이용하여 본 발명의 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있을 정도로 본 발명의 내용을 명확하고 상세하게 기재할 것이다.

본 발명의 개념에 따른 실시 예들은 다양한 변경들을 가할 수 있고 여러 가지 형태들을 가질 수 있으므로 실시 예들을 도면에 예시하고 본 명세서에서 상세하게 설명하고자 한다. 그러나, 이는 본 발명의 개념에 따른 실시 예들을 특정한 개시 형태들에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물, 혹은 대체물을 포함한다.

제 1 혹은 제 2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만, 예컨대 본 발명의 개념에 따른 권리 범위로부터 벗어나지 않은 채, 제 1 구성 요소는 제 2 구성 요소로 명명될 수 있고 유사하게 제 2 구성 요소는 제 1 구성 요소로도 명명될 수 있다.

어떤 구성 요소가 다른 구성 요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성 요소에 직접적으로 연결되어 있거나 혹은 접속되어 있을 수도 있지만, 중간에 다른 구성 요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성 요소가 다른 구성 요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는 중간에 다른 구성 요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성 요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 혹은 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.

본 명세서에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로서, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 혹은 "가지다" 등의 용어는 본 명세서에 기재된 특징, 숫자, 단계, 동작, 구성 요소, 부분품 혹은 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 혹은 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 부분품 혹은 이들을 조합한 것들의 존재 혹은 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.

다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 나타낸다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 갖는 것으로 해석되어야 하며, 본 명세서에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.

도 1은 본 발명의 개념을 예시적으로 설명하기 위한 도면이다. 도 1을 참조하면, 본 발명의 암호화 동작은, 순차적인 복수의 블록 데이터들(P1 ~ Pk, k는 2 이상의 정수) 중 어느 하나의 블록 데이터(Pj, j는 1 이상의 정수)를 랜덤하게 암호화시킬 수 있다. 즉, 블록 데이터(P1 ~ Pk) 중 랜덤 위치의 블록 데이터(Pj)부터 암호화 동작을 시작할 수 있다. 도 1에서는 랜덤 위치의 블록 데이터(Pj)로부터 순차적으로 암호화 동작이 수행된 후에, 제 1 블록 데이터(P1)에 대한 암호화 동작이 수행될 수 있다. 하지만, 본 발명의 암호화 동작이 여기에 제한되지 않는다고 이해되어야 할 것이다.

한편, 도 1에서는 암호화 동작에 대하여 설명하였다. 하지만, 본 발명의 상술한 것은 여기에 제한되지 않는 실시 예에 불과하다고 이해되어야 할 것이다. 본 발명은 복호화 동작에도 유사하게 적용될 수 있다.

실시 예에 있어서, 본 발명의 암호화 동작은 비밀 정보를 블록 단위로 암호화시키는 블록 암호(block cipher)를 사용하는 다양의 종류의 동작 모드에 적용가능하다. 여기서 동작 모드는, ECB(electronic codebook), CBC(cipher block chaning), CFB(cipher feedback), OFB(output feedback), CTR(counter), LRW(Liskow, Rivest, and Wagenr), XEX(xor encrypt xor), XTS(XEX with tweak and ciphertext stealing), CMC(CBC mask CBC), EME(ECB mask ESB) 등 일 수 있다. 아래에서는 설명의 편의를 위하여 동작 모드가 XTS 모드라고 가정하겠다.

일반적인 XTS 모드는 섹터 기반 장치(sector-based device)에 저장되어 있는 데이터의 암복호화를 수행하다. 섹터 기반이기 때문에, 섹터마다 새로운 키 혹은 트윅값(tweak value)로 암복호화가 수행되었다. 여기서 섹터의 크기는 512 Bytes, 520 Bytes, 1K Bytes, 4K Bytes 등으로 다양하다. XTS 모드로 암복호화를 할 경우 섹터 단위로 암복호화가 수행이 되기 때문에, 섹터 내의 임의의 위치에 있는 데이터를 암복호화 하는 것이 어렵다.

반면에, 본 발명의 암복호 동작은 섹터 내의 임의의 위치의 블록 데이터에 대한 암복호 동작을 개시할 수 있다. 이로써, 본 발명의 암복호 동작은, 암복호 시간을 줄일 수 있을 뿐만 아니라, 줄어든 암복호 시간만큼 전력 소모량을 감소시킬 수 있다.

일반적으로 저장 장치는 AES(advanced encryption standard)-XTS 블록 암호를 주요하게 사용하고 있다. 아래에서는 AES-XTS 블록 암/복호화 동작을 간단하게 설명하겠다.

도 2는 AES-XTS 블록 암호 과정을 예시적으로 보여주는 도면이다. 도 2를 참조하면, 블록 암호 과정은 다음과 같다. 평문(plain text)인 블록 데이터(P)와 트윅값(Tj)이 XOR(exclusive OR) 연산된다. 여기서 트윅값(Tj)은 제 1 암호 연산값과 원시 원소(α)의 업데이트 값(α^j)의 곱셈 연산값이다. 제 1 암호 연산값은 제 2 키(Key2)을 이용하여 초기 트윅값(i)을 암호화시킨 값이고, j는 복수의 블록 데이터들 중 블록 데이터(P)의 위치 정보에 대응하는 일련 번호이다. 여기서 제 1 암호 연산은 AES 알고리즘에 의해 수행된다. 제 2 암호 연산값(CC)은 제 1 키(Key1)을 이용하여 XOR 연산값(PP)을 암호화시킨 값이다. 여기서 제 2 암호 연산은 AES 알고리즘에 의해 수행된다. 제 2 암호 연산값(CC)와 트윅값(Tj)이 XOR 연산됨으로써, 암호문(cipher text)인 암호화된 블록 데이터(C)가 발생된다.

실시 예에 있어서, 제 1 암호 연산 및 제 2 암호 연산은 하나의 암복호 코어(crypto core)에서 처리될 수 있다. 다른 실시 예에 있어서, 제 1 암호 연산 및 제 2 암호 연산은 서로 다른 암복호 코어들에서 처리될 수 있다.

도 3은 AES-XTS 블록 암호 과정을 예시적으로 보여주는 도면이다. 도 3을 참조하면, 블록 암호 과정은 다음과 같다. 암호문(cipher text)인 암호화된 블록 데이터(C)와 트윅값(Tj)이 XOR(exclusive OR) 연산된다. 여기서 트윅값(Tj)은 암호 연산값과 원시 원소(α)의 업데이트 값(α^j)의 모듈러 곱셈값이다. 암호 연산값은 제 2 키(Key2)를 이용하여 초기 트윅값(i)을 암호화시킨 값이고, j는 암호화된 블록 데이터(C)의 위치 정보에 대응하는 일련 번호이다. 복호 연산값(PP)은 제 1 키(Key1)을 이용하여 XOR 연산값(CC)을 복호화시킨 값이다. 여기서 복호 연산은 AES 알고리즘에 의해 수행된다. 복호 연산값(PP)과 트윅값(Tj)이 XOR 연산됨으로써, 평문인 블록 데이터(P)가 발생된다.

도 4는 본 발명의 실시 예에 따른 암호화 동작을 설명하는 도면이다. 도 4를 참조하면, 암호화 동작은 1024개 순차적인 블록 데이터들(P1 ~ P1024)을 암호화시켜, 1024개의 암호화된 블록 데이터들(C1 ~ C1024)을 발생할 수 있다. 여기서 암호화 대상이 되는 블록 데이터들의 개수가 1024개에 제한되지 않는다고 이해되어야 할 것이다.

실시 예에 있어서, 하나의 블록 데이터는 16 Byte일 수 있다. 하지만, 본 발명의 블록 데이터의 크기가 여기에 제한되지 않는다고 이해되어야 할 것이다. 도 4에 도시된 섹터 데이터는 128개의 블록 데이터들로 구성된다. 실시 예에 있어서, 섹터 데이터의 크기는 2 K Byte일 수 있다. 상설된 섹터 데이터는 본 발명을 제한하지 않는 실시 예에 불과하다고 이해되어야 할 것이다.

본 발명의 암호화 동작은, 도 4에 도시된 바와 같이, 초기화 동작, 곱셈 동작, 및 데이터 암호 동작을 포함할 수 있다.

초기화 동작은 제 2 키(Key2)와 암호 알고리즘(AES_Enc)을 이용하여 초기 트윅값(i)을 암호화시킴으로써, 암호화된 트윅값을 발생할 수 있다. 곱셈 동작은, 암호화된 트윅값과 대응하는 일련 번호 (j)만큼 원시 원소(α)를 업데이트시킨 값을 곱함으로써, 트윅값(Tj)을 발생할 수 있다. 데이터 암호 동작은 제 1 키(Key1), 업데이트된 트윅값(Tj), 및 암호 알고리즘(AES_Enc)을 이용하여 블록 데이터(P1 ~ P1024) 각각을 암호화시킴으로써, 암호화된 블록 데이터(C1 ~ C1024) 각각을 발생할 수 있다.

실시 예에 있어서, 데이터 암호화 동작은, 블록 데이터(P1 ~ P1024) 중 랜덤한 위치에서부터 순차적으로 수행될 수 있다.

실시 예에 있어서, 데이터 암호화 동작은 복수의 암복호 코어들에서 병렬적으로 수행될 수 있다.

한편, 도 4에서는 곱셈 동작과 데이터 암호 동작이 구분되어 도시되지만, 본 발명이 여기에 제한될 필요는 없다. 본 발명의 곱셈 동작에 필요한 싸이클의 개수가 데이터 암호 동작에 필요한 싸이클들의 개수보다 상대적으로 훨씬 적기 때문에, 데이터 암호 동작 내에 곱셈 동작이 포함될 수도 있다. 한편, 상술한 암호화 동작(초기화 동작, 곱셈 동작, 데이터 암호 동작)은 본 발명을 제한하지 않는 실시 예들에 불과하다고 이해되어야 할 것이다.

아래에서는 복수의 암복호 코어들에서 병렬적으로 수행되는 암호화 동작을 설명하도록 하겠다.

도 5는 본 발명의 실시 예에 따른 복수의 암복호 코어들을 이용한 암호화 동작을 예시적으로 보여주는 도면이다. 도 5에서는 설명의 편의를 위하여 8개의 암복호 코어들이 사용된다고 가정하겠다. 하지만, 본 발명의 암호화 동작에 사용되는 암복호 코어들의 개수는 여기에 제한되지 않는다고 이해되어야 할 것이다. 또한, 도 5의 도시된 암호화 동작은, 암복호 코어 입장에서 바라본 타이밍이다. 따라서, 암복호 코어 외부에서 수행되는 도 4에 도시된 곱셈 동작에 대한 타이밍은, 도 5에는 도시되어 있지 않다. 도 5에서 단지 각 블록의 데이터 암호화 동작에 곱셈 동작이 포함되었다고 가정하겠다.

도 5를 참조하면, 전체 암호화 동작 시간(t_crypto)은 초기화 동작 시간(t_ini)과 데이터 암호 동작 시간(t_enc)을 포함할 수 있다.

초기화 동작 시간(t_ini)에서 XTS 모드에 필요한 초기화 동작이 수행될 수 있다. 초기 트윅값(i) 및 암호 알고리즘을 이용하여 암호화된 트윅값이 발생될 수 있다.

데이터 암호 동작 시간(t_enc)에서 암호화 코어들 각각은, 대응하는 블록 데이터의 암호화 동작에 필요한 트윅값을 입력 받고, 업데이트된 트윅값(Tj) 및 제 1 키(Key1)를 이용하여 대응하는 블록 데이터부터 순차적으로 데이터 암호 동작을 수행할 수 있다. 예를 들어, 제 1 암복호 코어(Crypto Core 1)는 제 1 블록 데이터(P1), 제 9 블록 데이터(P9), ..., 제 1017 블록 데이터(P1017)을 순차적으로 암호화시킬 수 있다. 나머지 암복호 코어들도 유사하게 데이터 암호 동작을 수행할 수 있다.

실시 예에 있어서, 트윅값(Tj)은 복수의 코어들 각각에 대응하는 복수의 곱셈기들로부터 입력될 수 있다. 여기서 복수의 곱셈기들 각각은 도 4에 도시된 곱셈 동작을 수행할 수 있다. 다른 실시 예에 있어서, 트윅값(Tj)은 복수의 코어들 각각에 대응하는 복수의 레지스터들로부터 입력될 수 있다. 여기서 복수의 레지스터들에 저장된 트윅값들은 하나의 곱셈기로부터 발생된 것들일 수 있다. 여기서 곱셈기는 도 4에 도시된 곱셈 동작을 수행할 수 있다. 상술된 암호화 동작은 본 발명을 제한시키지 않는 실시 예들에 불과하다고 이해되어야 할 것이다.

한편, 도 5에서는 데이터 암호 동작에 필요한 트윅값들(예, Tj)이 암복호 코어들에 동시에 입력된다고 가정하였기 때문에, 트윅값 입력 시간이 나타나지 않을 수 있다. 하지만, 본 발명이 반드시 여기에 제한될 필요는 없다. 본 발명의 암호화 동작에서 트윅값들이 암복호 코어들에 순차적으로 입력될 수 있다.

도 6은 본 발명의 다른 실시 예에 따른 복수의 암복호 코어들을 이용한 암호화 동작을 예시적으로 보여주는 도면이다. 도 6을 참조하면, 암호화 동작은, 도 5에 도시된 그것과 비교하여, 암복호 코어들에서 순차적으로 데이터 암호 동작을 시작한다. 순차적으로 데이터 암호 동작을 수행하는 이유는, 대응하는 업데이트 트윅값들이 순차적으로 입력되기 때문이다. 따라서, 도 6에 도시된 바와 같이, 전체 암호화 동작 시간(t_crypto_1)은, 도 5의 그것과 비교하여 트윅값 입력 시간(t_tweak_in)을 더 포함할 수 있다. 여기서 트윅값 입력 시간(t_tweak_in)은 제 2 내지 제 8 암복호 코어들에 트윅값들이 순차적으로 입력되는 시간이다. 한편, 도 6에서 상술한 암호화 동작은 본 발명을 제한하지 않는 실시 예들에 불과하다고 이해되어야 할 것이다.

한편, 암복호 코어들에서 순차적으로 데이터 암호 동작을 수행하는 이유는, 트윅값들이 순차적으로 입력되기 때문이라고 볼 수도 있지만, 다른 관점에서 데이터가 순차적으로 입력되기 때문이라고도 볼 수 있다. 예를 들어, 16 Byte의 데이터가 각 암복호 코어에 순차적으로 들어오기 때문에, 그 시간 동안에 순차적으로 트윅값이 업데이트되는 것이다.

한편, 본 발명의 암호화 동작은 임의의 위치의 블록 데이터로부터 데이터 암호 동작을 개시할 수 있다. 임의의 블록 데이터 위치에서 데이터 암호 동작을 수행하기 위해서, 임의의 블록 데이터에 대응하는 트윅값(Tj)이 설정되어야 한다.

도 7은 본 발명의 또 다른 실시 예에 따른 복수의 암복호 코어들을 이용한 암호화 동작을 예시적으로 보여주는 도면이다. 도 7을 참조하면, 암호화 동작은, 도 5에 도시된 그것과 비교하여, 데이터 암호 동작을 시작하는 데이터 블록(P897)이 다르다. 여기서 데이터 암호 동작이 시작되는 데이터 블록(P897)은, 예시적으로 도시된 것일 뿐, 본 발명을 제한시키지 않을 것이다.

일반적인 암호화 동작은, 순차적으로 블록 데이터를 암호화시키고, 이로 인하여 블록 데이터의 에러 발생될 경우, 에러를 정정한 뒤 블록 데이터를 암호화시켜야 했다. 이에 블록 데이터의 에러 정정 시간이 암호화 동작시간에 포함되어야 했다. 하지만, 본 발명의 암호화 동작은, 임의의 위치에서 암호화 동작을 개시함으로써, 에러가 없는 블록 데이터를 먼저 암호화시키고, 동시에 에러가 있는 블록 데이터를 에러 정정함으로써, 이러한 에러 정정 시간을 전체 암호화 동작 시간(t_crypto_2)로부터 감출 수 있다. 이러한 효과로 인하여, 아래에서는 임의의 위치의 데이터 블록으로부터 데이터 암호 동작을 개시하는 것에 대하여 암호화 동작의 가속 모드라고 부르겠다.

도 7에서는 암호화 가속을 위하여 제 897 데이터 블록(P897)부터 데이터 암호 동작이 시작된다. 이에, 전체적인 암호화 동작 시간(t_crypto-2)은, 도 5에 도시된 그것과 비교하여, 제 897 데이터 블록(P897)에 대응하는 트윅값(T₈₉₇)을 발생하는 XTS 모드 가속 시간(t_tweak_acc)을 더 포함할 수 있다.

도 8은 본 발명의 또 다른 실시 예에 따른 복수의 암복호 코어들을 이용한 암호화 동작을 예시적으로 보여주는 도면이다. 도 8을 참조하면, 암호화 동작은, 도 7에 도시된 그것과 비교하여 복수의 암복호 코어들에서 순차적으로 데이터 암호 동작을 개시할 수 있다. 이에, 전체적인 암호화 동작 시간(t_crypto_3)은 도 7에 도시된 그것과 비교하여 트윅값 입력 시간(t_tweak_in)을 더 포함할 수 있다.

한편, 도 5 내지 도 8에서는 암복호 코어들에서 동시에 혹은 순차적으로 데이터 암호 동작이 수행되었다. 하지만, 본 발명의 암호화 동작이 여기에 제한되지 않을 것이다. 본 발명의 암복호 코어들 각각에서 순차적으로/동시에 데이터 암호 동작들이 수행될 수도 있다.

도 9는 본 발명의 또 다른 실시 예에 따른 복수의 암복호 코어들을 이용한 암호화 동작을 예시적으로 보여주는 도면이다. 도 9를 참조하면, 암호화 동작은, 각 암복호 코어들에서 순차적으로 수행될 수 있다. 예를 들어, 제 1 암복호 코어에서는 제 1 블록 데이터(P1)부터 제 128 블록 데이터(P128)가 순차적으로 암호화될 수 있다. 나머지 암복호 코어들도 이와 유사하게 데이터 암호 동작을 수행할 수 있다.

아래에서는 트윅값을 계산하는데 필요한 원시 원소(α)에 의해 곱셈 동작(업데이트)에 대하여 설명하도록 하겠다.

도 10은 원시 원소(α)에 의해 곱셈 동작을 수행하는 과정을 예시적으로 보여주는 도면이다. 설명의 편의를 위하여 도 2에서 설명된 바와 같이 곱셈기에 입력되는 암호화된 트윅값이 A[127:0]이고, 곱셈기로부터 출력되는 트윅값이 Y1[127:0]이라고 가정하겠다. 도 10을 참조하면, 곱셈 동작은, 아래와 같은 쉬프트 연산 혹은 XOR 연산으로 표현될 수 있다.

Y1[127] = A[126]^A[7], Y1[126:123] = A[125:122], Y1[122] = A[121]^A[7], Y1[121] = A[120]^A[7], Y1[120] = A[7], Y1[119:113]= A[118:112], Y1[112] = A[127], Y1[111:105] = A[110:104], Y1[104] = A[119], Y1[103:97] = A[102:96], Y1[96] = A[111], Y1[95:89] = A[94:88], Y1[88] = A[103], Y1[87:81] = A[86:80], Y1[80] = A[95], Y1[79:73] = A[78:72], Y1[72] = A[87], Y1[71:65] = A[70:64], Y1[64] = A[79], Y1[63:57] = A[62:56], Y1[56] = A[71], Y1[55:49] = A[54:48], Y1[48] = A[63], Y1[47:41] = A[46:40], Y1[40] = A[55], Y1[39:33] = A[38:32], Y1[32] = A[47], Y1[31:25] =A[30:24], Y1[24] = A[39], Y1[23:17] = A[22:16], Y1[16] = A[31], Y1[15:9] = A[14:8], Y1[8] = A[23], Y1[7:1] = A[6:0], Y1[0] = A[15] 여기서, "^"는 XOR 연산을 나타내는 연산자이다.

도 11은 원시 원소(α)에 의해 두 번의 곱셈 동작을 수행하는 과정을 예시적으로 보여주는 도면이다. 도 11을 참조하면, 2번의 곱셈 동작은 아래와 같은 쉬프트 연산 혹은 XOR 연산으로 표현될 수 있다.

Y2[127]=A[125]^A[6], Y2[126:124]=A[124:122], Y2[123]=A[121]^A[7], Y2[122]=A[120]^A[7]^A[6], Y2[121]=A[7]^A[6], Y2[120]=A[6], Y2[119:114]=A[117:112], Y2[113]=A[127], Y2[112]=A[126]^A[7], Y2[111:106]=A[109:104], Y2[105:104]=A[119:118], Y2[103:98]=A[101:96], Y2[97:96]=A[111:110], Y2[95:90]=A[93:88], Y2[89:88]=A[103:102], Y2[87:82]=A[85:80], Y2[81:80]=A[95:94], Y2[79:74]=A[77:72], Y2[73:72]=A[87:86], Y2[71:66]=A[69:64], Y2[65:64]=A[79:78], Y2[63:58]=A[61:56], Y2[57:56]=A[71:70], Y2[55:50]=A[53:48], Y2[49:48]=A[63:62], Y2[47:42]=A[45:40], Y2[41:40]=A[55:54], Y2[39:34]=A[37:32], Y2[33:32]=A[47:46], Y2[31:26]=A[29:24], Y2[25:24]=A[39:38], Y2[23:18]=A[21:16], Y2[17:16]=A[31:30], Y2[15:10]=A[13:8], Y2[9:8]=A[23:22], Y2[7:2]=A[5:0], Y2[1:0]=A[15:14]

한편, 도 10 및 도 11에서는 한 번의 곱셈 동작 및 두 번의 곱셈 동작을 통해 트윅값들(Y1, Y2)이 계산되는 과정이 설명되었다. 유사하게, n 번의 곱셈 동작을 통해 업데이트된 트윅값(Tj, 도 2 참조)도 계산될 수 있다.

도 12는 본 발명의 실시 예에 따른 암복호 장치의 정상 모드의 암호화 동작을 예시적으로 설명하는 도면이다. 도 12에서는 설명의 편의를 위하여, 4개의 순차적인 섹터 데이터들(SEC1 ~ SEC4)가 암호화되고, 암복호 코어는 16 Bytes씩 암호 연산을 수행하고, 각 블록 데이터의 암호 연산에 필요한 시간은 15 싸이클들이라고 가정하겠다. 실시 예에 있어서, 섹터 데이터들(SEC1 ~ SEC4) 각각의 크기는 1 K Byte일 수 있다. 상술한 섹터 데이터의 크기는 본 발명을 제한하지 않는 실시 예에 불과하다고 이해되어야 할 것이다.

도 12를 참조하면, 정상 모드에서는, 15 싸이클들마다 곱셈 연산이 수행됨으로써, 업데이트된 트윅값(Tj, 도 2 참조)이 발생될 것이다. 즉, 정상 모드의 암호화 동작시 트윅값(Tj)은 15 싸이클들마다 순차적으로 암복호 코어에 업데이트될 수 있다.

실시 예에 있어서, 암호화 동작을 위하여 256개의 업데이트된 트윅값들이 15 싸이클마다 순차적으로 발생하고 및 암복호 코어에 입력될 수 있다. 다른 실시 예에 있어서, 암호화 동작을 위하여 256개의 업데이트된 트윅값들이 소정의 싸이클들 동안에 발생 및 저장되고, 암호 연산이 필요할 때마다 대응하는 트윅값들이 암복호 코어에 입력될 수도 있다.

실시 예에 있어서, 섹터 데이터들(SEC1 ~ SEC4) 각각의 암호 연산에서 초기 트윅값(i)은 서로 다를 수 있다. 다른 실시 예에 있어서, 섹터 데이터들(SEC1 ~ SEC4) 각각의 암호 연산에서 초기 트윅값(i)은 서로 동일할 수 있다.

도 13은 본 발명의 실시 예에 따른 암복호 장치의 가속 모드의 암호화 동작에 대한 실시 예를 설명하는 도면이다. 도 13에서는 설명의 편의를 위하여 4개의 순차적인 섹터 데이터들(SEC1 ~ SEC4) 중 제 2 섹터 데이터(SEC2)의 제 65 블록 데이터(P65)부터 데이터 암호 동작이 개시되고, 각 섹터 데이터는 64개의 블록 데이터들로 구성된다고 가정하겠다. 도 13을 참조하면, 임의의 블록 데이터(예, P65)에 대한 데이터 암호 동작이 개시되기 전에, 임의의 블록 데이터(P65)에 대응하는 복수번(예, 64번)의 곱셈 동작들이 수행될 수 있다. 이러한 복수번의 곱셈 동작들에 의해 임의의 데이터 블록(P65)에 대응하는 트윅값(예T₆₅)이 계산될 수 있다. 즉, 64번의 트윅값이 업데이트 될 수 있다. 곱셈 동작 하나에 한 싸이클이 이용된다면, 64 싸이클이 트윅값을 계산하는데 이용될 수 있다. 하지만, 본 발명이 반드시 여기에 제한되지 않을 것이다. 트윅값(T₆₅)을 계산하는데 64 싸이클이 이용될 수도 있지만, 한 싸이클만에 트윅값(T₆₅)이 계산될 수 있다. 왜냐하면, n번 곱셈 연산한 값을 알 수 있기 때문에 한번에 업데이트된 트윅값(T₆₅)이 계산될 수 있다.

실시 예에 있어서, 곱셈 동작들 각각에 필요한 싸이클의 개수는 암복호 코어의 암호 연산에 필요한 싸이클의 개수(예, 15 싸이클들)보다 훨씬 적다. 예를 들어, 이러한 곱셈 동작은 한 싸이클 동안 수행될 수 있다. 여기서 한 싸이클은 암복호 코어에 사용되는 하나의 클록 싸이클일 수 있다. 여기서 곱셈 동작은 복수의 XOR 연산기들에 위해 수행될 수 있다.

도 14는 본 발명의 실시 예에 따른 암복호 장치의 가속 모드의 암호화 동작에 대한 다른 실시 예를 설명하는 도면이다. 도 14에서는 설명의 편의를 위하여, 4개의 순차적인 섹터 데이터들(A, B, C, D)로 구성된 데이터에 대한 암호화 동작을 설명하겠다. 도 14를 참조하면, 본 발명에 따른 암호화 동작은 섹터 데이터들 중 일부(예, B)를 암호화시키지 않고 바이패스시킬 수 있다. 제 2 섹터 데이터(B)가 암호화 동작에서 바이패스 되더라도, 나머지 섹터 데이터들(C, D)에 대한 정상적인 암호화 동작을 수행하기 위하여, 계속적으로 트윅값(Tj, 도 2 참조)이 업데이트될 수 있다. 상술된 암호화 동작은 본 발명을 제한하지 않는 실시 예에 불과하다고 이해되어야 할 것이다.

한편, 도 14에 도시된 바와 같이, 섹터 데이터 단위로 랜덤하게 암복호 동작이 수행될 수 있다. 하지만 본 발명이 여기에 제한되지 않을 것이다. 본 발명은 섹터 데이터 내에서 임의의 위치에서부터 랜덤하게 암복호 동작이 수행될 수 있다고 이해되어야 할 것이다.

도 15는 본 발명의 실시 예에 따른 암복호 장치(100)를 보여주는 블록도이다. 도 15를 참조하면, 암복호 장치(100)는 암복호 코어(110) 및 트윅값 발생기(120)를 포함할 수 있다.

암복호 코어(100)는 키(Key1) 및 트윅값(Tj)을 입력 받고, 블록 데이터(Pj)를 암호화시켜 암호화된 블록 데이터(Cj)를 발생할 수 있다. 여기서 j는 블록 암호 동작과 관련된 일련번호일 수 있다.

트윅값 발생기(120)는 j번째 블록 데이터(Pj)의 암호화에 필요한 트윅값(Tj)을 발생할 수 있다. 실시 예에 있어서 트윅값 발생기(120)는 트윅값(Tj)을 실시간으로 발생하고 및 암복호 코어(100)로 출력할 수 있다. 본 발명의 트윅값 발생기(120)는 암복호 코어(100)에서 임의의 블록 데이터(예, Pj)부터 데이터 암호 동작을 개시하도록 필요한 트윅값(Tj)을 발생할 수 있다.

한편, 도 15에 도시된 암복호 장치(100)는 하나의 암복호 코어(110)로 구성되었다. 상술된 암복호 장치(100)는 본 발명을 제한하지 않는 실시 예에 불과하다고 이해되어야 할 것이다. 본 발명의 암복호 장치는 복수의 암복호 코어들로 구성될 수 있다.

도 16은 본 발명의 다른 실시 예에 따른 암복호 장치(200)를 보여주는 블록도이다. 도 16을 참조하면, 암복호 장치(200)는 복수의 암복호 코어들(211, 212, 213, ..., 21N, N은 2 이상의 정수) 및 복수의 트윅값 발생기들(221, 222, 223, ..., 22N)를 포함할 수 있다.

암복호 코어들(211, 212, 213, ..., 21N) 각각은 키(Key1)와 대응하는 트윅값들(Tj, Tj+1, Tj+2, ..., Tj+N)을 입력 받고, 블록 데이터들(Pj, Pj+1, Pj+2, ..., Pj+N)을 암호화시켜 암호화된 블록 데이터들(Cj, Cj+1, Cj+2, ..., Cj+N)을 발생할 수 있다. 암복호 코어들(211, 212, 213, ..., 21N) 각각은 도 15에 도시된 암복호 코어(110)와 동일하게 동작 및 구성될 것이다.

트윅값 발생기들(221, 222, 223, ..., 22N) 각각은 암호화 동작에 사용되는 트윅값들(Tj, Tj+1, Tj+2, ..., Tj+N) 발생할 수 있다. 한편, 도 16에서 트윅값들(Tj, Tj+1, Tj+2, ..., Tj+N)은 복수의 트윅값 발생기들(221, 222, 223, ..., 22N)로부터 발생되었다. 하지만, 본 발명이 여기에 제한되지 않을 것이다. 트윅값들은 하나의 트윅값 발생기로부터 순차적으로 발생될 수도 있다.

도 17은 본 발명의 또 다른 실시 예에 따른 암복호 장치(300)를 보여주는 블록도이다. 도 17을 참조하면, 암복호 장치(300)는, 도 16의 암복호 장치(200)에서의 복수의 트윅값 발생기들을 기능을 하나의 트윅값 발생기(320)로 구현할 수 있다. 트윅값 발생기(320)는 복수의 트윅값들(Tj, Tj+1, Tj+2, ..., Tj+N)을 순차적으로 발생할 수 있다. 한편, 본 발명의 실시 예에 따른 암복호 장치는 트윅값들(Tj, Tj+1, Tj+2, ..., Tj+N)을 임시로 저장하는 저장소들을 더 포함할 수 있다.

도 18은 본 발명의 또 다른 실시 예에 따른 암복호 장치(400)를 보여주는 블록도이다. 도 18을 참조하면, 암복호 장치(400)는 복수의 암복호 코어들(411, 412, 413, ..., 41N) 및 복수의 저장소들(431, 432, 433, ..., 43N)을 포함할 수 있다.

저장소들(431, 432, 433, ..., 43N) 각각은 트윅값들(Tj, Tj+1, Tj+2, ..., Tj+N)을 저장할 수 있다. 여기서 트윅값들(Tj, Tj+1, Tj+2, ..., Tj+N) 은 도 16에 도시된 트윅값 발생기들(221, 222, 223, ..., 22N) 혹은 도 17에 도시된 트윅값 발생기(320)로부터 입력될 수 있다. 실시 예에 있어서, 저장소들(431, 432, 433, ..., 43N) 각각은 레지스터로 구현될 수 있다.

한편, 도 18에서 저장소들(431, 432, 433, ..., 43N) 각각은 복수의 암복호 코어들(411, 412, 413, ..., 41N) 각각에 분리된 구조이다. 하지만, 상술된 저장소들(411, 412, 413, ..., 41N)은 본 발명을 제한하지 않는 실시 예에 불과하다고 이해되어야 할 것이다. 저장소들(431, 432, 433, ..., 43N) 각각은 대응하는 암복호 코어들(411, 412, 413, ..., 41N) 각각의 내부에 위치할 수도 있다.

한편, 도 18에 도시된 저장소들(431, 432, 433, ..., 43N)은 암복호 코어들(411, 412, 413, ..., 41N) 각각에 하나씩 배치되었다. 상술된 저장소들은 본 발명을 제한하지 않는 실시 예들에 불과하다고 이해되어야 할 것이다. 본 발명의 암복호 장치는 암복호 코어들에 의해 공유되는 저장소들을 포함할 수도 있다.

도 19는 본 발명의 또 다른 실시 예에 따른 암복호 장치(500)를 보여주는 블록도이다. 도 19를 참조하면, 암복호 장치(500)는 복수의 암복호 코어들(511, 512, 513, ..., 51N), 제 1 및 제 2 저장소들(531, 532)을 포함할 수 있다.

제 1 저장소(531)는 제 1 트윅값들(Tj, Tj+2, ..., Tj+N, ...)을 순차적으로 저장할 수 있다. 여기서 제 1 트윅값들(Tj, Tj+2, ..., Tj+N, ...)은 도 16에 도시된 트윅값 발생기들(221, 222, 223, ..., 22N) 혹은 도 17에 도시된 트윅값 발생기(320)로부터 입력될 수 있다. 암복호 코어들(511, 512, 513, ..., 5iN) 각각은 순차적으로 암호화 동작에 필요한 제 1 트윅값을 제 1 저장소(531)로부터 읽어올 수 있다.

제 2 저장소(532)는 제 2 트윅값들(Tj+1, Tj+3, ..., Tj+N-1, ...)을 순차적으로 저장할 수 있다. 여기서 제 2 트윅값들(Tj+1, Tj+3, ..., Tj+N-1, ...)은 도 16에 도시된 트윅값 발생기들(221, 222, 223, ..., 22N) 혹은 도 17에 도시된 트윅값 발생기(320)로부터 입력될 수 있다. 암복호 코어들(511, 512, 513, ..., 5iN) 각각은 순차적으로 암호화 동작에 필요한 제 2 트윅값을 제 2 저장소(532)로부터 읽어올 수 있다.

실시 예에 있어서, 복수의 암복호 코어들에 블록 데이터들이 입력되어 암복호 동작이 시작되는 시점과, 암복호 코어들 각각의 마지막 라운드가 수행되는 시점에서 제 1 및 제 2 트윅값들이 저장소들(531, 532)에 업데이트 될 수 있다.

한편, 상술한 제 1 및 제 2 저장소들(531, 532)은 본 발명을 제한하지 않는 실시 예들에 불과하다고 이해되어야 할 것이다.

도 20은 본 발명의 실시 예에 따른 암복호 장치의 암복호 방법을 예시적으로 보여주는 흐름도이다. 도 1 내지 도 20을 참조하면, 암복호 장치의 암복호 방법은 다음과 같다.

동작 모드가 암복호 동작을 고속으로 수행하기 위한 가속 모드인지가 판별된다(S110). 동작 모드가 가속 모드라면, 초기 암복호 동작을 수행하기 위한 블록 데이터에 대응하는 트윅값이 발생된다(S120). 발생된 트윅값을 이용하여 블록 데이터부터 암복호 동작이 수행된다(S130).

본 발명의 실시 예에 따른 암복호 장치의 암복호 방법은, 초기 암복호 동작을 수행하기 위한 트윅값을 실시간으로 발생함으로써, 암복호 시간을 종래의 그것보다 줄일 수 있다.

한편, 상술된 본 발명의 암호화 장치 및 암복호 동작 방법은 저장 장치(storage device)에 적용가능하다.

도 21은 본 발명의 실시 예에 따른 저장 장치(1000)를 보여주는 블록도이다. 도 21을 참조하면, 저장 장치(1000)는 적어도 하나의 비휘발성 메모리 장치(1100) 및 그것을 제어하는 메모리 제어기(1200)를 포함할 수 있다.

적어도 하나의 비휘발성 메모리 장치(NVM(s), 1100)는, 낸드 플래시 메모리(NAND Flash Memory), 수직형 낸드 플래시 메모리(Vertical NAND; VNAND), 노아 플래시 메모리(NOR Flash Memory), 저항성 램(Resistive Random Access Memory: RRAM), 상변화 메모리(Phase-Change Memory: PRAM), 자기저항 메모리(Magnetoresistive Random Access Memory: MRAM), 강유전체 메모리(Ferroelectric Random Access Memory: FRAM), 스핀주입 자화반전 메모리(Spin Transfer Torque Random Access Memory: STT-RAM) 등이 될 수 있다. 또한, 비휘발성 메모리 장치는 3차원 어레이 구조(three-dimensional array structure)로 구현될 수 있다. 본 발명의 실시 예로서, 3차원 메모리 어레이는, 실리콘 기판 및 메모리 셀들의 동작에 연관된 회로의 위에 배치되는 활성 영역을 갖는 메모리 셀들의 어레이들의 하나 또는 그 이상의 물리 레벨들에 모놀리식으로(monolithically) 형성될 수 있다. 메모리 셀들의 동작에 연관된 회로는 기판 내에 또는 기판 위에 위치할 수 있다. 모놀리식(monolithical)이란 용어는, 3차원 어레이의 각 레벨의 층들이 3차원 어레이의 하위 레벨의 층들 위에 직접 증착됨을 의미한다.

본 발명의 개념에 따른 실시 예로서, 3차원 메모리 어레이는 수직의 방향성을 가져, 적어도 하나의 메모리 셀이 다른 하나의 메모리 셀 위에 위치하는 수직 NAND 스트링들을 포함한다. 적어도 하나의 메모리 셀은 전하 트랩 층을 포함한다. 각각의 수직 NAND 스트링은 메모리 셀들 위에 위치하는 적어도 하나의 선택 트랜지스터를 포함할 수 있다. 적어도 하나의 선택 트랜지스터는 메모리 셀들과 동일한 구조를 갖고, 메모리 셀들과 함께 모놀리식으로 형성될 수 있다.

3차원 메모리 어레이가 복수의 레벨들로 구성되고, 레벨들 사이에 공유된 워드 라인들 또는 비트 라인들을 갖는다. 3차원 메모리 어레이에 적합한 구성은, 삼성전자에서 출원하였으며, 이 출원의 참고문헌으로 결합된 US 7,679,133, US 8,553,466, US 8,654,587, US 8,559,235, 및 US 2011/0233648에 설명될 것이다. 본 발명의 비휘발성 메모리 장치(NVM)는 전하 저장층이 전도성 부유 게이트로 구성된 플래시 메모리 장치는 물론, 전하 저장층이 절연막으로 구성된 차지 트랩형 플래시(charge trap flash; CTF)에도 모두 적용 가능하다.

적어도 하나의 비휘발성 메모리 장치(1100)는 도 21에 도시된 바와 같이 암호화된 파일(ESEC1, ESEC2로 구성)을 저장할 수 있다. 여기서 암호화된 파일은 입력된 파일(SEC1, SEC2로 구성)을 암호화시킨 데이터일 수 있다. 도 21에서는 설명의 편의를 위하여 2 개의 섹터들(SEC1, SEC2)로 구성된 파일이라고 가정하였다. 하지만, 본 발명의 파일의 구성이 여기에 제한되지 않는다고 이해되어야 할 것이다. 또한, 섹터들(SEC1, SEC2) 각각은 암복호 동작을 위하여 복수의 블록 데이터들을 포함할 수 있다.

메모리 제어기(1200)는 에러 정정 회로(1220) 및 암복호 회로(1240)를 포함할 수 있다. 에러 정정 회로(1220)는 외부로부터 순차적으로 입력된 섹터들(SEC1, SEC2) 각각의 에러 여부를 검출 및/혹 정정할 수 있다. 혹은 에러 정정 회로(1200)는 적어도 하나의 비휘발성 메모리(1100)로부터 입력된 암호화된 섹터들(ESEC1, ESEC2) 각각의 에러 여부를 검출 및/혹 정정할 수 있다.

암복호 회로(1240)는 파일을 암호화 시키거나, 암호화된 파일을 복호화시킬 수 있다. 암복호 회로(1240)는 도 1 내지 도 20에 설명된 암복호 장치 혹은 암복호 방법으로 구현될 수 있다. 암복호 회로(1240)는 섹터의 입력 순서에 상관없이 임의의 섹터부터 암복호 동작을 수행할 수 있다. 따라서, 암복호 회로(1240)에 수행되는 섹터들의 암복호 동작 순서는 아래의 4 가지 경우로 존재할 수 있다.

i) 제 1 및 제 2 섹터들(SEC1/ESEC1, SEC2/ESEC2)에 에러 정정할 필요가 없을 때, 제 1 섹터(SEC1/ESEC1)에 대한 암복호 동작이 수행된 후, 제 2 섹터(SEC2/ESEC2)에 대한 암복호 동작이 수행될 수 있다.

ii) 제 2 섹터(SEC2/ESEC2)에 에러 정정할 필요가 있을 때, 제 1 섹터(SEC1/ESEC1)에 대한 암복호 동작을 수행한 뒤, 제 2 섹터(SEC2/ESEC2)의 에러를 정정하고, 그 후에 정정된 제 2 섹터(corrected SEC2/ESEC2)에 대한 암복호 동작이 수행될 수 있다.

iii) 제 1 섹터(SEC1/ESEC1)에 에러 정정할 필요가 있을 때, 우선적으로 제 2 섹터(SEC2/ESEC2)에 대한 암복호 동작을 수행한 뒤, 제 1 섹터(SEC1/ESEC1)의 에러를 정정하고, 그 후에 정정된 제 1 섹터(corrected SEC1/ESEC1)에 대한 암복호 동작이 수행될 수 있다.

iv) 제 1 및 제 2 섹터들(SEC1/ESEC1, SEC2/ESEC2) 모두에 에러 정정할 필요할 있을 때, 우선적으로 제 1 및 제 2 섹터들(SEC1/ESEC1, SEC2/ESEC2)에 대한 에러 정정을 수행한 뒤, 에러 정정된 제 1 섹터(corrected SEC1/ESEC1)에 대한 암복호 동작이 수행된 후, 에러 정정된 제 2 섹터(corrected SEC2/ESEC2)에 대한 암복호 동작이 수행될 수 있다.

상술한 바와 같이, 본 발명의 암복호 회로(1240)는 입력된 섹터 데이터의 순서에 상관없이 임의의 섹터부터 암복호 동작을 수행할 수 있다. 한편, 상술된 저장 장치(1000)는 본 발명을 제한하지 않는 실시 예에 불과하다고 이해되어야 할 것이다. 도 21에서는 에러 정정이 필요한 섹터 데이터에 대한 에러 정정을 수행하였다. 하지만 본 발명이 여기에 제한될 필요는 없다. 본 발명의 저장 장치는 에러 정정이 필요한 지 여부만을 판별하고, 에러 정정이 필요한 섹터 데이터는 외부에 다시 요청할 수도 있다.

도 22는 본 발명의 실시 예에 따른 저장 장치의 암호화 방법을 보여주는 흐름도이다. 도 21 및 도 22를 참조하면, 저장 장치(1000)의 암호화 방법은 다음과 같다.

저장 장치(1000)에 복수의 섹터 데이터들(예, SEC1, SEC2)이 순차적으로 외부로부터입력될 수 있다(S210). 복수의 섹터 데이터들(SEC1, SEC2)의 입력 순서와 상관없이 임의적으로 암호화될 수 있다(S220).

한편, 섹터 데이터들(SEC1, SEC2) 각각은 임의의 위치에서 랜덤하게 암호화 동작을 시작할 수 있다.

도 23은 본 발명의 실시 예에 따른 전자 장치(2000)를 예시적으로 보여주는 블록도이다. 도 23을 참조하면, 전자 장치(2000)는 적어도 하나의 프로세서(2100), 버퍼 메모리(2200), 코드 메모리(2300), 암호 처리 회로(2500), 비휘발성 메모리 인터페이스(2600), 비휘발성 메모리 장치(2700) 및 호스트 인터페이스(2800)를 포함할 수 있다. 전자 장치(2100)는 데이터 저장 매체(SSD, 메모리 스틱, UFS 장치), 메모리 카드(SD, MMC, eMMC, 등), 스마트 카드, 모바일 기기(예를 들어, 스마트폰, 갤럭시 시리즈), 스마트 폰(smartphone), 태블릿 PC(tablet personal computer), 이동전화기(mobile phone), 화상전화기, 전자북 리더기(e-book reader), 데스크탑 PC(desktop personal computer), 랩탑 PC(laptop personal computer), 넷북 컴퓨터(netbook computer), PDA(personal digital assistant), PMP(portable multimedia player), MP3 플레이어, 모바일 의료기기, 전자 팔찌, 전자 목걸이, 전자 앱세서리(appcessory), 카메라(camera), 웨어러블 장치(wearable device), 전자 시계(electronic clock), 손목 시계(wrist watch), 가전 제품(home appliance)(예: 냉장고, 에어컨, 청소기, 오븐, 전자레인지, 세탁기, 공기 청정기 등), 인공 지능 로봇, TV, DVD(digital video disk) 플레이어, 오디오, 각종 의료기기(예: MRA(magnetic resonance angiography), MRI(magnetic resonance imaging), CT(computed tomography), 촬영기, 초음파기 등), 네비게이션(navigation) 장치, GPS 수신기(global positioning system receiver), EDR(event data recorder), FDR(flight data recorder), 셋톱 박스(set-top box), TV 박스(예를 들면, 삼성 HomeSyncTM, 애플TVTM, 또는 구글 TVTM), 전자 사전, 자동차 인포테인먼트(infotainment) 장치, 선박용 전자 장비(electronic equipment for ship, 예를 들면, 선박용 항법 장치, 자이로콤파스 등), 항공 전자기기(avionics), 보안 기기, 전자 의복, 전자 키, 캠코더(camcorder), 게임 콘솔(game consoles), HMD(head-mounted display), 평판표시장치(flat panel display device), 전자 액자, 전자 앨범, 통신 기능을 포함한 가구(furniture) 또는 건물/구조물의 일부, 전자 보드(electronic board), 전자 서명 입력장치(electronic signature receiving device) 혹은 프로젝터(projector) 등의 다양한 장치들 중 하나 혹은 그 이상의 조합일 수 있다.

프로세서(2100)는 전자 장치(2000)에 대한 전반적인 동작을 제어하도록 구현될 수 있다. 여기서 프로세서(2100)는 중앙 처리 장치, 어플리케이션 프로세서, 그래픽 프로세서 등일 수 있다. 실시 예에 있어서, 프로세서(2100)는 보안 프로세서(secure processor) 혹은 보안 칩(secure element, SE) 등을 포함할 수 있다. 예를 들어, 프로세서(2100)는 마이크로프로빙(Microprobing), 소프트웨어 공격(Software Attack), 도청(Eavesdropping), 오류 생성(Fault Generation) 등과 같은 부정 조작(Tampering) 공격으로부터 보호되도록 부정 조작 방지(Tamper-Resistant) 기능을 가질 수 있다.

버퍼 메모리(2200)는 프로세서(2100)의 제어에 따라 동작하며, 프로세서(2100)에 의해서 처리되는 데이터가 임시 저장되거나, 비휘발성 메모리 장치(2700)로 전송되거나 데이터 혹은 비휘발성 메모리 장치(2700)로부터 읽어온 데이터 버퍼링할 수 있다. 실시 예에 있어서, 버퍼 메모리(2200)는 RAM(random access memory), SRAM (static random access memory), PRAM (phase-change random access memory) 일 수 있다.

코드 메모리(2300)는 전자 장치(2000)를 관리/운영하기 위한 코드(code) 및/혹은 어플리케이션을 저장하도록 구현될 수 있다. 실시 예에 있어서, 코드 메모리(2300)는 ROM(read only memory), PRAM 일 수 있다.

암호 처리 회로(2500)는 입출력 데이터에 대한 암/복호 동작을 수행하도록 구현될 수 있다. 암호 처리 회로(2500)는 도 1 내지 도 22에서 설명한 바와 같이 암복호 동작시 정상 모드 및 가속 모드 중 어느 하나를 수행하도록 구현될 수 있다. 정상 모드시 순차적으로 블록 데이터 암복호 동작이 수행되는 것이고, 가속 모드시 임의로 블록 데이터 암복호 동작이 수행된다. 한편, 도 23에 도시된 암호 처리 회로(2500)는 프로세서(2100)의 외부에 존재하지만, 본 발명이 반드시 여기에 제한되지 않을 것이다. 암호 처리 회로(2500)는 프로세서(2100) 내부에 존재하도록 구현될 수 있다.

NVM 인터페이스(2600)를 통해 비휘발성 메모리 장치(2700)와 데이터 등을 주고받도록 구현될 수 있다. 호스트 인터페이스(2800)는 PATA 버스(parallel AT attachment bus), SATA 버스(serial AT attachment bus), SCSI, USB, PCIe, SD, SAS, UFS, eMMC, MMC, 낸드 인터페이스 등을 통해 외부의 호스트와 연결될 수 있다.

도 23에 도시되지 않았지만, 전자 장치(2000)는 ECC(error correction code) 회로를 더 포함할 수 있다. ECC 회로는, 비휘발성 메모리 장치(1700)로부터 수신된 데이터의 페일 비트(fail bit) 또는 에러 비트(error bit)를 정정하기 위한 에러 정정 코드(ECC; Error Correction Code)를 발생하고, 비휘발성 메모리 장치(2700)로 제공되는 데이터의 에러 정정 인코딩을 수행하여, 패리티(parity) 비트가 부가된 데이터를 형성한다. 패리티 비트는 비휘발성 메모리 장치(2700)에 저장될 수 있다. 또한, ECC 회로는 비휘발성 메모리 장치(2700)로부터 출력된 데이터에 대하여 에러 정정 디코딩을 수행할 수 있다. ECC 회로는 패리티(parity)를 사용하여 에러를 정정할 수 있다. ECC 회로는 LDPC(low density parity check) code, BCH code, turbo code, 리드-솔로몬 코드(Reed-Solomon code), convolution code, RSC(recursive systematic code), TCM(trellis-coded modulation), BCM(Block coded modulation) 등의 코디드 모듈레이션(coded modulation)을 사용하여 에러를 정정할 수 있다.

도시되지 않았지만, 전자 장치(2000)는 무선 통신 기능(예를 들어, WiFi)을 탑재할 수 있다. 한편, 전자 장치(2000)는 도 23에 도시되지 않은 구성들을 더 포함할 수 있거나, 도 23에 도시된 구성들 중 적어도 하나(암호 처리 회로 제외)를 포함하지 않을 수도 있다.

본 발명은 SSD(solid state drive)에 적용 가능하다.

도 24는 본 발명의 실시 예에 따른 SSD를 예시적으로 보여주는 블록도이다. 도 24를 참조하면, SSD(3000)는 복수의 비휘발성 메모리 장치들(3100) 및 SSD 제어기(3200)를 포함할 수 있다.

비휘발성 메모리 장치들(3100)은 옵션적으로 외부 고전압(Vpp)을 제공받도록 구현될 수 있다. 복수의 채널들(CH1 ~ CHi, i는 2 이상의 정수)에 연결된 복수의 비휘발성 메모리 패키지들(NVM PCKG)을 포함할 수 있다.

SSD 제어기(3200)는 복수의 채널들(CH1 ~ CHi)을 통하여 비휘발성 메모리 장치들(3100)에 연결될 수 있다. SSD 제어기(3200)는 적어도 하나의 프로세서(3210), 버퍼 메모리(3220), 암호 프로세서(3225), 에러 정정 회로(3230), 호스트 인터페이스(3250) 및 비휘발성 메모리 인터페이스(3260)를 포함한다.

버퍼 메모리(3220)는 메모리 제어기(3200)의 동작에 필요한 데이터를 임시로 저장할 것이다. 버퍼 메모리(3220)는 데이터 혹은 명령을 저장하는 복수의 메모리 라인들을 포함할 수 있다. 여기서 복수의 메모리 라인들은 캐시 라인들에 다양한 방법으로 맵핑 될 수 있다. 도 24에서 버퍼 메모리(3220)는 메모리 제어기(3200)의 내부에 배치되지만, 본 발명이 여기에 제한되지 않는다고 이해되어야 할 것이다. 본 발명의 버퍼 메모리는 메모리 제어기(3200)의 외부에 별도의 IP(intellectual property)로 위치할 수도 있다.

암호 프로세서(1225)는 도 14 내지 도 19에 도시된 암복호 장치들(100 ~ 500) 중 어느 하나로 구현되거나, 도 1 내지 도 22에 설명된 암복호 동작으로 구현될 수 있다.

에러 정정 회로(3230)는 쓰기 동작에서 프로그램될 데이터의 에러 정정 코드 값을 계산하고, 읽기 동작에서 읽혀진 데이터를 에러 정정 코드 값에 근거로 하여 에러 정정하고, 데이터 복구 동작에서 비휘발성 메모리 장치(3100)로부터 복구된 데이터의 에러를 정정할 수 있다. 예를 들어, 에러 정정 회로(3230)는 섹터 단위로 에러를 검출 및 정정할 수 있다. 하지만, 상술한 에러 정정 단위는 본 발명을 제한하지 않는 실시 예에 불과하다고 이해되어야 할 것이다.

에러 정정 회로(3230)는 비휘발성 메모리 장치(3100)로부터 수신된 데이터의 페일 비트(fail bit) 혹은 에러 비트를 정정하기 위한 에러 정정 코드(ECC; error correction code)를 생성한다. 에러 정정 회로(3230)는 비휘발성 메모리 장치(3230)로 제공되는 데이터의 에러 정정 인코딩을 수행하여, 패리티(parity) 비트가 부가된 데이터를 형성한다. 패리티 비트는 비휘발성 메모리 장치(3230)에 저장될 수 있다. 또한, 에러 정정 회로(3230)는 비휘발성 메모리 장치(3100)로부터 출력된 데이터에 대하여 에러 정정 디코딩을 수행할 수 있다. 에러정정 회로(1230)는 패리티(parity)를 사용하여 에러를 정정할 수 있다. 도시되지 않았지만, 메모리 제어기(3200)를 동작하는 데 필요한 코드 데이터를 저장하는 코드 메모리가 더 포함될 수 있다. 코드 메모리는 비휘발성 메모리 장치로 구현될 수 있다.

호스트 인터페이스(3250)는 외부의 장치와 인터페이스 기능을 제공할 수 있다. 호스트 인터페이스(3250)는 PATA 버스(parallel AT attachment bus), SATA 버스(serial AT attachment bus), SCSI, USB, PCIe, SD, SAS, UFS, 낸드 인터페이스 등을 통해 호스트와 연결될 수 있다. 비휘발성 메모리 인터페이스(3260)는 비휘발성 메모리 장치(3100)와 인터페이스 기능을 제공할 수 있다. 한편, 도시되지 않았지만, 메모리 제어기(3200)는 무선 통신 기능(예를 들어, WiFi)을 탑재할 수 있다.

본 발명의 실시 예에 따른 SSD(3000)는 임의의 위치에서 암호화 동작을 수행하는 가속 모드 진입을 할 수 있다.

도 25는 본 발명의 실시 예에 따른 모바일 장치(4000)를 예시적으로 보여주는 블록도이다. 도 25를 참조하면, 모바일 장치(4000)는 보안 칩(4020), 프로세서(AP/ModAP, 4100), 버퍼 메모리(4200), 디스플레이/터치 모듈(4300) 및 저장 장치(4400)를 포함한다.

보안 칩(4020)은 모바일 장치(4000)의 전반적인 보안 기능을 제공하도록 구현될 수 있다. 보안 칩(4020)은, 소프트웨어 및/혹 변조 방지 하드웨어(tamper resistant hardware)로 구성되고, 높은 수준의 보안을 허용하고, 프로세서(4100)의TEE(trusted execution environment)에 협력하여 작업할 수 있다. 보안 칩(4020)은 운영 체제인 Native OS(operation system), 내부의 데이터 저장소인 보안 저장 장치, 보안칩(4020)에 접근 권을 제어하는 접근 제어 블록, 오너십 관리(ownership management), 키 관리(key management), 디지털 서명(digital signature), 암호/복호 등을 수행하는 보안 기능 블록과 보안 칩(4020)의 펌웨어를 업데이트하기 위한 펌웨어 업데이트 블록을 포함할 수 있다. 보안 칩(4020)는, 예를 들어, UICC(universal IC card, 예, USIM, CSIM, ISIM), SIM(subscriber identity module) 카드, eSE(embedded secure elements), MicroSD, Stikers 등 일 수 있다.

또한, 본 발명의 보안 칩(4020)은 암복호 회로(4022)를 포함할 수 있다. 여기서 암복호 회로(4022)는 도 14 내지 도 19에 도시된 암복호 장치들(100 ~ 500) 중 어느 하나로 구현되거나, 도 1 내지 도 22에 설명된 암복호 동작으로 구현될 수 있다. 도 25에서 암복호 회로(4022)는 프로세서(4100)의 외부에 존재하도록 도시된다. 하지만, 본 발명의 암복호 회로의 위치가 여기에 제한될 필요는 없다. 본 발명의 암복호 회로(4022)는 프로세서(4100)의 내부에 존재할 수도 있다.

프로세서(4100)는 모바일 장치(4000)의 전반적인 동작 및 외부와의 유선/무선 통신을 제어하도록 구현될 수 있다. 예를 들어, 프로세서(4100)는 어플리케이션 프로세서(AP, application processor), 통합 모뎀 어플리케이션 프로세서(ModAP) 등 일 수 있다.

버퍼 메모리(4200)는 모바일 장치(4000)의 처리 동작 시 필요한 데이터를 임시로 저장하도록 구현될 수 있다. 디스플레이/터치 모듈(4300)은 프로세서(4100)에서 처리된 데이터를 디스플레이하거나, 터치 패널로부터 데이터를 입력받도록 구현될 수 있다. 저장 장치(4400)는 사용자의 데이터를 저장하도록 구현될 수 있다. 저장 장치(4400)는 eMMC(embedded multimedia card), SSD(solid state drive), UFS(universal flash storage) 등 일 수 있다.

본 발명의 실시 예에 따른 암복호 장치는, XTS 모드시 블록 단위 랜덤 억세스를 가능하게 하고, 병렬로 처리할 수 있다. XTS 모드시 특정 길이 이후의 트윅값을 바로 계산함으로써, 암복호 동작이 곧바로 수행될 수 있다. 임의의 위치에 해당하는 블록 데이터의 암복호 동작이 즉시 수행될 수 있다. 실시 예에 있어서, XTS 모드 시 특정 길이 이후의 하나의 클록 싸이클마다 트윅값이 업데이트될 수 있다.실시 예에 있어서, 블록 데이터가 암복호 동작에서 바이패스되더라도, 대응하는 트윅값들은 계속적으로 업데이트될 수 있다.

본 발명의 실시 예에 따른 암복호 장치는, 임의의 위치에 있는 블록 데이터를 선택하고, 선택된 블록 데이터를 암호화시킬 수 있다.

실시 예에 있어서, 복수의 암복호 코어들에 블록 데이터들이 입력되어 암복호 동작이 시작되는 시점과, 암복호 코어들 각각의 마지막 라운드가 수행되는 시점에서 트윅값들이 업데이트될 수 있다.

실시 예에 있어서, 복수의 암복호 코어들로 구성된 암복호 장치는 암복호화 코어들의 개수보다 적은 곱셈 연산값 장소를 이용하여, 곱셈 동작을 수행할 수 있다.

한편, 상술 된 본 발명의 내용은 발명을 실시하기 위한 구체적인 실시 예들에 불과하다. 본 발명은 구체적이고 실제로 이용할 수 있는 수단 자체뿐 아니라, 장차 기술로 활용할 수 있는 추상적이고 개념적인 아이디어인 기술적 사상을 포함할 것이다.

100 ~ 500: 암복호 장치
110, 111 ~ 11N: 암복호 코어
120, 221 ~ 22N, 320: 트윅값 발생기
431 ~ 43N, 531, 532: 저장소
1000: 저장 장치
1100: 비휘발성 메모리 장치
1200: 메모리 제어기
1220: 에러 정정 회로
1240: 암복호 회로

Claims

적어도 하나의 암복호 코어를 갖는 암복호 장치의 암복호 방법에 있어서:
일반 모드 및 가속 모드 중 어느 하나로 상기 암복호 장치의 동작 모드를 결정하는 단계를 포함하되,
상기 일반 모드는 섹터의 제 1 내지 제 n 블록 데이터에 대한 제 1 내지 제 n 암호화를 순차적으로 수행하거나, 상기 섹터의 상기 제 1 내지 제 n 블록 데이터에 대한 제 1 내지 제 n 복호화를 순차적으로 수행하고,
상기 가속 모드는 상기 섹터의 제 k 블록 데이터에 대한 제 k 암호화를 즉시 수행하거나, 상기 섹터의 제 k 블록 데이터에 대한 제 k 복호화를 즉시 수행하고,
상기 n은 정수이고, 상기 k는 2이상 상기 n 미만의 정수이고,
상기 암복호 장치의 상기 동작 모드가 상기 가속 모드로 결정되는 경우, 상기 암복호 방법은:
제 1 내지 제 (k-1) 암호화 또는 제 1 내지 제 (k-1) 복호화의 수행 없이, 상기 k의 값이 제1 범위에 속할 때에 적어도 하나의 XOR(exclusive-OR) 연산을 수행하고, 그리고 상기 k의 값이 제2 범위에 속할 때에 시프트 연산을 수행함으로써, 제 k 블록 데이터에 대응하는 제 k 트윅값을 생성하는 단계; 및
상기 제 k 트윅값을 이용하여 상기 제 k 블록 데이터에 대한 상기 제 k 암호화 또는 상기 제 k 복호화를 즉시 수행하는 단계를 더 포함하는 방법.
제 1 항에 있어서,
상기 제 k 트윅값은 원시 원소와 암호화된 초기 트윅값의 적어도 하나의 곱셈 연산의 결과에 대응하는 방법.
제 2 항에 있어서,
초기 트윅값을 암호화시켜 상기 암호화된 초기 트윅값을 생성하는 단계를 더 포함하는 방법.
제 3 항에 있어서,
상기 초기 트윅값의 암호화는,
상기 제 k 블록 데이터의 위치에 대응하는 일련번호로 상기 적어도 하나의 곱셈 연산을 업데이트하는 단계를 포함하는 방법.
제 4 항에 있어서,
상기 적어도 하나의 곱셈 연산을 업데이트시키는데 필요한 싸이클의 개수는, 상기 제 1 내지 제 n 블록 데이터에 대한 암호화 또는 복호화 동작을 수행하는데 필요한 싸이클의 개수보다 적은 방법.
제 1 항에 있어서,
상기 적어도 하나의 암복호 코어는 복수의 암복호 코어들을 포함하고,
상기 제 k 암호화 또는 상기 제 k 복호화는 상기 복수의 암복호 코어들 각각에서 수행되는 방법.
제 1 항에 있어서,
제 (k+1) 내지 제 n 블록 데이터에 대응하는 제 (k+1) 내지 제 n 트윅값들을 순차적으로 생성하는 단계; 및
상기 적어도 하나의 암복호 코어에서 상기 제 (k+1) 내지 제 n 블록 데이터에 대한 제 (k+1) 내지 제 n 암호화 또는 제 (k+1) 내지 제 n 복호화를 순차적으로 수행하는 단계를 더 포함하는 방법.
제 7 항에 있어서,
상기 제 (k+1) 내지 제 n 암호화 또는 제 (k+1) 내지 제 n 복호화를 순차적으로 수행하는 단계는,
상기 적어도 하나의 암복호 코어에서, 상기 제 (k+1) 내지 제 n 암호화 또는 제 (k+1) 내지 제 n 복호화를 수행하는데 필요한 상기 제 (k+1) 내지 제 n 트윅값들을 순차적으로 수신하는 단계를 포함하는 방법.
제 6 항에 있어서,
제 (k+1) 내지 제 n 불록 데이터에 대응하는 제 (k+1) 내지 제 n 트윅값들을 순차적으로 생성하는 단계; 및
상기 복수의 암복호 코어들 각각에서, 상기 제 (k+1) 내지 제 n 블록 데이터에 대한 제 (k+1) 내지 제 n 암호화 또는 제 (k+1) 내지 제 n 복호화를 순차적으로 수행하는 단계를 더 포함하는 방법.
제 1 항에 있어서,
상기 제 k 트윅값로부터 제 (k+1) 내지 제 n 암호화 또는 제 (k+1) 내지 제 n 복호화에 필요한 제 (k+1) 내지 제 n 트윅값들을 순차적으로 생성하는 단계; 및
상기 제 k 내지 제 n 트윅값들을 저장하는 단계를 더 포함하는 방법.
복수의 암복호 코어들을 갖는 암복호 장치의 암복호 방법에 있어서:
일반 모드 및 가속 모드 중 어느 하나로 상기 암복호 장치의 동작 모드를 결정하는 단계를 포함하되,
상기 일반 모드는 섹터의 제 1 내지 제 n 블록 데이터에 대한 제 1 내지 제 n 암호화를 순차적으로 수행하거나, 상기 섹터의 상기 제 1 내지 제 n 블록 데이터에 대한 제 1 내지 제 n 복호화를 순차적으로 수행하고,
상기 가속 모드는 상기 섹터의 제 k 블록 데이터에 대한 제 k 암호화를 즉시 수행하거나, 상기 섹터의 제 k 블록 데이터에 대한 제 k 복호화를 즉시 수행하고,
상기 n은 정수이고, 상기 k는 2이상 상기 n 미만의 정수이고,
상기 암복호 장치의 상기 동작 모드가 상기 가속 모드로 결정되는 경우, 상기 암복호 방법은:
제 1 내지 제 (k-1) 암호화 또는 제 1 내지 제 (k-1) 복호화의 수행 없이, 제 k 블록 데이터에 대응하는 제 k 트윅값을 생성하기 위한 암호화된 초기 트윅값을 이용하여, 상기 k의 값이 제1 범위에 속할 때에 적어도 하나의 XOR(exclusive-OR) 연산을 수행하고, 그리고 상기 k의 값이 제2 범위에 속할 때에 시프트 연산을 수행하여 상기 제k 트윅값을 생성하는 단계; 및
제 k 트윅값을 이용하여, 상기 제 k 내지 제 n 블록 데이터에 대한 제 k 내지 제 n 암호화 또는 제 k 내지 제 n 복호화를 순차적으로 수행하는 단계를 더 포함하는 방법.
제 11 항에 있어서,
상기 동작 모드가 상기 가속 모드인 경우,
상기 제 k 내지 제 n 암호화 또는 상기 제 k 내지 제 n 복호화는 상기 복수의 암복호 코어들에서 동시에 수행되는 방법.
제 11 항에 있어서,
상기 동작 모드가 상기 가속 모드인 경우,
상기 제 k 내지 제 n 암호화 또는 상기 제 k 내지 제 n 복호화는 상기 복수의 암복호 코어들에서 순차적으로 수행되는 방법.
제 13 항에 있어서,
상기 복수의 암복호 코어들로부터 상기 제 k 내지 제 n 암호화 또는 상기 제 k 내지 제 n 복호화에 필요한 제 k 내지 제 n 트윅값을 순차적으로 수신하는 단계를 더 포함하는 방법.
제 11 항에 있어서,
상기 제 k 블록 데이터의 위치에 대한 정보를 수신하는 단계를 더 포함하는 방법.
제 11 항에 있어서,
상기 섹터에 대한 암호화 또는 복호화 우회 여부를 결정하는 단계를 더 포함하고,
상기 암복호 장치는 다음 섹터에 대한 암호화 또는 복호화를 수행하는 방법.
제 16 항에 있어서,
상기 암호화 또는 복호화 우회 여부를 결정하는 단계는 상기 섹터의 에러 존부를 결정하는 단계를 포함하는 방법.
제 11 항에 있어서,
상기 제 k 트윅값은 원시 원소와 상기 암호화된 초기 트윅값의 적어도 하나의 곱셈 연산의 결과에 대응하는 방법.
제 11 항에 있어서,
상기 적어도 하나의 XOR 연산 또는 상기 시프트 연산을 수행하는데 필요한 싸이클의 개수는, 상기 제 1 내지 제 n 블록 데이터에 대한 암호화 또는 복호화 동작을 수행하는데 필요한 싸이클의 개수보다 적은 방법.
제 11 항에 있어서,
상기 제 k 트윅값로부터 제 (k+1) 내지 제 n 암호화 또는 제 (k+1) 내지 제 n 복호화에 필요한 제 (k+1) 내지 제 n 트윅값들을 순차적으로 생성하는 단계; 및
상기 제 k 내지 제 n 트윅값들을 저장하는 단계를 더 포함하는 방법.