JP5017439B2 - 暗号演算装置及びメモリシステム - Google Patents
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Description
なお、本発明は、上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化することができる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成することができる。例えば、実施形態に示される全構成要素からいくつかの構成要素を削除してもよい。さらに、異なる実施形態にわたる構成要素を適宜組み合わせても良い。
2 ホスト装置
10 暗号演算装置
20−1〜20−4(20) 暗号コア
22−1〜22−4 フラグ記憶部
30 暗号演算制御部
31、34、35 セレクタ
32 レジスタ
33 連接部
36 割当部
37 出力制御部
41 鍵データ信号線
42 入力データ信号線
43 出力データ信号線
44 CTS信号線
45 データ長信号線
50 メモリ
60 インタフェース部
Claims (5)
- CTS(ciphertext stealing)を利用した演算を行うか否かを示すCTSフラグを記憶するフラグ記憶部を有し、前記CTSフラグがオンに設定されている場合に、共通鍵を用いて前記CTSを利用した共通鍵暗号アルゴリズムの演算を行う複数の暗号コアと、
ブロック長のデータである第1入力データの次に入力される第2入力データがブロック長未満であることを示すCTS信号が入力された場合に、前記第1入力データを前記複数の暗号コアのいずれかに割り当て、前記第1入力データを割り当てた暗号コアである所定暗号コアの前記CTSフラグをオンに設定する割当部と、
前記所定暗号コアによる前記第1入力データの演算過程で生成された演算データと前記第2入力データとを連接して、連接データを生成する連接部と、
前記所定暗号コアへの前記連接データの出力制御、前記所定暗号コアによる前記連接データの演算結果である第1暗号化データの出力制御、及び前記所定暗号コアによる前記第1入力データの演算結果である第2暗号化データの出力制御を行って、前記所定暗号コアの前記CTSフラグをオフに設定する出力制御部と、
を備えることを特徴とする暗号演算装置。 - レジスタを更に備え、
前記割当部は、前記第2入力データを前記レジスタに記憶させ、
前記所定暗号コアは、前記第1入力データに対して前記CTSを利用した共通鍵暗号アルゴリズムの演算を行い、前記演算データ及び前記第2暗号化データを生成し、
前記出力制御部は、前記演算データ及び前記レジスタに記憶されている前記第2入力データの前記連接部への出力制御を行い、
前記所定暗号コアは、前記連接データに対して前記CTSを利用した共通鍵暗号アルゴリズムの演算を行い、前記第1暗号化データを生成することを特徴とする請求項1に記載の暗号演算装置。 - 前記出力制御部は、前記第2入力データが出力された前記レジスタに前記第2暗号化データを記憶させ、前記第1暗号化データの出力制御を行った後に、前記レジスタに記憶されている前記第2暗号化データの出力制御を行うことを特徴とする請求項2に記載の暗号演算装置。
- 前記割当部は、前記第2入力データのデータ長を前記連接部に出力し、
前記連接部は、前記データ長に従い、前記演算データと前記第2入力データとを連接することを特徴とする請求項1〜3のいずれか1つに記載の暗号演算装置。 - 請求項1〜4のいずれか1つに記載の暗号演算装置と、
前記暗号演算装置から出力された暗号化データを記憶するメモリと、
を備えることを特徴とするメモリシステム。
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