JP3984206B2 - マイクロプロセッサー及び映像音声システム - Google Patents
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Description
図9は、本実施形態におけるキャッシュメモリの構造例を説明するための図である。このキャッシュメモリには、物理アドレス比較用情報格納部151と、ステータス情報格納部152と、バススイッチ制御格納部153と、データ格納部154とを有する。
102,161 プロセッサー
103 メモリ
104 ブリッジ部
105 記憶装置
106 光学系記憶装置
107 磁気系記憶装置
108 映像音声アナログ変換部
110 ローカルバス
111,112 ドライブ接続バス
121 マイクロプロセッサー
122 プロセッサーコア
123 メモリ管理部(MMU)
124 外部バスインターフェイス部
125 命令実行部
126 キャッシュメモリ
127 内部データバス
128 データ入出力部
129 スイッチング回路(プリルーター)
130 バススイッチ
131 プリルーター用レジスター
132,162,171 TLB(Table lookaside buffer)
133 プリルーター制御線
141 VATAG(仮想アドレス比較用情報格納部
142 ステータス情
143 バススイッチ制御情報格納部
144 物理アドレス置換用情報格納部
145 バススイッチ制御情報
146 物理アドレス上位側情報
151 物理アドレス比較用情報格納部
152 ステータス情報格納部
153 バススイッチ制御格納部
154 データ格納部
155 バススイッチ制御情報
163 外部バス
164 外部メモリ
165 メモリ領域
172 選択されたエントリー
173 物理アドレス上位側情報
174 バススイッチ制御情報格納部
175 選択されたエントリー
Claims (4)
- マイクロプロセッサーにおいて、
データの入出力制御及び前記データ処理のための命令の実行を行う命令実行部及び、前記データを一時的に保持するキャッシュメモリを有するプロセッサーコアと、
前記プロセッサーコアに接続され、前記データに係る各エントリの仮想アドレスから物理アドレスに変換に用いられる変換参照用の情報を記憶するアドレス変換キャッシュメモリの管理、及びプリルーティング情報を記憶するプリルータ用レジスタの管理を行うメモリ管理部と、
前記プロセッサーコア及び前記メモリ管理部に接続され、このマイクロプロセッサーの外部との前記データの入出力を行う際にデータバスの信号を入れ換え可能なバスインターフェイスとを有し、
前記バスインターフェイスは、
前記プロセッサーコア及び前記メモリ管理部に接続され、データの入出力を行うデータ入出力部と、
前記データ入出力部に接続され、前記プリルータ用レジスタに記憶されたプリルーティング情報に基づいて前記データの入出力の際に接続状況の入れ換えを行うプリルーターと、
前記プリルータに接続され、前記プリルータと外部データバスとの接続関係の情報であるバススイッチ制御情報に基づいて、接続状況の入れ換えを行うバススイッチとを有し、
前記バススイッチ制御情報は、前記各エントリーと関連付けて記憶され、前記バススイッチは、前記プロセッサーコアからデータの外部へのアクセスが発行された場合には、前記データに係るエントリーのバススイッチ制御情報に基づいてデータバスの接続状況の入れ換えを行う
ことを特徴とするマイクロプロセッサー。 - 前記バススイッチは、前記メモリ管理部が管理するページ単位で接続状況の入れ換えを行うことを特徴とする請求項2記載のマイクロプロセッサー。
- 前記メモリ管理部は、外部アクセスの段階で、前記アドレス変換キャッシュメモリに格納される物理アドレスに基づき、該当するバススイッチ制御情報を送信することを特徴とする請求項3記載のマイクロプロセッサー。
- 映像音声システムにおいて、
データの入出力制御及び前記データ処理のための命令の実行を行う命令実行部及び、前記データを一時的に保持するキャッシュメモリを有するプロセッサーコアと、
前記プロセッサーコアに接続され、前記データに係る各エントリの仮想アドレスから物理アドレスに変換に用いられる変換参照用の情報を記憶するアドレス変換キャッシュメモリの管理、及びプリルーティング情報を記憶するプリルータ用レジスタの管理を行うメモリ管理部と、
前記プロセッサーコア及び前記メモリ管理部に接続され、このマイクロプロセッサーの外部との前記データの入出力を行う際にデータバスの信号を入れ換え可能なバスインターフェイスとを有し、
前記バスインターフェイスは、
前記プロセッサーコア及び前記メモリ管理部に接続され、データの入出力を行うデータ入出力部と、
前記データ入出力部に接続され、前記プリルータ用レジスタに記憶されたプリルーティング情報に基づいて前記データの入出力の際に接続状況の入れ換えを行うプリルーターと、
前記プリルータに接続され、前記プリルータと外部データバスとの接続関係の情報であるバススイッチ制御情報に基づいて、接続状況の入れ換えを行うバススイッチとを有し、
前記バススイッチ制御情報は、前記各エントリーと関連付けて記憶され、前記バススイッチは、前記プロセッサーコアからデータの外部へのアクセスが発行された場合には、前記データに係るエントリーのバススイッチ制御情報に基づいてデータバスの接続状況の入れ換えを行うマイクロプロセッサーと、
コンテンツを格納する記憶装置と、
前記記憶装置に接続され、前記記憶装置内に格納されるコンテンツの送受信を行うブリッジ部と、
前記ブリッジ部に接続され、ブリッジ部から送信されたコンテンツを一時的に保持するメモリ部と、
前記メモリ部に接続され、前記プロセッサーにより加工されたデータのデータをアナログに変換して出力するアナログ変換部と、
を有することを特徴とする映像音声システム。
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US8028186B2 (en) * | 2006-10-23 | 2011-09-27 | Violin Memory, Inc. | Skew management in an interconnection system |
US7957173B2 (en) * | 2008-10-14 | 2011-06-07 | Mosaid Technologies Incorporated | Composite memory having a bridging device for connecting discrete memory devices to a system |
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US8549209B2 (en) * | 2008-11-04 | 2013-10-01 | Mosaid Technologies Incorporated | Bridging device having a configurable virtual page size |
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---|---|---|---|---|
US4378591A (en) * | 1980-12-31 | 1983-03-29 | Honeywell Information Systems Inc. | Memory management unit for developing multiple physical addresses in parallel for use in a cache memory |
US4484273A (en) * | 1982-09-03 | 1984-11-20 | Sequoia Systems, Inc. | Modular computer system |
US4845664A (en) * | 1986-09-15 | 1989-07-04 | International Business Machines Corp. | On-chip bit reordering structure |
JPH06100961B2 (ja) * | 1988-04-18 | 1994-12-12 | 富士通テン株式会社 | デジタル信号処理プロセッサ |
JP2633331B2 (ja) * | 1988-10-24 | 1997-07-23 | 三菱電機株式会社 | マイクロプロセッサ |
US5265237A (en) * | 1988-12-07 | 1993-11-23 | Xycom, Inc. | Byte swapping apparatus for selectively reordering bytes of an N-bit word communicated between an at computer and VME bus |
US5297231A (en) * | 1992-03-31 | 1994-03-22 | Compaq Computer Corporation | Digital signal processor interface for computer system |
US5828853A (en) * | 1995-05-08 | 1998-10-27 | Apple Computer, Inc. | Method and apparatus for interfacing two systems operating in potentially differing Endian modes |
US5742840A (en) * | 1995-08-16 | 1998-04-21 | Microunity Systems Engineering, Inc. | General purpose, multiple precision parallel operation, programmable media processor |
US5721957A (en) * | 1996-06-03 | 1998-02-24 | International Business Machines Corporation | Method and system for storing data in cache and retrieving data from cache in a selected one of multiple data formats |
JPH1145212A (ja) | 1997-07-29 | 1999-02-16 | Matsushita Electric Ind Co Ltd | 秘密情報の解読攻撃対抗方法 |
JP3255227B2 (ja) | 1997-12-10 | 2002-02-12 | 日本電気株式会社 | アドレス変換システム |
US6243808B1 (en) * | 1999-03-08 | 2001-06-05 | Chameleon Systems, Inc. | Digital data bit order conversion using universal switch matrix comprising rows of bit swapping selector groups |
EP1046998A1 (en) * | 1999-04-22 | 2000-10-25 | Texas Instruments Incorporated | Digital signal processors with virtual addressing |
JP3801833B2 (ja) | 2000-02-14 | 2006-07-26 | 株式会社東芝 | マイクロプロセッサ |
US6725369B1 (en) * | 2000-04-28 | 2004-04-20 | Hewlett-Packard Development Company, L.P. | Circuit for allowing data return in dual-data formats |
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