JPH06100961B2

JPH06100961B2 - デジタル信号処理プロセッサ

Info

Publication number: JPH06100961B2
Application number: JP63093349A
Authority: JP
Inventors: 和也佐古; 正明永海; 昇治藤本
Original assignee: Denso Ten Ltd
Current assignee: Denso Ten Ltd
Priority date: 1988-04-18
Filing date: 1988-04-18
Publication date: 1994-12-12
Anticipated expiration: 2009-12-12
Also published as: JPH01265318A; US5148161A

Description

【発明の詳細な説明】〔概要〕２の補数表現形式データから符号付絶対値表現形式デー
タへの変換回路において符号ビットとその他のビットと
のEORをとった後に最下位ビットのさらに下位に“1"を
追加して符号付絶対値表現形式のデータへ変換する回路
とし、その逆の変換回路においては符号ビットとその他
ビットとのEORをとり上位側から所定のビット数を取り
出す回路として２の補数表現形式データと符号付絶対値
表現形式データとの相互の変換回路を簡潔にしたディジ
タル信号処理プロセッサである。

〔産業上の利用分野〕

本発明はデジタル信号処理プロセッサ、特にシリアルデ
ータ入力端子より固定小数点形式のデータまたは浮動小
数点形式のデータを入力するデジタル信号処理プロセッ
サに関する。

デジタル信号処理プロセッサ（以下 DSP（digital sig
nal processor）と称す）は、浮動小数点形式の演算の
高速化を実現したマイクロプロセッサであり、従来のマ
イクロプロセッサでは速度の点でとても実現できなかっ
たオーディオ信号のリアルタイム処理、高速画像処理、
複雑かつ高速な処理が要求されるモータ制御等の分野に
おいて、マイクロプロセッサのソフトウェアによる処理
を実現した。

〔従来の技術〕

第４図はこのDSPの一例91を表わすブロック図である。
シーケンス制御部16はそれに属するROMに書き込まれた
ソフトウェアの命令に従って演算指令、データ入出力指
令等の各種の制御信号を出力する。入力インターフェー
ス61はデータ入力端子51から入力されるシリアルデータ
を入出力クロックに同期してサンプリングして格納し、
格納されたデータはシーケンス制御部16からの制御信号
に応じて内部レジスタ63等へ転送され、各種の演算処理
を施された後に、出力インターフェース62を介してデー
タ出力端子54へシリアルデータとして出力される。

データ入力端子51から入力されるデータの形式は、さら
に他のDSPからデータを受け取るような場合には浮動小
数点形式であるが、アナログ−デジタル（AD）変換器か
らデータを受け取るような場合には固定小数点形式、例
えば２の補数表現（BTC）形式でデータが入力される。
ところがDSP内部での演算処理は一般に浮動小数点形式
で行なわれるので、通常、BTC形式のデータを入力した
ら演算処理に先立ってBTCから浮動小数点形式へのコー
ド変換が行なわれる。

また、データ出力端子54から出力されるデータの形式に
ついても同様に、さらに他のDSPへデータを転送するよ
うな場合には浮動小数点形式で出力されるが、出力先が
デジタル−アナログ（DA）変換器であるような場合には
固定小数点形式、例えばBTCの形式でデータが出力され
る。この時には逆に、演算処理後、データ出力の前に浮
動小数点形式からBTCへのコード変換が行なわれる。

これらのコード変換は共に固定／浮動変換回路64内にお
いて行なわれる。周知の通り、浮動小数点形式のデータ
は正負の符号と指数部と仮数部の絶対値とから構成され
る。そのため、BTCから浮動小数点形式へのコード変換
は、一旦BTCのデータを符号付き絶対値表現（SMB）形式
のデータへコード変換した後に行なわれる。同様に浮動
小数点形式からBTCへのコード変換はSMB形式のデータを
経由して行なわれる。

第５図は従来のBTCからSMBへの変換回路の一例を表わす
図である。110は16ビットのBTC形式のデータを格納する
ためのレジスタであり、16個のフリップフロップより構
成されている。120はSMB形式のデータを格納するための
レジスタであって、同様に16個のフリップフロップで構
成される。EORゲート150−１〜150−15はBTCデータの符
号ビットと他のビットとの間のEORを演算し、出力す
る。16ビットの加算器190はビットA₀〜A₁₅で構成される
データＡとビットB₀〜B₁₅で構成されるデータＢを加算
し、16ビットのデータとして出力する。データＢとして
はレジスタ110内のデータが負のとき値１、正または０
のとき値０となる値が入力されている。したがって加算
器190の出力にはレジスタ110に格納されているBTC形式
のデータをSMBへコード変換したものが出力され、変換
指令が出力されるとレジスタ120へその値がセットされ
る。

第６図は従来のSMBからBTCへの変換回路の一例を表わす
図である。130は浮動小数点形式から変換された16ビッ
トのSMB形式のデータを格納するレジスタであり、140は
BTC形式のデータを格納する16ビットのレジスタであ
る。16ビットの加算器191はビットA₀〜A₁₅で構成される
データＡにビットB₀〜B₁₅で構成されるデータＢを加算
し、その結果を16ビットのデータとして出力する。EOR
ゲート170−１〜170−15は減算器191の出力の最上位ビ
ットとそれ以下15ビットのそれぞれとのEORを演算し、
出力する。加算器191に入力されるデータＢはレジスタ1
30内のデータが負のとき値１を、正または０のとき値０
をとる。したがって、第５図で表わされる回路とは逆
に、変換指令が出されるとレジスタ130に格納されたSMB
形式のデータがBTC形式コードへコード変換されたデー
タがレジスタ140にセットされる。

〔発明が解決しようとする課題〕

第５図および第６図に表わされる回路は加算器190およ
び191を必要とするので規模が大きくなるという問題が
ある。

また、BTCの値が8000H（Ｈは16進表示を意味する。以下
同じ）のとき、これは例えば16ビットのAD変換器でアナ
ログ入力値が下限値になった時またはそれを超えた時に
出力されるコードであって、負の最大値をBTCコードで
表わしたものであるが、このような場合第５図で表わさ
れるような回路でSMBへの変換を行なうと結果は０とな
り、異常な変換結果を与えてしまう。この理由は8000H
を10進数に直すと−32768であるから、つまり、この値
の絶対値は15ビットでは表わせない数であり、16ビット
のSMB形式では本来表現できない数であるからである。
そうは言っても現実に16ビットのAD変換器からはこの様
な値が出力される場合があるから、この事実は第５図の
ような変換回路の欠点と言わざるを得ない。

したがって本発明の目的は、簡単な構成でBTCからSMBへ
およびSMBからBTCへのコード変換を実現し、しかも前述
の欠点のない変換回路を具備するデジタル信号処理プロ
セッサ（DSP）を提供することにある。

〔課題を解決するための手段〕

本発明者は、固定小数点形式でDSPへ入力されるデータ
は、内部で処理される浮動小数点形式のデータの仮数部
のビット数よりも一般に小さいという点、またその値は
例えばAD変換器からのデータのようにアナログ値をデジ
タルで表現したものであることが多く、この場合、所定
の誤差範囲内であれば厳密なコード変換でなくても実質
的に問題はないという点、そしてBTCからSMBへのコード
変換時に一定の定数が乗算されてもその逆変換時に同一
の定数で除算した形になれば実質的な問題を生じないと
いう点に着目し、第１図で表わされるようなBTCからSMB
へおよびSMBからBTCへの変換回路を具備するDSPを提案
する。

第１図において、m,nをｍ＜ｎなる整数として、11は２
の補数表現（BTC）形式のデータを格納するｍビットの
レジスタであり、12は符号付絶対値表現（SMB）形式の
データを格納するｎビットのレジスタである。排他的論
理和（EOR）手段15−１〜15−ｍ−１はレジスタ11の符
号ビット11−１と符号以外のビット11−２〜11−ｍとの
間でそれぞれEORを演算し、出力する。EOR手段15−１〜
15−ｍ−１の出力はそれぞれレジスタ12の絶対値ビット
の一部12−２〜12−ｍと結合し、論理１出力手段16の出
力は該絶対値ビットの一部12−２〜12−ｍより下位のビ
ット（12−ｍ＋１）に結合する。以上がBTCからSMBへの
変換回路に相当する部分である。

次に、SMBからBTCへの変換回路に相当する部分について
説明する。13はSMB形式のデータを格納するｎビットの
レジスタであり、14はBTC形式のデータを格納するｍビ
ットのレジスタである。EOR手段17−１〜17−ｍ−１は
レジスタ13の符号ビット13−１とレジスタ13の絶対値ビ
ットの一部13−２〜13−ｍとの間でそれぞれEORを演算
し出力する。EOR手段17−１〜17−ｍ−１の出力はそれ
ぞれレジスタ14の符号以外のビット14−２〜14−ｍとそ
れぞれ結合される。

第１図において、レジスタ12および13の符号ビット12−
1;13−１と絶対値ビットの一部12−２〜12−m;13−２〜
13−ｍとは連続しているかの様に表わされているが、そ
れらの間に別の演算処理が存在しても良い。

〔作用〕

レジスタ11内に格納されていたBTCコードが数値ｘを表
わしていたとすれば、コード変換されてレジスタ12内へ
格納されるSMBコードは、仮にビット12−ｍ＋１の下に
７ビットの０が追加されるものとして、 2⁸ｘ＋2⁷ （１）という値を表現することになる。また変換されて数値ｘ
を表わすBTCコードを与えるレジスタ13内のSMBコードが
表現する値はｘが０または正のとき（2⁸ｘ）〜（2⁸ｘ＋2⁸−１）（２）ｘが負のとき（2⁸ｘ＋１）〜（2⁸ｘ＋2⁸）（３）となる。（１）（２）（３）をそれぞれ2⁸で除算するとｘ＋0.5 （１）′ ｘ〜ｘ＋0.996 （２）′ ｘ＋0.004〜ｘ＋１（３）′ となり、（１）′（２）′（３）′はすべてｘと１以上
の差はない、すなわち、この変換はレジスタ11および14
内に格納されるBTCコードが表現可能な分解能の範囲内
にあることを示している。

これらをさらに詳しく説明すると、第５図に示される従
来のBTC→SMB変換回路においては、最上位ビット（符号
ビット）以外のビットについて、最上位ビットとのEOR
をとることにとって変換した後、値が負であるとき絶対
値に１を加算、すなわち１を減算し、値が正であるとき
は何もしないのに対して、第１図に示された本発明のBT
C→SMB変換回路においては、従来回路と同様なEORによ
る変換の後、絶対値に0.5を加算すること、すなわち負
の値に対しては0.5を減算し、正の値に対しては0.5を加
算することになるのである。

その結果として、第５図の従来回路による正規の変換結
果ｘからは全体として0.5というわずかなオフセットが
あるｘ＋0.5（（１）′）という値に変換されるもの
の、任意の２つの値の差分は正確に表現される。なお、
この様なオフセットは、オーディオ信号処理において直
流分に相当するので、オーディオ信号処理では全く問題
にならない。

さらに、第５図に示した回路では負の値のとき１を減算
するのに対して、本願の回路では0.5を減算するため、
後に実施例の項で詳述するように、負の最大値について
も正常な変換結果を与える。

第６図に示される従来のSMB→BTC変換回路においては、
SMBコード内の絶対値を表わすビットについて符号ビッ
トとのEORをとることによって変換した後、値が負であ
るときは全体に１を加算するのに対して、第１図に表わ
された本発明のSMB→BTC変換回路では、従来回路と同様
なEORによる変換の後、単に不要な下位ビットを切り棄
てる構成をとっている。

その結果として（２）′（３）′で表されるような変換
結果が得られている。これをグラフに表わすと、第７図
に示すようになる。図中、白丸はその点には値がないこ
とを示している。また、SMBが０のときそれから変換さ
れるBTCの値は０と−１の２つの値があるが、これら
は、それぞれSMBが＋０（000…０）であるときと−０
（100…０）であるときの変換結果を表している。第７
図によれば、本発明のSMB→BTC変換回路はわずかなオフ
セットを与えるものの、与えられたビット内で相互の差
分を正確に表現していることが理解される。

また、第１図の回路は桁上げの操作が不要であるので、
第５図および第６図の回路で必要とされる様な加算回路
を必要としないので、全体として簡潔な構成となってい
る。

〔実施例〕

第２図は本発明のDSPの一実施例におけるBTCからSMBへ
の変換回路を表わす図である。

110はBTCコードで表わされた16ビットのデータを格納す
るためのレジスタであって、16個のフリップフロップで
構成されている。120はSMBコードで表わされた24ビット
のデータを格納するためのレジスタであって、24個のフ
リップフロップから構成されている。レジスタ110のビ
ット数16はオーディオ信号処理等で使用されているAD変
換器およびDA変換器の最も良く用いられるビット数であ
る。レジスタ120のビット数24はDSP内部の浮動小数点形
式のデータのビット数30から指数部のビット数６を差し
引いたものに相当している。レジスタ110の最上位ビッ
トの出力Q₁₅は符号ビットの出力を表わし、その他のビ
ットの出力Q₀〜₁₄は符号ビット以外のビットの出力を表
わす。レジスタ120の最上位ビットの入力D₂₃は符号ビッ
トの入力を表わしその他のビットの入力D₀〜₂₂は絶対値
ビットを表わしている。EORゲート150−１〜150−15は
レジスタ110の符号ビット出力Q₁₅と符号ビット以外の出
力Q₁₄〜₀との間でそれぞれEORの演算を行ない、出力す
る。レジスタ110の符号ビットの出力Q₁₅はレジスタ120
の符号ビットの入力D₂₃に接続され、EORゲート150−１
〜150−15の出力はレジスタ120の絶対値ビット入力D₂₂
〜₈へ接続され、絶対値ビット入力D₇は抵抗160を介して
論理１を表わす電圧レベルへ接続され、絶対値ビット入
力D₆〜₀は論理０を表わす電圧レベルへ接続されてい
る。

レジスタ110へ変換すべきBTCコードのデータが格納さ
れ、変換指令が出されると、レジスタ120へはSMBコード
のデータが格納される。レジスタ110へ格納されていた
数値をｘとするとレジスタ120内に格納される数値は 2⁸ｘ＋2⁷ となり、これを2⁸で除算した値と数値ｘとの間の差は、
前述のように、レジスタ110に格納されていたデータの
分解能の範囲内にある。また、レジスタ110に格納され
ている値が8000Hである時の変換結果はFFFF80Hすなわち
−8388480であって、ほぼ負の最大値を示している。

第３図は本発明のDSPの一実施例におけるSMBからBTCへ
の変換回路を表わす図である。

130はSMBコードで表わされた24ビットのデータを格納す
るためのレジスタであって、24個のフリップフロップで
構成されている。140はBTCコードで表わされた16ビット
のデータを格納するためのレジスタであって、16個のフ
リップフロップから構成されている。レジスタ140のビ
ット数16はオーディオ信号処理等で使用されているAD変
換器およびDA変換器の最も良く用いられるビット数であ
る。レジスタ130のビット数24はDSP内部の浮動小数点形
式のデータのビット数30から指数部のビット数６を差し
引いたものに相当している。レジスタ130の最上位ビッ
トの出力Q₂₃は符号ビットの出力を表わし、その他のビ
ットの出力Q₀〜₂₂は絶対値ビットの出力を表わす。レジ
スタ140の最上位ビットの入力D₁₆は符号ビットの入力を
表わしその他のビットの入力D₀〜₁₅は絶対値ビットを表
わしている。EORゲート170−１〜170−15はレジスタ130
の符号ビット出力Q₂₃と絶対値ビットの出力Q₂₂〜₈との
間でそれぞれEORの演算を行ない、出力する。レジスタ1
30の符号ビットの出力Q₂₃はレジスタ140の符号ビットの
入力D₁₆に接続され、EORゲート170−１〜170−15の出力
はレジスタ140の符号以外のビット入力D₁₅〜₀へ接続さ
れている。

レジスタ130へ変換すべきSMBコードのデータが格納さ
れ、変換指令が出されると、レジスタ140へはBTCコード
のデータが格納される。レジスタ140へ格納されたデー
タが数値ｘを表わすとき、レジスタ130へ格納されてい
た数値はｘが０または正のとき（2⁸ｘ）〜（2⁸ｘ＋2⁸−１）ｘが負のとき（2⁸ｘ＋１）〜（2⁸ｘ＋2⁸）となり、これらを2⁸で除算した値と数値ｘとの間の差
は、前述の如く、レジスタ140に格納されるデータの分
解能の範囲内にある。

〔発明の効果〕

以上述べてきたように、本発明のDSP内の変換回路は、
簡単な構成でBTCからSMBへおよびSMBからBTCへのコード
変換を実現し、しかも前述したように値が負の最大値で
あっても異常な値に変換されるようなことはない。

【図面の簡単な説明】

第１図は本発明の原理図、第２図は本発明のDSPの一実施例におけるBTCからSMBへ
の変換回路の回路図、第３図は本発明のDSPの一実施例におけるSMBからBTCへ
の変換回路の回路図、第４図はDSPの一例を表わすブロック図、第５図は従来のBTCからSMBへの変換回路の一例を表わす
図、第６図は従来のSMBからBTCへの変換回路の一例を表わす
図、第７図は本発明のSMBからBTCへの変換回路における変換
結果を表わす図である。図において、 11,12,13,14…レジスタ 16…論理１出力手段。

Claims

【特許請求の範囲】

【請求項１】整数をｍとしｍビットの２の補数表現形式
データを格納する第１のレジスタ（11）と、該ｍより大
なる整数をｎとしｎビットの符号付絶対値表現形式デー
タを格納する第２のレジスタ（12）と、該第１のレジス
タ（11）の符号ビット（11−１）と符号以外のビット
（11−２〜11−ｍ）のそれぞれとの排他的論理和をそれ
ぞれ演算して出力する第１〜ｍ−１の排他的論理和手段
（15−１〜15−ｍ−１）とを具備するデジタル信号処理
プロセッサにおいて、論理１を出力する論理１出力手段（16）を具備し、該第
１〜ｍ−１の排他的論理和手段（15−１〜15−ｍ−１）
の出力のそれぞれを該第２のレジスタ（12）の絶対値ビ
ットの一部（12−２〜12−ｍ）と結合し、該論理１出力
手段（16）の出力を該絶対値ビットの一部（12−２〜12
−ｍ）より下位のビット（12−ｍ＋１）と結合すること
を特徴とするデジタル信号処理プロセッサ。
【請求項２】整数をｎとしｎビットの符号付絶対値表現
形式データを格納する第３のレジスタ（13）と、該ｎよ
り小なる整数をｍとしｍビットの２の補数表現形式デー
タを格納する第４のレジスタ（14）と、該第４のレジス
タ（14）の符号以外のビット（14−２〜14−ｍ）のそれ
ぞれへ出力が結合された第ｍ〜2m−２の排他的論理和手
段（17−１〜17−ｍ−１）を具備するデジタル信号処理
プロセッサにおいて、該第ｍ〜2m−２の排他的論理和手段（17−１〜17−ｍ−
１）は該第３のレジスタ（13）の符号ビット（13−１）
と該第３のレジスタ（13）の絶対値ビットの一部（13−
２〜13−ｍ）のそれぞれとの排他的論理和をそれぞれ演
算して出力することを特徴とするデジタル信号処理プロ
セッサ。