JP3286990B2 - ディジタルシグナルプロセッサ - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はディジタルシグナルプロ
セッサに関し、特に整数フオーマットの数値データと浮
動小数点フオーマットの数値データとを扱うディジタル
シグナルプロセッサに関する。

【０００２】

【従来の技術】一般に、マイクロコンピュータにおける
数値データの表現フオーマットとして固定小数点フオー
マットすなわち、整数フオーマットが用いられている。

【０００３】一方、従来のディジタルシグナルプロセッ
サは、演算速度の高速化を追求するため、２の補数浮動
小数点フオーマットを用いている場合が多かった。これ
は、２の（ｎ＋１）乗から対応する正の数を引くことに
よって負の数を得る方法である。この操作は、演算回路
においては、各ビットを反転したうえで最下位ビットに
１を加算する操作に等しいので、加減算の演算回路が実
現しやすく高速化に適している等の利点がある。

【０００４】しかし、２の補数浮動小数点フオーマット
を用いるディジタルシグナルプロセッサは演算速度の高
速化を図ることができるが、整数フオーマットで表され
た数値データをそのまま扱うことができない。このた
め、整数フオーマットで表された数値データを扱う場合
には、データのフオーマットを整数フオーマットから２
の補数浮動小数点フオーマットに変換する必要がある。
このための、従来のデータフオーマットの変換命令を持
つディジタルシグナルプロセッサは、完全な変換を実行
するための専用のソフトウェアを必要とする。しかし、
この変換ソフトウェアでのデータフオーマットの変換
は、実行に時間を要するため、ディジタルシグナルプロ
セッサの高速性を損なっていた。

【０００５】

【発明が解決しようとする課題】上述した従来のディジ
タルシグナルプロセッサは、整数フオーマットで表され
た数値データを扱うためには、整数フオーマットから２
の補数浮動小数点フオーマットに変換するプログラムを
実行する必要があり、変換専用命令と変換ソフトウェア
とによるデータフオーマットの変換に時間がかかるた
め、ディジタルシグナルプロセッサの高速性を十分発揮
できないという欠点があった。

【０００６】本発明のディジタルシグナルプロセッサ
は、予め定められた第１の数値表現である符号ビットと
数値部データとからなる整数フォーマットで表された数
値データである第１のデータを、予め定められた第２の
数値表現である指数部データと仮数部符号ビットと仮数
部データとからなる２の補数浮動小数点フォーマットの
第２のデータに変換して処理するディジタルシグナルプ
ロセッサにおいて、入力された前記第１のデータを前記
符号ビットと前記数値部データとに分離し、前記第１の
データのビット長と前記第２のデータの前記仮数部符号
ビットを含めた前記仮数部データとのビット長との差の
ビット数分を前記符号ビットにより充足するよう前記符
号ビットを拡張し拡張符号ビットデータを作成し、前記
数値部データと前記拡張符号ビットデータと第１の定数
値とを組合せ前記第２のデータを合成することにより前
記第２のデータに変換する整数浮動小数点データ変換部
と、前記第２のデータを前記指数部データと前記仮数部
符号ビットと前記仮数部データとに分離し、前記符号ビ
ットが正のときは前記仮数部データの２の補数の最上位
ビットから下位ビットに連続する０値のビットの数を０
データ数として検出し、前記仮数部データの２の補数を
前記０データ数のビット分左シフトし左シフト値を生成
し、前記指数部データの値から第２の定数値を減算した
減算値と前記０データ数との加算値が正のときは前記第
１のシフト回路の出力を前記加算値のビット分左シフト
し、前記加算値が負のときは前記左シフト値を前記加算
値の絶対値のビット分右シフトしシフト値を出力し、前
記符号ビットが正のときは前記シフト値を選択データと
して選択し前記符号ビットが負のときは前記シフト値の
２の補数を前記選択データとして選択し、前記符号ビッ
トと前記選択データとを組合せて前記第１のデータを合
成することにより前記第１のデータに変換する浮動小数
点整数データ変換部と、前記第１のデータのビット長を
指定する整数値桁数指定レジスタと、入力された前記第
１のデータと前記整数浮動小数点データ変換部の出力で
ある前記第２のデータとのいずれか一方を選択する第１
のセレクタと、入力された前記第２のデータと前記浮動
小数点整数データ変換部の出力である前記第１のデータ
とのいずれか一方を選択する第２のセレクタとを備えて
構成されている。

【０００７】

【実施例】次に、本発明の実施例について図面を参照し
て説明する。

【０００８】図１は本発明のディジタルシグナルプロセ
ッサの一実施例を示すブロック図である。

【０００９】本実施例のディジタルシグナルプロセッサ
１は、図１に示すように、命令用メモリ１１と、命令実
行部１２と、データ用ＲＯＭ１３と、データ用ＲＡＭ１
４と、内部データバス１５と、乗算器１６と、ＡＬＵ１
７と、アキュムレータ１８と、データレジスタ１９と、
データフォーマット変換部２０とを備えて構成されてい
る。

【００１０】データフォーマット変換部２０は、セレク
タ２１と、整数浮動小数点データ変換部２２と、浮動小
数点整数データ変換部２３と、セレクタ２４と、整数値
桁数指定用の定数レジスタ２５とを備えて構成されてい
る。

【００１１】また、図１には、ディジタルシグナルプロ
セッサ１における処理の対象であるデータのデータメモ
リ２および関連するデータバス３が示されている。

【００１２】図２はデータフォーマット変換部２０を構
成する整数浮動小数点データ変換部２２の詳細を示すブ
ロック図である。図２において、整数浮動小数点データ
変換部２２は、整数フオーマットの入力データを符号ビ
ットＳと数値部データＮとに分離する整数データ分離部
２２１と、符号ビット拡張部２２２と、定数レジスタ２
２３と、２の補数データ合成部２２４とを備えて構成さ
れている。

【００１３】図３はデータフォーマット変換部２０を構
成する浮動小数点整数データ変換部２３の詳細を示すブ
ロック図である。図３において、浮動小数点整数データ
変換部２３は、浮動小数点フオーマットの入力データを
指数部Ｅと符号ビットＳと仮数部データＭとに分離する
２の補数データ分離部２３１と、定数レジスタ２３２
と、減算器２３３と、加算器２３４と、２の補数生成器
２３５，２４０と、スイッチ２３６，２４１と、０デー
タ検出器２３７と、シフト回路２３８，２３９と、整数
データ合成部２４２とを備えて構成されている。

【００１４】次に、本実施例の動作について説明する。

【００１５】本実施例のディジタルシグナルプロセッサ
１は、データメモリ２からデータをデータレジスタ１９
に読込むとき、そのデータがデータフォーマット変換部
２０を通り、ここで、整数フオーマットのデータが２の
補数浮動小数点フオーマットのデータに変換される。以
下順を追って動作を説明する。

【００１６】図１において、命令用メモリ１１と、命令
実行部１２と、データ用ＲＯＭ１３と、データ用ＲＡＭ
１４と、内部データバス１５と、乗算器１６と、ＡＬＵ
１７と、アキュムレータ１８と、データレジスタ１９の
各構成要素は、周知のディジタルシグナルプロセッサと
同一のものであり、動作についても全く同一であるのの
で説明を省略する。

【００１７】また、周知のディジタルシグナルプロセッ
サでは、データメモリ２からのデータは、データレジス
タ１９を介して内部データバス１５に出力され、データ
用ＲＡＭ１４に転送され、あるいは乗算器１６や、ＡＬ
Ｕ１７の演算対象となる。

【００１８】本実施例のディジタルシグナルプロセッサ
は、前述のように、データフォーマット変換部２０を備
える。

【００１９】まず、データメモリ２からディジタルシグ
ナルプロセッサ１への読込み時の動作について説明す
る。

【００２０】まず、データメモリ２から読込まれたデー
タは、データバス３を介してデータフォーマット変換部
２０の整数浮動小数点データ変換部２２と、セレクタ２
１とに入力する。整数浮動小数点データ変換部２２は、
入力データを整数フオーマットのデータにおける通常の
数値とみなして変換動作を行ない、結果をセレクタ２１
に出力する。

【００２１】次に、セレクタ２１は、命令実行部１２か
ら出力されるセレクタ２１制御信号Ａの指示にしたが
い、整数浮動小数点データ変換部２２あるいはデータバ
ス３のいずれかの出力を選択し、データレジスタ１９に
転送するものである。これにより、整数浮動小数点デー
タ変換が不要の場合には、データメモリ２からの入力デ
ータをそのままデータレジスタ１９に転送することがで
きる。

【００２２】次に、ディジタルシグナルプロセッサ１か
らデータメモリ２への書込み時の動作について説明す
る。

【００２３】まず、データレジスタ１９の内容を浮動小
数点整数データ変換部２３とセレクタ２４とに入力す
る。浮動小数点整数データ変換部２３は、入力データを
浮動小数点フオーマットのデータにおける通常の数値と
みなして変換動作を行ない、結果をセレクタ２４に出力
する。

【００２４】次に、セレクタ２４は、命令実行部１２か
ら出力されるセレクタ２４制御信号Ｂの指示にしたが
い、浮動小数点整数データ変換部２３あるいはデータレ
ジスタ１９のいずれかの出力を選択し、データバス３を
介してデータメモリ２に転送するものである。これによ
り、浮動小数点整数データ変換が不要の場合には、デー
タレジスタ１９からの入力データをそのままデータメモ
リ２に転送することができる。

【００２５】次に図２に示す整数浮動小数点データ変換
部２２の動作について説明する。

【００２６】前述のように、整数浮動小数点データ変換
部２２は、整数フオーマットのデータにおける通常の値
を２の補数浮動小数点フオーマットのデータに変換する
変換動作を行なう。

【００２７】データバス３を介して入力されたデータメ
モリ２からの入力データは、整数データ分離部２２１に
入力され、ここで、符号ビットＳと、数値部データＮと
の２つに分離される。

【００２８】ここで、一例として、１ビットの符号ビッ
トを含む１６ビット整数データを指数部８ビット、符号
ビット１ビット、仮数部２３ビットからなる３２ビット
浮動小数点データに変換する場合について説明する。

【００２９】このとき、整数値桁数指定用の定数レジス
タ２５には、整数データのビット数である１６が格納さ
れている。また、定数レジスタ２２３，２３２（浮動小
数点整数データ変換部２３）には浮動小数点データの仮
数部Ｍのビット数（２３＝１７Ｈ）が格納されている。

【００３０】符号ビットＳは、符号ビット拡張部２２２
に入力される。符号ビット拡張部２２２は、定数レジス
タ２５から整数データのビット長値１６を受けとり、浮
動小数点データの仮数部Ｍと符号ビットとのビット数の
合計２４ビットとを比較する。この結果、整数データの
ビット数１６の方が少ないので、その分、すなわち、８
ビットだけ符号ビットＳと同一の値で充足して、９ビッ
トの符号ビットＳと同一の値のデータに拡張する。すな
わち、符号ビットＳが０のときは０００００００００、
１のときは１１１１１１１１１となる。符号ビット拡張
部２２２の出力は、２の補数データ合成部２２４に入力
される。仮数部データＭは、そのまま２の補数データ合
成部２２４に入力される。また、２の補数データ合成部
２２４には、指数部データＥとして定数値レジスタ２２
３の出力１７Ｈも入力される。２の補数データ合成部２
２４は、これらのデータを合成し、３２ビット長の浮動
小数点データとしてセレクタ２１に出力する。

【００３１】次に、図３に示す浮動小数点整数データ変
換部２３の動作について説明する。

【００３２】前述のように、浮動小数点整数データ変換
部２３は、２の補数浮動小数点フオーマットのデータに
おける値を整数フオーマットのデータに変換する変換動
作を行なう。

【００３３】入力データは２の補数分離部２３１で、指
数部データＥと、仮数部データＭと、符号ビットＴとに
分離される。

【００３４】指数部データＥは、定数レジスタ２３２の
出力値１７Ｈとともに減算器、２３３に入力される。減
算器２３３は、指数部データＥの値から定数レジスタ２
３２の値１７Ｈを減算し、結果を加算器２３４に送る。

【００３５】一方、符号ビットＴは．そのまま整数デー
タ合成部２４２に転送されると同時に、スイッチ制御信
号Ｃとしてスイッチ２３６，２４１に印加される。

【００３６】仮数部データＭは、スイッチ２３６と、２
の補数生成器２３５とにそれぞれ入力される。次に、２
の補数生成器２３５では、入力された仮数部データＭの
２の補数を求め、その結果をスイッチ２３６に出力す
る。スイッチ２３６は、符号ビットＴが正のときは仮数
部データＭの値を０データ検出器２３７に送る。符号ビ
ットＭが負のときは２の補数生成器２３５の値を０デー
タ検出器２３７に送る。同時に、このスイッチ２３６の
出力値はシフト回路１３８に入力される。

【００３７】０データ検出器２３７は、スイッチ２３６
の出力値である仮数部データＭの最上位のビットから下
位ビットに連続する０値のビットの数を検出し前記０値
のビットの数を０データ数Ｏとして出力する。たたえ
ば、入力として００００００００００１１１１１１１１
１１０００が与えられたとすると、この値は先頭ビット
から１０ビット０が連続しているので、０データ検出器
２３７は０データ数Ｏとして１０を出力する。０データ
検出器２３７の出力の０データ数Ｏは、シフト回路２３
８と加算器２３４とに送られる。

【００３８】加算器２３４は、減算器２３３の出力値と
０データ検出器２３７の出力の０データ数Ｏとを加算
し、結果をシフト回路２３９に入力する。

【００３９】シフト回路２３８は、スイッチ２３６の出
力値である仮数部データＭの値を０データ数Ｏの値だけ
左シフトするものである。また、シフト回路２３９は、
加算器２３４の出力値が正のときは、その値分だけスイ
ッチ２３６の出力値である仮数部データＭの値を左シフ
トし、加算器２３４の出力値が負のときは、その絶対値
分だけ仮数部データＭの値を右シフトする。

【００４０】シフト回路２３９の出力は、スイッチ制御
信号Ｃによるスイッチ２４１の切替により、符号ビット
Ｔが正のときはそのまま、また、符号ビットＴが負のと
きは２の補数生成器２４０により２の補数に変換され、
それぞれ、整数データ合成部２４２に入力される。

【００４１】整数データ合成部では、入力された符号ビ
ットＴを符号ビットＳとし、スイッチ２４１からの出力
を数値部とし、定数レジスタ２５の出力値により、スイ
ッチ２４１の出力値を最下位ビットから定数レジスタ２
５の出力値−１のビット数だけ、すなわち、本実施例で
は１６−１＝１５ビットのデータをとりだして符号ビッ
トＳと合成し、整数値としてセレクタ２４に出力する。

【００４２】以上述べたように、本実施例のディジタル
シグナルプロセッサは、ハードウェアで構成したデータ
フォーマット変換部により、整数フオーマットのデータ
を２の補数浮動小数点フオーマットのデータに高速に変
換することができる。

【００４３】

【発明の効果】以上説明したように、本発明のディジタ
ルシグナルプロセッサは、整数フオーマットのデータを
２の補数浮動小数点フオーマットのデータに変換する整
数浮動小数点データ変換部と、２の補数浮動小数点フオ
ーマットのデータを整数フオーマットのデータに変換す
る浮動小数点整数データ変換部と、整数フオーマットの
データのビット長を指定する整数値桁数指定レジスタと
を備えることにより、整数フオーマットのデータを２の
補数浮動小数点フオーマットのデータに高速に変換する
ことができるという効果がある。

【図面の簡単な説明】

【図１】本発明のディジタルシグナルプロセッサの一実
施例を示すブロック図である。

【図２】本実施例の整数浮動小数点データ変換部の一例
を示すブロック図である。

【図３】本実施例の浮動小数点整数データ変換部の一例
を示すブロック図である。

【符号の説明】

１ ディジタルシグナルプロセッサ ２ データメモリ ３ データバス １１ 命令用メモリ １２ 命令実行部 １３ データ用ＲＯＭ１４ １４ データ用ＲＡＭ １５ 内部データバス １６ 乗算器 １７ ＡＬＵ １８ アキュムレータ １９ データレジスタ ２０ データフォーマット変換部 ２１，２４ セレクタ ２２ 整数浮動小数点データ変換部 ２３ 浮動小数点整数データ変換部 ２４，２２３，２３２ 定数レジスタ ２２１ 整数データ分離部 ２２２ 符号ビット拡張部 ２２４ ２の補数データ合成部 ２３１ ２の補数データ分離部 ２３３ 減算器 ２３５，２４０ ２の補数生成器 ２３６，２４１ スイッチ ２３７ ０データ検出器 ２３８，２３９ シフト回路 ２４２ 整数データ合成部

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】 予め定められた第１の数値表現である符
   号ビットと数値部データとからなる整数フォーマットで
   表された数値データである第１のデータを、予め定めら
   れた第２の数値表現である指数部データと仮数部符号ビ
   ットと仮数部データとからなる２の補数浮動小数点フォ
   ーマットの第２のデータに変換して処理するディジタル
   シグナルプロセッサにおいて、入力された 前記第１のデータを前記符号ビットと前記数
   値部データとに分離し、前記第１のデータのビット長と
   前記第２のデータの前記仮数部符号ビットを含めた前記
   仮数部データとのビット長との差のビット数分を前記符
   号ビットにより充足するよう前記符号ビットを拡張し拡
   張符号ビットデータを作成し、前記数値部データと前記
   拡張符号ビットデータと第１の定数値とを組合せ前記第
   ２のデータを合成することにより前記第２のデータに変
   換する整数浮動小数点データ変換部と、 前記第２のデータを前記指数部データと前記仮数部符号
   ビットと前記仮数部データとに分離し、前記符号ビット
   が正のときは前記仮数部データの２の補数の最上位ビッ
   トから下位ビットに連続する０値のビットの数を０デー
   タ数として検出し、前記仮数部データの２の補数を前記
   ０データ数のビット分左シフトし左シフト値を生成し、
   前記指数部データの値から第２の定数値を減算した減算
   値と前記０データ数との加算値が正のときは前記第１の
   シフト回路の出力を前記加算値のビット分左シフトし、
   前記加算値が負のときは前記左シフト値を前記加算値の
   絶対値のビット分右シフトしシフト値を出力し、前記符
   号ビットが正のときは前記シフト値を選択データとして
   選択し前記符号ビットが負のときは前記シフト値の２の
   補数を前記選択データとして選択し、前記符号ビットと
   前記選択データとを組合せて前記第１のデータを合成す
   ることにより前記第１のデータに変換する浮動小数点整
   数データ変換部と、 前記第１のデータのビット長を指定する整数値桁数指定
   レジスタと、 入力された前記第１のデータと前記整数浮動小数点デー
   タ変換部の出力である前記第２のデータとのいずれか一
   方を選択する第１のセレクタと、 入力された前記第２のデータと前記浮動小数点整数デー
   タ変換部の出力である前記第１のデータとのいずれか一
   方を選択する第２のセレクタとを備えることを特徴とす
   るディジタルシグナルプロセッサ。
2. 【請求項２】 前記整数浮動小数点データ変換部が、入
   力された前記第１のデータを前記符号ビットと前記数値
   部データとに分離する入力データ分離部と、 前記第１のデータのビット長と前記第２のデータの前記
   仮数部符号ビットを含めた前記仮数部データとのビット
   長との差のビット数分を前記符号ビットにより充足する
   よう前記符号ビットを拡張し拡張符号ビットデータを出
   力する符号ビット拡張部と、第 １の定数値を格納した第１の定数レジスタと、 前記数値部データと前記拡張符号ビットデータと前記第
   １の定数値とを組合せ前記第２のデータを合成する２の
   補数合成部とを備え、 前記浮動小数点整数データ変換部が、前記第２のデータ
   を前記指数部データと前記仮数部符号ビットと前記仮数
   部データとに分離する２の補数データ分離部と、第 ２の定数値を格納した第２の定数レジスタと、 前記指数部データの値から前記第２の定数値を減算し減
   算値を出力する減算器と、 前記仮数部データの２の補数を生成する第１の２の補数
   生成器と、 前記符号ビットが正のときは前記仮数部データの２の補
   数を選択する第１のスイッチと、 前記第１のスイッチの出力データの最上位ビットから下
   位ビットに連続する０値のビットの数を検出し前記０値
   のビットの数を０データ数として出力する０データ検出
   器と、 前記減算値と前記０データ数とを加算し加算値を出力す
   る加算器と、 前記第１のスイッチの出力を前記０データ数のビット分
   左シフトし左シフト値を出力する第１のシフト回路と、 前記加算値が正のときは前記左シフト値を前記加算値の
   ビット分左シフトし、前記加算値が負のときは前記第１
   のシフト回路の出力を前記加算値の絶対値のビット分右
   シフトしシフト値を出力する第２のシフト回路と、 前記シフト値の２の補数を生成する第２の２の補数生成
   器と、 前記符号ビットが正のときは前記シフト値を選択データ
   として選択し前記符号ビットが負のときは前記シフト値
   の２の補数を前記選択データとして選択する第２のスイ
   ッチと、 前記符号ビットと前記選択データとを組合せて前記第１
   のデータを合成する整数データ合成部とを備えることを
   特徴とする請求項１記載のディジタルシグナルプロセッ
   サ。