JP3213953B2 - ディジタルシグナルプロセッサ - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はディジタルシグナルプロ
セッサに関し、特にＩＥＥＥ標準形式の浮動小数点形式
の数値データと２の補数データ形式の数値データの演算
を行なうディジタルシグナルプロセッサに関する。

【０００２】

【従来の技術】マイクロコンピュータにおける浮動小数
点形式の数値データの表現形式として、アイイーイーイ
ー（ＩＥＥＥ）が標準として提案したアイイーイーイー
スタンダードフォアバイナリフローテイングポイントア
リスメチック，エーエヌエスアイ／アイイーイーイース
タンダード７５４−１９８５（ＩＥＥＥ Ｓｔａｎｄ−
ａｒｄ ｆｏｒ Ｂｉｎａｒｙ Ｆｌｏａｔｉｎｇ Ｐ
ｏｉｎｔ Ａｒｉｔｈｍｅｔｉｃ，ＡＮＳＩ／ＩＥＥＥ
ｓｔｄ ７５４−１９８５）、すなわち、ＩＥＥＥ浮
動小数点標準形式（以下ＩＥＥＥ標準形式）がある。こ
れは、指数部と仮数部とからなる浮動小数点形式の数値
データを、指数部と仮数部のそれぞれの数値の組合せに
より、通常数と、無限大数と、微小固定小数点データ
と、零データと、非数との５種類に区分したものであ
る。

【０００３】一方、従来のディジタルシグナルプロセッ
サは、演算速度の高速化を追求するため、上述のＩＥＥ
Ｅ標準形式と異なる数値データ形式である２の補数形式
を用いている場合が多かった。これは、２の（ｎ＋１）
乗から対応する正の数を引くことによって負の数を得る
方法である。この操作は、演算回路においては、各ビッ
トを反転したうえで最下位ビットに１を加算する操作に
等しいので、加減算の演算回路が実現しやすく高速化に
適している等の利点がある。

【０００４】しかし、２の補数形式を用いるディジタル
シグナルプロセッサは演算速度の高速化を図ることがで
きるが、他のＩＥＥＥ標準形式を用いているマイクロコ
ンピュータとデータのやりとりを行なう場合は、データ
の形式をＩＥＥＥ標準形式から２の補数形式に変換する
必要がある。このための、従来のデータ形式の変換命令
を持つディジタルシグナルプロセッサは、完全な変換を
実行するための専用のソフトウェアを必要とする。しか
し、この変換ソフトウェアでのデータ形式の変換は、実
行に時間を要するため、ディジタルシグナルプロセッサ
の高速性を損なっていた。

【０００５】たとえば、市販のディジタルシグナルプロ
セッサの一例であるμＰＤ７７２４０では、変換専用命
令と変換ソフトウェアとによるデータ形式の変換におい
て、１データにつき１．８μＳの時間がかかる。これ
は、μＰＤ７７２４０の２０マシンサイクル分の時間に
相当する。したがって、多数のデータを使用する処理応
用においては、全体の処理に対して変換時間の影響が大
きいものとなる。

【０００６】一方、ＩＥＥＥ標準形式を用いるディジタ
ルシグナルプロセッサもあるが、高速な演算を実行する
ためには多くのハードウェアを必要とする。このため、
ＩＥＥＥ標準形式を用いるディジタルシグナルプロセッ
サは、同一性能の２の補数形式を用いるディジタルシグ
ナルプロセッサに比して高価である。

【０００７】

【発明が解決しようとする課題】上述した従来のディジ
タルシグナルプロセッサは、２の補数形式を採用する
と、変換専用命令と変換ソフトウェアとによるデータ形
式の変換に時間がかかり、ディジタルシグナルプロセッ
サの高速性を十分発揮できないという欠点があった。ま
た、ＩＥＥＥ標準形式を採用するディジタルシグナルプ
ロセッサは、データ形式の変換に要する時間を節約でき
るが、ハードウェアが複雑になり、高価なものになると
いう欠点があった。

【０００８】

【課題を解決するための手段】本発明のディジタルシグ
ナルプロセッサは、予め定められた第一の数値表現であ
る浮動小数点形式の通常数と無限大数と微小固定小数点
データと零データと非数とからなるデータの種類のいず
れかのに区分される第一のデータを、予め定められた第
二の数値表現である２の補数形式の第二のデータに変換
して処理するディジタルシグナルプロセッサにおいて、
前記第一のデータの前記通常数を前記第二のデータに変
換する通常数処理部と、前記第一のデータの前記無限大
数を前記第二のデータに変換する無限大数処理部と、前
記第一のデータの前記微小固定小数点データを前記第二
のデータに変換する微小固定小数点データ処理部と、前
記第一のデータの前記零データに相当する前記２の補数
形式の前記第二のデータにおける零データを生成する零
データ処理部と、前記第一のデータの種類の判別を行な
い前記第一のデータの種類を知らせるセレクタ制御信号
を出力するデータ選択部と、前記セレクタ制御信号にし
たがい前記第一のデータの種類のそれぞれに対応する前
記通常数処理部の出力と前記無限大数処理部の出力と前
記微小固定小数点データ処理部の出力と前記零データ処
理部の出力とのうちの一つの出力を選択するセレクタと
を備えて構成されている。

【０００９】

【実施例】次に、本発明の実施例について図面を参照し
て説明する。

【００１０】図１は本発明のディジタルシグナルプロセ
ッサの一実施例を示すブロック図である。

【００１１】本実施例のディジタルシグナルプロセッサ
１は、図１に示すように、命令用メモリ１１と、命令実
行部１２と、データ用ＲＯＭ１３と、データ用ＲＡＭ１
４と、内部データバス１５と、乗算器１６と、ＡＬＵ１
７と、アキュムレータ１８と、データレジスタ１９と、
データフォーマット変換部２０とを備えて構成されてい
る。

【００１２】データフォーマット変換部２０は、セレク
タ２１と、通常数処理部２２と、特殊数処理部２３とを
備えて構成されている。

【００１３】また、図１には、ディジタルシグナルプロ
セッサ１における処理の対象であるデータのデータメモ
リ２が示されている。

【００１４】図２はデータフォーマット変換部２０を構
成する通常数処理部２２の詳細を示すブロック図であ
る。図２において、通常数処理部２２は、ＩＥＥＥ標準
形式の入力データを指数部データと仮数部データと符号
データに分離する入力データ分離部２２１と、指数部デ
ータ２２２と、符号データ２２３と、仮数部データ２２
４と、減算器２２５と、２の補数生成器２２６と、スイ
ッチ２２７，２４１と、定数レジスタ２２８，２３０，
２４４と、比較器２２９と、シフト回路２４２と、２の
補数データ合成部２４３とを備えて構成されている。

【００１５】図３はデータフォーマット変換部２０を構
成する特殊数処理部２３の詳細を示すブロック図であ
る。図３において、特殊数処理部２３は、データ選択部
２３１と、無限大数処理部２３２と、微小固定小数点デ
ータ処理部２３３と、零データ処理部２３４と、特殊数
セレクタ２３５とを備えて構成されている。

【００１６】無限大数処理部２３２は、詳細を図４に示
すように、符号抽出部３２１と、定数レジスタ３２２，
３２３と、スイッチ３２５とを備えて構成される。

【００１７】微小固定小数点データ処理部２３３は、詳
細を図５に示すように、入力データ分離部３３１と、定
数レジスタ３３２と、符号データ３３３と、仮数部デー
タ３３４と、２の補数生成器３３５と、スイッチ３３６
と、２の補数データ合成部３３７とを備えて構成され
る。

【００１８】零データ処理部２３４は、詳細を図６に示
すように、定数レジスタ３４１を備えて構成される。

【００１９】次に、本実施例の動作について説明する。

【００２０】本実施例のディジタルシグナルプロセッサ
１は、データメモリ２からデータをデータレジスタ１９
に読込むとき、そのデータがデータフォーマット変換部
２０を通り、ここで、ＩＥＥＥ標準形式のデータが２の
補数形式のデータに変換される。以下順を追って動作を
説明する。

【００２１】ＩＥＥＥ標準形式のデータは、前述のよう
に、指数部と仮数部とからなる浮動小数点形式の数値デ
ータが、指数部と仮数部のそれぞれの数値の組合せによ
り、通常数と、無限大数と、微小固定小数点データと、
零データと、非数との５種類に区分される。３２ビット
の数値データにおける区分を表１に示す。

【００２２】

【００２３】表１において、データフォーマット変換部
２０の関係部分とは、本実施例におけるそれぞれの種類
の数の処理を行なう部分のことである。

【００２４】図１において、命令用メモリ１１と、命令
実行部１２と、データ用ＲＯＭ１３と、データ用ＲＡＭ
１４と、内部データバス１５と、乗算器１６と、ＡＬＵ
１７と、アキュムレータ１８と、データレジスタ１９の
各構成要素は、周知のディジタルシグナルプロセッサと
同一のものであり、動作についても全く同一であるのの
で説明を省略する。

【００２５】また、周知のディジタルシグナルプロセッ
サでは、データメモリ２からのデータは、デタレジスタ
１９を介して内部データバス１５に出力され、データ用
ＲＡＭ１４に転送され、あるいは、乗算器１６や、ＡＬ
Ｕ１７の演算対象となる。

【００２６】本実施例のディジタルシグナルプロセッサ
は、前述のように、データフォーマット変換部２０を備
える。

【００２７】まず、データメモリ２から読込まれたデー
タは、データフォーマット変換部２０の通常数処理部２
２と、特殊数処理部２３とに入力する。通常数処理部２
２は、入力データをＩＥＥＥ標準形式のデータにおける
通常数とみなして変換動作を行ない、結果をセレクタ２
１に出力する。

【００２８】特殊数処理部２３は、入力データがＩＥＥ
Ｅ標準形式のデータにおける無限大数と、微小固定小数
点データと、零データと、非数の場合の処理を行なうも
のである。入力データが上記の値である場合は、特殊数
処理部２３は、セレクタ制御信号Ｂによりデータの種類
をセレクタ２１に通知し、同時に変換結果をセレクタ２
１に出力する。ここで、入力データが非数である場合に
は２の補数形式のデータに変換できないので、非数検出
信号Ｎにより命令実行部１２に通知し、この処理を命令
実行部１２にまかせる。この場合はセレクタ２１には何
も出力されない。

【００２９】セレクタ２１は、通常数処理部２２か、特
殊数処理部２３か、またはデータメモリ２のいずれかの
出力を選択し、データレジスタ１９に転送するものであ
る。通常は、通常数処理部２２の出力が選択されてデー
タレジスタ１９に転送されている。入力データが無限大
数か、微小固定小数点データか、零データである場合
は、前述のように、特殊数処理部２３は、セレクタ制御
信号Ｂによりデータの種類をセレクタ２１に通知し、同
時にセレクタ２１は変換結果である特殊数処理部２３の
出力をデータレジスタ１９に転送する。入力データが非
数である場合には、データレジスタ１９には何も転送さ
れない。また、命令実行部１２から、セレクタ制御信号
Ｂにより命令があった場合は、データメモリ２からの入
力データをそのままデータレジスタ１９に転送する。

【００３０】したがって、データレジスタ１９には、命
令実行部１２から命令があった場合はデータメモリ２か
らの入力データの内容が格納される。命令実行部１２か
ら命令がなく、入力データが無限大数か、微小固定小数
点データか、零データである場合は、特殊数処理部２３
の出力が格納される。命令実行部１２から命令がなく、
入力データが非数の場合は、何も転送されない。命令実
行部１２から命令がなく、入力データが無限大数か、微
小固定小数点データか、零データか、非数のいずれでも
ない場合は、通常数処理部２２の出力が格納されること
になる。

【００３１】次に、図２に示す通常数処理部２２の動作
について説明する。

【００３２】前述のように、通常数処理部２２は、ＩＥ
ＥＥ標準形式のデータにおける通常数を２の補数形式の
データに変換する変換動作を行なう。

【００３３】データメモリ２からの入力データは、入力
データ分離部２２１に入力され、ここで、ＩＥＥＥ標準
形式の指数部データ２２２、符号データ２２３、仮数部
データ２２４の３つに分離される。

【００３４】指数部データ２２２は、減算器２２５に入
力される。減算器２２５では、指数部データ２２２から
定数レジスタ２４４の値７ＦＨを減じ、その減算結果を
２の補数データ合成部２４３に入力する。

【００３５】符号データ２２３は、そのまま２の補数デ
ータ合成部２４３に入力されると同時にスイッチ２２７
を制御する。

【００３６】仮数部データ２２４は、スイッチ２２７
と、２の補数生成器２２６と比較器２２９にそれぞれ入
力される。比較器２２９に入力された仮数部データ２２
４は、定数レジスタ２２８の値８０００００Ｈと比較さ
れる。この比較結果が一致したときは、スイッチ２４１
からは、定数レジスタ２３０の値がシフト回路２４２に
送られる。この比較結果が一致しないときは、スイッチ
２４１からは、スイッチ２２７の値がシフト回路２４２
に送られる。

【００３７】次に、２の補数生成器２２６では、入力さ
れた仮数部データ２２４の２の補数を求め、その結果を
スイッチ２２７に出力する。スイッチ２２７は、符号デ
ータ２２３が正のときは仮数部データ２２４の値をスイ
ッチ２４１に送る。符号データ２２３が負のときは２の
補数生成器２２６の値をスイッチ２４１に送る。

【００３８】以上の動作により、シフト回路２４２に
は、仮数部データ２２４の値が８０００００Ｈのとき、
Ｃ０００００Ｈが格納される。符号データ２２３が負の
ときはシフト回路２４２に仮数部データ２２４の２の補
数が格納される。符号データ２２３が正のときはシフト
回路２４２に仮数部データ２２４そのものの値が格納さ
れる。

【００３９】シフト回路２４２は、入力データを１ビッ
ト右シフトし、その結果を２の補数データ合成部２４３
に入力する。２の補数データ合成部２４３は、減算器２
２５の出力と、符号データ２２３と、シフト回路２１２
の出力とを組合せて２の補数形式のデータを生成し、こ
れをセレクタ２１に送る。

【００４０】次に、図２に示す特殊数処理部２３の動作
について説明する。

【００４１】特殊数処理部２３は、前述のように、入力
データがＩＥＥＥ標準形式のデータにおける無限大数
と、微小固定小数点データと、零データと、非数の場合
の処理を行なうものである。

【００４２】入力データは、データ選択部２３１と無限
大処理部２３２と微小固定小数点データ処理部２３３に
並列に入力される。

【００４３】データ選択部２３１は、入力データがＩＥ
ＥＥ標準形式のデータにおける無限大数か、微小固定小
数点データか、零データか、あるいは非数のいずれかで
あるかを判別し、判別結果をセレクタ制御信号Ｂにより
セレクタ２１に、また、特殊数値セレクタ制御信号Ｓに
より特殊数値セレクタ２３５に通知する。さらに、入力
データが非数である場合には、非数検出信号Ｎにより命
令実行部１２に通知する。

【００４４】無限大処理部２３２は、入力データが無限
大であるときの処理を行なうものである。また、微小固
定小数点データ処理部２３３は、入力データが微小固定
小数点データであるときの処理を行なうものである。零
データ処理部２３４は、２の補数形式の零データを出力
するものである。

【００４５】無限大処理部２３２と微小固定小数点デー
タ処理部２３３と零データ処理部２３４の各出力はすべ
て特殊数値セレクタ２３５に入力される。特殊数値セレ
クタ２３５は、特殊数値セレクタ制御信号Ｓにより通知
される入力データの種類に対応して、入力データが無限
大であるときは無限大処理部２３２の出力を、入力デー
タが微小固定小数点データであるときは微小固定小数点
データ処理部２３３の出力を、零データであるときは零
データ処理部２３４の出力をそれぞれ選択し、セレクタ
２１に転送する。ここで、入力データが非数である場合
にはセレクタ２１には何も出力されない。

【００４６】次に、図４に示す無限大処理部２３２の動
作について説明する。

【００４７】無限大処理部２３２は、入力データが正の
とき定数レジスタ３２２の値７Ｆ７ＦＦＦＦＦＨを、負
のとき定数レジスタ３２３の値７Ｆ８０００００Ｈをそ
れぞれスイッチ３２４を介して特殊数値セレクタ２３５
に送る。

【００４８】符号抽出部３２１は、入力データの符号を
抽出し、その結果をスイッチ制御信号Ｃとしてスイッチ
３２４を制御する。

【００４９】次に、図５に示す微小固定小数点データ処
理部２３３の動作について説明する。

【００５０】入力データは、入力データ分離部３３１で
分離され、符号データ３３３と、仮数部データ３３４と
が出力される。このとき、通常数処理部２２の入力デー
タ分離部２２１と同様に指数部データも分離されるがこ
れは不用であるので捨てられる。

【００５１】分離された符号データ３３３は、そのま
ま、２の補数データ合成部３３７に入力される。また、
符号データ３３３は、スイッチ制御信号Ｄとしてスイッ
チ３３６の入力を制御する。

【００５２】仮数部データ３３４は、２の補数生成器３
３５に入力される。２の補数生成器３３５は、仮数部デ
ータ３３４の２の補数を生成し、スイッチ３３６に入力
する。スイッチ３３６は、スイッチ制御信号Ｄにしたが
い、符号データ３３３が正のときは仮数部データ３３４
の値を、負のときは２の補数生成器３３５の出力をそれ
ぞれ選択し、２の補数データ合成部３３７に入力する。
また、定数レジスタ３３２の内容である８２Ｈも指数部
データとして２の補数データ合成部３３７に入力され
る。

【００５３】２の補数データ合成部３３７は、以上の入
力をもとに、ＩＥＥＥ標準形式の微小固定小数点データ
を２の補数形式のデータに変換した値を生成し、特殊数
値セレクタ２３５に送る。

【００５４】次に、図６に示す零データ処理部２３４の
動作について説明する。

【００５５】零データ処理部２３４は、常に、定数レジ
スタ３４１の値である８０００００Ｈを出力している。
この値は、２の補数形式における零表現である。

【００５６】以上述べたように、本実施例のディジタル
シグナルプロセッサは、ハードウェアで構成したデータ
フォーマット変換部により、ＩＥＥＥ標準形式のデータ
を２の補数形式のデータに高速に変換することができ
る。

【００５７】

【発明の効果】以上説明したように、本発明のディジタ
ルシグナルプロセッサは、通常数処理部と、無限大数処
理部と、微小固定小数点データ処理部と、零データ処理
部と、入力データの種類の判別を行ないそのデータの種
類を知らせるセレクタ制御信号を出力するデータ選択部
と、セレクタ制御信号にしたがい対応する各処理部の出
力のうちの一つを選択するセレクタとを備えることによ
り、ＩＥＥＥ標準形式のデータを２の補数形式のデータ
に高速に変換することができるという効果がある。ま
た、以上のハードウェアは、単純な構成であるので、安
価に製造できるという効果がある。

【図面の簡単な説明】

【図１】本発明のディジタルシグナルプロセッサの一実
施例を示すブロック図である。

【図２】本実施例の通常数処理部の詳細を示すブロック
図である。

【図３】本実施例の特殊数処理部の詳細を示すブロック
図である。

【図４】本実施例の無限大処理部の詳細を示すブロック
図である。

【図５】本実施例の微小固定小数点データ処理部の詳細
を示すブロック図である。

【図６】本実施例の零データ処理部の詳細を示すブロッ
ク図である。

【符号の説明】

１ ディジタルシグナルプロセッサ ２ データメモリ １１ 命令用メモリ １２ 命令実行部 １３ データ用ＲＯＭ１４ １４ データ用ＲＡＭ １５ 内部データバス １６ 乗算器 １７ ＡＬＵ １８ アキュムレータ １９ データレジスタ ２０ データフォーマット変換部 ２１ セレクタ ２２ 通常数処理部 ２３ 特殊数処理部 ２２１ 入力データ分離部 ２２２ 指数部データ ２２３ 符号データ ２２４ 仮数部データ ２２５ 減算器 ２２６，３３５ ２の補数生成器 ２２７，２４１，３２５，３３６ スイッチ ２２８，２３０，２４４，３２２，３２３，３３２，３
４１ 定数レジスタ ２２９ 比較器 ２３１ データ選択部 ２３２ 無限大数処理部 ２３３ 微小固定小数点データ処理部 ２３４ 零データ処理部 ２３５ 特殊数セレクタ ２４２ シフト回路 ２４３，３３７ ２の補数データ合成部 ３２１ 符号抽出部 ３３１ 入力データ分離部 ３３２ 定数レジスタ ３３３ 符号データ ３３４ 仮数部データ

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】 予め定められた第一の数値表現である浮
   動小数点形式の通常数と無限大数と微小固定小数点デー
   タと零データと非数とからなるデータの種類のいずれか
   のに区分される第一のデータを、予め定められた第二の
   数値表現である２の補数形式の第二のデータに変換して
   処理するディジタルシグナルプロセッサにおいて、前記
   第一のデータの前記通常数を前記第二のデータに変換す
   る通常数処理部と、前記第一のデータの前記無限大数を
   前記第二のデータに変換する無限大数処理部と、前記第
   一のデータの前記微小固定小数点データを前記第二のデ
   ータに変換する微小固定小数点データ処理部と、前記第
   一のデータの前記零データに相当する前記２の補数形式
   の前記第二のデータにおける零データを生成する零デー
   タ処理部と、前記第一のデータの種類の判別を行ない前
   記第一のデータの種類を知らせるセレクタ制御信号を出
   力するデータ選択部と、前記セレクタ制御信号にしたが
   い前記第一のデータの種類のそれぞれに対応する前記通
   常数処理部の出力と前記無限大数処理部の出力と前記微
   小固定小数点データ処理部の出力と前記零データ処理部
   の出力とのうちの一つの出力を選択するセレクタとを備
   えることを特徴とするディジタルシグナルプロセッサ。
2. 【請求項２】 前記通常数処理部は、前記入力データを
   指数部データと仮数部データと符号データに分離する入
   力データ分離部と、予め設定した第一，第二および第三
   の定数値をそれぞれ格納した第一，第二および第三の定
   数レジスタと、前記指数部データから前記第三の定数値
   を減算する減算器と、前記仮数部データの２の補数を生
   成する２の補数生成器と、前記符号データが正のときは
   前記仮数部データの値を選択し前記符号データが負のと
   きは前記２の補数生成器の値を選択する第一のスイッチ
   と、前記仮数部データと前記第一の定数レジスタの内容
   とを比較する比較器と、前記比較器の比較結果が一致し
   たときは前記第二の定数レジスタの値を選択し前記比較
   器の比較結果が一致しないときは前記第一のスイッチの
   出力を選択する第二のスイッチと、前記第二のスイッチ
   の出力を１ビット分シフトするシフト回路と、前記減算
   器の出力と前記符号データと前記シフト回路の出力とを
   組合せて２の補数形式のデータを生成する２の補数デー
   タ合成部とを備えることを特徴とする請求項１記載のデ
   ィジタルシグナルプロセッサ。