KR930000997B1

KR930000997B1 - 화상 배열 처리장치

Info

Publication number: KR930000997B1
Application number: KR1019880007093A
Authority: KR
Inventors: 김은진
Original assignee: 삼성전자 주식회사; 안시환
Priority date: 1988-06-13
Filing date: 1988-06-13
Publication date: 1993-02-12
Also published as: KR900000786A

Abstract

내용 없음.

Description

화상 배열 처리장치

제1도는 본 발명의 전체구성도.

제2도는 4단계 파이프라인구성을 이용한 산술논리처리부.

제3도는 산술동작의 파이프라인 구성요소의 동작원리.

제4도는 논리동작의 파이프라인 구성요소의 동작원리.

제5도는 직렬화상 데이타를 1라인 지연소자를 통하여 변환시킬때의 상태도.

제6도는 명령어 파이프라인 수행상태도.

제7도는 두개의 8비트(벡터

) 배열 곱셈의 상태도.

* 도면의 주요부분에 대한 부호의 설명

100 : 이미지스캐너 101 : A/D변환기

102, 113 : 선택스위치 103 : 병렬데이타생성부

104 : 프로그램제어 접속회로 105 : 프로그램제어쉬프트레지스터

106 : 파이프라인서브프로세서 108 : 합성기

102, 109 : 선택스위치 110 : 화상메모리

111 : 1라인지연소자 112 : 비교기

본 발명은 실시간 화상처리에 관한 것으로 특히, 동기 직렬 화상신호를 병렬로 바꾸어 파이프라인처리 및 병렬처리를 위한 화상배열 처리장치에 관한 것이다.

대부분의 화상처리에 있어서 주된 문제는 방대한 화상데이타를 얼마나 신속하게 처리해 줄 수 있느냐에 있으며 특히 여러 화소(Pixel)에 걸친 전체오퍼레이션 처리량이 계산적으로 방대하기 때문에 기본적인 오퍼레이션 수를 적당하게 한정시키고 많은 화소를 처리의 기본단위로 배열하고 생성하는 것이 필요하다.

본 발명은 상기와 같은 필요성에 의해 창안된 것인바, 영상처리에서 화소 오퍼레이션을 위한 알고리즘이 대개 직선적이고 인접된 화소로부터의 정보를 이용하여 처리하는 로컬오퍼레이션(모서리추출, 윤곽선추출, 골격추출, 텍스춰특징, 세선화 등)이라는 특성에 따라 방대한 데이타의 계산시간을 단축시키기 위한 병렬처리 및 파이프라인 처리구조로 서브프로세서(Sub-processor)를 4단으로 조합시켜 화상처리 전용 프로세서를 개발함에 그 목적이 있다.

이하 첨부된 도면에 의하여 본 발명을 상세히 설명하면 다음과 같다.

제1도는 본 발명의 전체 구성도로서 이미지스캐너(100)는 ISO(International Organization for Standardization) A₄크기의 문서를 입력하는 장치이며 상기 이미지스캐너(100)의 1라인당 화소수는 2594배 열의 데이타로 구성되고 이는 TV카메라 등과 같이 입력과 출력간에 동기적으로 동작하는 시스템이므로 포인트 변환 및 로컬변환등이 용이하여 그레이레벨의 변환이나 각 색상채널에서 한개의 룩-업(Look-up)테이블을 이용하여 흑백화소를 의사컬러색상으로 변환하는 것과 같이 인접화소로부터의 정보를 이용한다.

A/D변환기(101)는 상기 이미지스캐너(100)로 부터 받은 아날로그신호를 디지탈신호로 변환시켜 선택스위치(102)를 통하여 화상메모리(110)와 7개로 구성된 병렬데이타생성부(103)에 접속시키며 병렬데이타생성부(103)의 상기 1라인 지연소자 (111)는 상기 이미지스캐너(100)로 부터 들어오는 2594비트의 8개라인을 병렬로 처리할 수 있도록 하고 병렬데이타생성부(103)에서 병렬처리된 데이타는 프로그램제어접속회로(104)를 통하여 프로그램제어 쉬프트레지스터(105)에 접속하며, 이 프로그램제어 쉬프트레지스터(105)는 상기 프로그램제어접속회로(104)로 부터 제공된 병렬데이타를 파이프라인서브프로세서(106)의 처리에 적당하도록 데이타를 쉬프트(자리이동)시킴과 아울러 프로그램에 의해 비트길이가 제어되는데 이때 비트길이는 상기 파이프라인서브프로세서(106)에서 처리할 수 있는 적당한 값으로 조정되며 만일 이때의 비트길이를 8비트로 설정하면 8(Line)×8(Pixel)의 배열이 처리단위가 된다.

또한 상기 파이프라인 서브프로세서(106)는 산술논리도 처리할 수 있는 처리부로서 화상처리에서 중요한 로컬오퍼레이션(세선화, 골격선추출, 윤곽선추출, 텍스춰특징, 모서리추출 등)을 고속으로 처리할 수 있도록 4단 파이프라인으로 구성시켰으며 각단의 노드에서 병렬입력정보는 1/2로 감축되는데 즉, 2개의 입력이 4단의 파이프라인 서브프로세서(106)를 통해 알고리즘에 의하여 처리된 후 한개의 출력으로 되어 다음단 노드의 입력신호로 들어가되 마지막단 노드(35)에서의 출력결과는 배열을 우회한 입력신호와 합성기(108)에서 조합된다.

이러한 구성은 상기 파이프라인 서브프로세서(106)에서 발생할 수 있는 에러가 최종출력단에까지 전파되는 것을 방지하기 위한 것이다.

상기 합성기(108)의 출력은 선택스위치(109)를 통하여 상기 화상메모리 (110)에 입력되며 상기 화상메모리(110)의 데이타는 중앙처리부에 의해 제어된다.

제2도는 상기 제1도의 파이프라인 서브프로세서(106)의 구성을 상세히 도시한 것으로 화상처리의 기본이 되는 산술동작 및 논리동작을 효율적이고 신속하게 처리할 수 있도록 다단 파이프라인으로 구성하였으며 기능적인 9개의 블럭(①~⑨)으로 구성되었고 이 블럭들은 프로그램명령에 따라 데이타 및 제어통로가 다르게 선택된다.

상기 9개의 블럭(①~⑨)은 각각 다음과 같다. 블럭(①)은 32×32비트의 승산을 행하는 승산기이며 그 결과는 64비트가 되고, 블럭(②)은 산술 및 논리연산을 위한 임시기억장소로 쓰이는 누산기(Accumnlator)이며 이 누산기는 프로그램명령에 의해 배정도 승산이나 제산등이 요구될 때 그 출력을 궤환시켜 고정소숫점 벡터 및 그 외적을 구하는 명령을 수행하고, 블럭(③)은 산술 동작중 지수(exponent)부만을 추출하는 지수부 추출기로 지수부간의 차를 결정하고 부동소숫점 가산이나 부동소숫점 감산 명령수행을 위하여 나머지 부분을 정렬시키기 위하여 정렬부로 쉬프트시키고, 블럭(④)은 처리속도를 증가시킬 수 있을뿐만 아니라 많은 명령어들의 범위를 배가시키도록 하는 정렬기이고, 블럭(⑤)은 가산기, 블럭(⑥)은 계수형 계산에 있어서 부동소숫점 표시의 경우 연산결과의 가수(mantissa)가 미리 정해진 범위에 들어가도록 표시를 변경하는 정규화기로 부동소숫점 정규화와 모든 좌측 쉬프트동작을 수행하거나 고정소숫점과 부동소숫점간의 변환을 수행하고, 블럭(⑦)은 논리적으로 승산을 위한 논리곱부로 인접 화소간의 논리곱을 수행하며 주로 2차 화상에서 논리동작을 행하고, 블럭(⑧)은 논리적으로 합산을 위한 논리합부로 인접화소간의 두신호의 논리합을 수행하고, 블럭(⑨)은 최종 출력단을 각각 구성한다.

제3도는 산술논리처리부의 산술동작을 도시한 것으로 (a)도는 고정소숫점 가산시 파이프라인 구성요소의 동작원리를 나타내며 전 노드로부터 데이타를 입력받아 가산기(⑤)에서 가산하여 출력단(⑨)을 통해 다음 노드로 출력되고, (b)도는 부동소숫점 가산시 파이프라인 구성요소의 동작원리를 나타내며 전 노드로부터 데이타를 입력받아 지수부추출부(③)와 정렬기(④)를 통하여 가산기(⑤)와 정규화기(⑥)를 거쳐 출력단(⑨)을 통해 다음 노드로 출력되고, (c)도는 고정소숫점 승산시 파이프라인 구성요소의 동작원리를 나타내며 전 노드로 부터 데이타를 입력받아 승산기(①)와 가산기(⑤)를 거쳐 출력단(⑨)을 통해 다음 노드로 출력되고, (d)도는 부동소숫점 승산시 파이프라인 구성요소의 동작원리를 나타내며 전 노드로 부터 데이타를 입력받아 승산기(①)로 부터 정규화기(⑥)를 거쳐 출력단(⑨)을 통해 다음 노드로 출력된다.

제4도는 산술논리처리부의 논리동작을 도시한 것으로 (a)도는 논리곱 동작시 파이프라인 구성요소의 동작원리를 나타내며 전 노드로부터의 입력데이타는 논리곱(⑦)을 거쳐 출력단(⑨)을 통해 다음 노드로 출력되고, (b)도는 논리합동작시 파이프라인 구성요소의 동작원리를 나타내며 전 노드로부터 입력된 데이타는 논리합(⑧)을 거쳐 출력단(⑨)을 통해 다음 노드로 출력된다.

제5도는 상기 제1도에 도시된 병렬데이타생성부(103)를 경유하여 직렬데이타가 병렬로 변환되어 배열을 생성하는 원리를 시간에 따라 도표화시킨 것으로 처리되어야할 데이타가 산술논리부에서 파이프라인으로 처리될 수 있도록 배열화되는 과정을 도시한 것이다.

제6도는 상기 제5도에서 도시한 파이프라인화된 데이타를 처리하는데 필요한 명령어(I₁~I₆)의 파이프라인 구조를 도시한 것으로 상기 명령어(I₁~I₆)의 블럭(A)은 명령어를 꺼내오는 명령어 패치(instruction fetch)부이고 블럭(B)은 꺼내온 명령어를 해석하는 명령어 디코더(instruction decode)부이며 블럭(C)은 상기 해석된 명령에 따라 연산할 오퍼랜드값을 꺼내오는 오퍼랜드 패치(operand fetch)부이고 블럭(D)은 연산을 실행하는 실행(execution)부이며 블럭(E)은 상기 실행부에서 실행된 결과를 저장시키는 저장부이다.

제7도는 상기 제1도에 도시된 병렬데이타생성부(103)의 1라인지연소자(111) 8개중 2개의 입력을 프로그램제어 쉬프트레지스터(105)에 인가하여 상기 프로그램제어 쉬프트레지스터(105)의 길이를 8비트로 했을경우 상기 제5도 및 제6도에 도시된 파이프라인화된 데이타와 명령어에 의해 파이프라인 서브프로세서(106)에서

의 벡터곱셈을 수행하는 원리와 결과를 도시한 것이다.

이상에서 설명한 바와 같이 본 발명은 직렬화상데이타를 최대 8(Line)×64 (Pixel)의 단위로 병렬처리가 가능하게 한 파이프라인에서 산술 및 논리계산을 효율적으로 처리할 수가 있으며 종래의 직렬형 프로세서에서 명령어 패치 및 명령어 디코딩, 오퍼랜드 패치, 실행, 결과의 저장 등 일련의 동작을 파이프라인화시켜 병렬로 처리함으로써 실시간 영상처리가 가능해지는 효과가 있고 또한 가공되지 않은 화상데이타를 화상메모리에 일단 저장할 필요없이 윤곽선과 모서리, 골격선, 세선화 데이타만을 입력장치로 부터 직접 추출이 가능하므로 컴퓨터 메모리를 효율적으로 사용할 수 있는 장점이 있는 것이다.

Claims

동기형화상입력장치(100)로 부터 제공되는 직렬데이타를 1라인씩 지연시켜 8 라인의 병렬데이타를 변환하는 병렬데이타생성수단(103)과, 프로그램제어접속수단(104)을 통하여 제공되는 상기 병렬데이타의 파이프 라인처리를 위해 데이타쉬프트 및 비트길이를 제어하는 프로그램제어쉬프트레지스터수단(105)과, 상기프로그램제어쉬프트레지스터수단(105)의 출력 데이타를 받아들여 로컬오퍼레이션처리를 위한 산술 및 논리처리를 각각 수행하는 산술처리수단 및 논리처리수단을 구비한 다단의 파이프라인서브프로세서(106)와, 상기 파이프라인 서브프로세서(106)의 출력과 상기 프로그램제어쉬프트레지스터수단(105)의 배열우회출력(107)을 조합하는 합성수단 (108)과, 중앙처리부에 의해 제어되어 상기 합성수단(108)의 출력을 선택스위치 (109)를 통하여 저장하는 화상메모리(110)를 포함하는 화상배열처리장치.
제1항에 있어서, 상기 산술처리수단은 32×32비트의 승산을 수행하는 승산부(①)와, 고정 소숫점벡터 및 그 외적을 각각 구하는 누산부(②)와, 산술동작중 지수부분만을 추출하는 지수부추출부(③)와, 처리속도를 증가시키고 명령어범위를 배가시키는 정렬부(④)와, 가산부(⑤)와 고정소숫점과 부동소숫점 간의 변환과, 부동소숫점의 정규화 및 좌측쉬프트동작을 수행하는 정규화부(⑥)를 포함하는 화상배열처리장치.
제1항에 있어서, 상기 논리처리수단은 두 인접화소의 논리곱을 구하는 논리곱부 (⑦)와 상기 두 인접화소의 논리합을 구하는 논리합부(⑧)를 포함하되, 논리동작은 상기 논리곱부(⑦) 및 상기 논리합부(⑧)에서 궤환되거나 쉬프트되어 수행되는 화상배열처리장치.