JP2552087B2 - １０進乗算処理装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は１０進乗算処理装置に関
する。

【０００２】

【従来の技術】図４はきわめて一般的な従来例を示すブ
ロック図である。本例の１０進乗算処理装置は図４に示
すように、複数桁×１桁の１０進乗算を行う乗算部４
と、乗算部４で生成された複数桁×１桁の演算結果を前
回までの演算結果に加算し被乗数×乗数の演算結果を生
成する加算部５と、被乗数及び乗数の情報や加算部５で
生成される演算結果を保持する記憶部１と、記憶部１よ
り読み出した被乗数及び乗数を格納する演算処理用のレ
ジスタファイル２と、レジスタファイル２と乗算部４及
び加算部５をマイクロプログラムにより制御する制御部
１１により構成されている。

【０００３】本例において、記憶部１から読み出された
被乗数はレジスタファイル２の上位アドレスに、乗数は
下位アドレスにそれぞれ格納される。そして、制御部１
１は、被乗数及び乗数の長さに関係なく、複数桁×１桁
乗算機構４２にレジスタファイル２の上位アドレス側の
被乗数を、また１桁側取出し機構４１にレジスタファイ
ル２の下位アドレス側の乗数をそれぞれ供給するよう制
御する。これにより生成された複数桁×１桁の乗算結果
は、加算部５によってその演算結果を前回までの演算結
果に加算していくことにより１０進乗算を行う。

【０００４】次に、より進展した従来例には特開平４−
２３９９１１に開示されているごとく、マイクロプログ
ラムによりｍ桁×ｎ桁及びｎ桁×ｍ桁のどちらの方式で
演算するかを判断し、被乗数より乗数の桁数が大きい場
合は被乗数と乗数を交換する１０進乗算方式が知られて
いる。

【０００５】

【発明が解決しようとする課題】上述した従来技術のう
ち被乗数がｍ桁、乗数がｎ桁の１０進乗算を行う場合
に、被乗数及び乗数の長さに関係なく、ｍ桁×１桁の演
算をｎ回行うことによってｍ桁×ｎ桁の１０進乗算を行
う方法によると、ｍ桁≧ｎ桁のときに比べ、ｍ桁＜ｎ桁
のときには処理速度が低下してしまうという問題があ
る。また、マイクロプログラムによりｍ桁×ｎ桁及びｎ
桁×ｍ桁のどちらで演算するかを判断させることによっ
て処理速度を高める方法によると、被乗数と乗数の交換
をして演算処理の流れを変更することがあるので、デー
タの移送を伴うことになるため演算実行時間が長くな
り、またその分だけマイクロプログラムの容量を増加さ
せるという問題がある。

【０００６】

【課題を解決するための手段】第１の本発明は、被乗数
及び乗数を格納するレジスタファイルと、前記被乗数，
乗数の桁数の多少判定と前記被乗数，乗数のいずれを前
記レジスタファイルに格納しようとしているかを示す信
号とに基づき桁数の多い方を前記レジスタファイルの所
定の位置に書き込むよう前記レジスタファイルのライト
アドレスを切り替えるアドレス切り替え部と、前記所定
の位置から読み出した前記被乗数もしくは乗数に対して
それぞれ乗数もしくは被乗数の１桁ごとに複数桁×１桁
の乗算を当該桁数と同回数だけ順次に実行する乗算部
と、前記乗算の結果を累積する加算部とを有する。

【０００７】第２の本発明は、被乗数及び乗数を所定の
位置に格納するレジスタファイルと、前記被乗数，乗数
の桁数の多少判定と前記被乗数，乗数のいずれを前記レ
ジスタファイルから読み出そうとしているのかを示す信
号とに基づき桁数の多い方を前記レジスタファイルの所
定の位置から読み出すよう前記レジスタファイルのリー
ドアドレスを切り替えるアドレス切り替え部と、前記所
定の位置から読み出した被乗数もしくは乗数に対してそ
れぞれ乗数もしくは被乗数の１桁ごとに複数桁×１桁の
乗算を当該桁数と同回数だけ順次に実行する乗算部と、
前記乗算の結果を累積する加算部とを有する。

【０００８】第３の本発明は、被乗数及び乗数を所定の
位置に格納するレジスタファイルと、前記被乗数，乗数
の桁数の多少判定と前記被乗数，乗数のいずれを前記レ
ジスタファイルから読み出そうとしているのかを示す信
号とに基づいてリードアドレス信号を発生するアドレス
切り替え部と、前記レジスタファイルから読み出されて
いる前記被乗数と乗数のうち桁数の多い方を一定の側に
出力するよう前記リードアドレス信号に応答して切り替
えるセレクタと、前記桁数の多い方の被乗数もしくは乗
数に対してそれぞれ乗数もしくは被乗数の１桁ごとに複
数桁×１桁の乗算を当該桁数と同回数だけ順次に実行す
る乗算部と、前記乗算の結果を累積する加算部とを有す
る。

【０００９】

【実施例】本発明の第１の実施例を示す図１を参照する
と、本例の１０進乗算装置は、複数桁×１桁の１０進乗
算を行う乗算部４と、乗算部４で生成された複数桁×１
桁の演算結果を前回までの演算結果に加算し被乗数×乗
数の演算結果を生成する加算部５と、被乗数及び乗数の
情報や加算部５で生成される演算結果を保持する記憶部
１と、記憶部１より読み出した被乗数及び乗数を格納す
る演算処理用のレジスタファイル２と、被乗数及び乗数
の定義上レングスと被乗数及び乗数のいずれをレジスタ
ファイル２に格納しようとしているのかを示す制御信号
３０２を入力して被乗数及び乗数をレジスタファリル２
に格納する際のライトアドレスを変換するアドレス切り
替え部３と、レジスタファイル２とアドレス切り替え部
３乗算部４及び加算部５をマイクロプログラムにより制
御する制御部６により構成される。なお、被乗数，乗数
の定義上レングスとは被乗数，乗数のプログラムで定義
されたレングスを意味する。

【００１０】アドレス切り替え部３は、被乗数の定義上
レングスから乗数の定義上レングスを減算し大小関係を
キャリー信号３０１として出力する減算回路３１と、減
算回路３１から得られるキャリー信号３０１と記憶部１
より被乗数及び乗数のどちらを読み出しレジスタファイ
ル２に格納しようとしているかを示す制御部６からの制
御信号３０２を入力として排他的論理和演算を行い、そ
の結果をライトアドレス信号３０３として出力する排他
的論理和回路３２により構成される。

【００１１】乗算部４はレジスタファイル２から１桁側
のデータを取り出す１桁取出し機構４１と、レジスタフ
ァイル２から複数桁側のデータを受取り、また１桁取り
だし機構４１より１桁側のデータを受取って複数桁×１
桁の１０進乗算を生成する複数桁×１桁乗算機構４２よ
り構成される。

【００１２】以下に、被乗数の定義上レングスをｍ、乗
数の定義上レングスをｎとして、１０進乗算を行う時の
本実施例の動作について説明する。

【００１３】なお、レジスタファイル２は８つのアドレ
スを有し、制御部６は、乗算部４における乗算時の被乗
数がレジスタファイルのアドレス０〜３、乗数がアドレ
ス４〜７に格納されているとして動作する。制御部６
は、記憶部１より乗数を読み出しレジスタファイル２に
格納する場合は制御信号３０２を”０”とし、記憶部１
より被乗数を読み出しレジスタファイル２に格納する場
合は制御信号３０２を”１”とする。

【００１４】まず、被乗数の定義上レングスｍが乗数の
定義上レングスｎ以上の場合、すなわちｍ≧ｎである場
合について説明する。

【００１５】減算回路３１は、記憶部１より読み出した
被乗数の定義上レングスｍから、同じく記憶部１より読
み出した乗数の定義上レングスｎを減算し、この場合は
キャリーの”１”をキャリー信号３０１として出力す
る。制御部６は記憶部１より被乗数を読み出しレジスタ
ファイル２に格納する際は信号線３０２に”１”を出力
しているので、排他的論理和回路３２はライトアドレス
信号３０３に”０”を出力し、レジスタファイル２のラ
イトアドレスの最上位のビットを”０”とすることによ
りライトアドレスを０〜３に切り替える。これにより、
被乗数がレジスタファイル２のアドレス０〜３に格納さ
れる。

【００１６】同様に記憶部１より乗数を読み出しレジス
タファイル２に格納する際は、制御信号３０２に”０”
が出力されているので、排他的論理和回路３２はライト
アドレス信号３０３に”１”を出力し、レジスタファイ
ル２のライトアドレスの最上位のビットを”１”とする
ことによりライトアドレスを４〜７に切り替える。これ
により、乗数がレジスタファイル２のアドレス４〜７に
格納される。

【００１７】以上の制御によって定義上のレングスが長
い被乗数が乗算処理のマイクロプログラムにおいても被
乗数として複数桁側に使用され、定義上のレングスが短
い乗数が乗算処理のマイクロプログラムにおいても乗数
として１桁側に使用されることになる。

【００１８】次に定義上のレングスがｍ＜ｎである場合
について説明する。減算回路３１は記憶部１より読み出
した被乗数の定義上のレングスｍから同じく記憶部１よ
り読み出した乗数の定義上のレングスｎを引き、キャリ
ーの”０”をキャリー信号３０１に出力する。制御部６
が記憶部１より被乗数を読み出しレジスタファイル２に
格納する際は、制御信号３０２に”１”を出力している
ので、排他的論理和回路３２はライトアドレス信号３０
３に”１”を出力し、レジスタファイル２のライトアド
レスの最上位のビットを”１”とすることにより、ライ
トアドレスを４〜７に切り替える。これにより、被乗数
がレジスタファイル２のアドレス４〜７に格納される。

【００１９】同様に記憶部１より乗数を読み出しレジス
タファイル２に格納する際は、制御信号３０２に”０”
が出力されているので、排他的論理和回路３２はライト
アドレス信号３０３に”０”を出力し、レジスタファイ
ル２のライトアドレスの最上位のビットを”０”とする
ことによりライトアドレスを０〜３に切り替える。これ
により、乗数がレジスタファイル２のアドレス０〜３に
格納される。

【００２０】以上のような動作によって定義上のレング
スが短い被乗数が乗算処理のマイクロプログラムにおい
ては乗数として１桁側に使用され、定義上のレングスが
長い乗数が乗算処理のマイクロプログラムにおいては被
乗数として複数桁側に使用されることになる。

【００２１】乗算処理のマイクロプログラムは乗算部４
の複数桁×１桁乗算機構４２に対し複数桁側の入力デー
タとしてレジスタファイル２のアドレス０〜３のデータ
を使用し、また１桁取出し機構４１に対して１桁側の入
力データとしてレジスタファイル２のアドレス４〜７の
データを使用するよう制御して、乗算部４と加算部５を
レジスタファイル２のアドレス４〜７に格納された方の
定義上のレングスと同数分だけ動作させる。すなわり、
ｍ≧ｎの時は乗算部４と加算部５をｎ回動作させ、ま
た、ｍ＜ｎの時はｍ回実行させることにより、いずれの
場合も桁数の少ない演算数と同じ回数だけの１桁乗算で
１０進乗算を行うことができる。

【００２２】図２は本発明の第２の実施例を示すブロッ
ク図である。図２を参照すると、本例の１０進乗算装置
は、先に説明した第１の実施例に比べ、記憶部１から読
み出した被乗数及び乗数のデータにより被乗数及び乗数
の有効なレングスを生成する有効レングス生成部７をア
ドレス切り替え部８に前置し、アドレス切り替え部８
は、有効レングス生成部７で生成された被乗数及び乗数
の有効なレングスと、乗算部４で使用するデータのうち
複数桁×１桁乗算機構４２と１桁取出し機構４１のどち
らのデータをレジスタファイル２から読み出しているの
かを示す制御信号８０２を入力してレジスタファイル２
からのリードアドレスを変換する点が異なる。なお、図
２と図１において、同じ参照番号の付されたその他の構
成要素は同じ機能を有する。また、ここでの有効レング
スとは、データの上位桁の連続した”０”を圧縮して得
られたデータのレングスを意味するものとする。

【００２３】アドレス切り替え部８は、有効アドレス生
成部７より被乗数の有効なレングスを受け取るレジスタ
８３と、同じく有効アドレス生成部７から乗数の有効な
レングスを受け取るからレジスタ８４と、被乗数の有効
なレングスから乗数の有効なレングスを引き大小関係を
キャリー信号８０１として出力する減算回路８１と、減
算回路８１から得られるキャリー信号８０１と制御信号
８０２を入力として排他的論理和演算を行い、その結果
をリードアドレス信号８０３として出力する排他的論理
和回路８２より構成される。

【００２４】以下に、被乗数の有効なレングスをｍ、乗
数の有効なレングスをｎとして１０進乗算を行う時の本
実施例の動作について説明する。

【００２５】第１の実施例におけるのと同様に、制御部
９は、被乗数がレジスタファイル２のアドレス０〜３に
格納されており、また乗数がアドレス４〜７に格納す
る。また、制御部９は、レジスタファイル２から複数桁
×１桁乗算機構４２側のデータを読み出すときは制御信
号８０２に”１”とし、また、レジスタファイル２から
１桁取出し機構４１側のデータを読み出すときは制御信
号８０２は”０”と出力する。

【００２６】まず、有効なレングスがｍ≧ｎである場合
について説明する。制御部９は上述のように、記憶部１
から読み出した被乗数をレジスタファイル２のアドレス
０〜３に格納し、記憶部１から読み出した乗数をレジス
タファイル２のアドレス４〜７に格納する。また、有効
レングス生成部７により生成される被乗数の有効なレン
グスｍをレジスタ８３に格納し、有効レングス生成部７
により生成された乗数の有効なレングスｎをレジスタ８
４に格納する。

【００２７】減算回路８１はレジスタ８３に格納された
被乗数の有効なレングスｍからレジスタ８４に格納され
た乗数の有効なレングスｎを引き、キャリーの”１”を
キャリー信号８０１として出力する。制御部９はレジス
タファイル２から複数桁×１桁乗算機構４２側のデータ
を読み出すときは、制御信号８０２に”１”を出力して
いるので、排他論理和回路８２はリードアドレス信号８
０３に”０”を出力し、レジスタファイル２のリードア
ドレスの最上位のビットを”０”とすることにより、リ
ードアドレスを０〜３に切り替える。これにより、被乗
数が乗算部４の複数桁×１桁乗算機構４２側に読み出さ
れる。

【００２８】同様に制御部９がレジスタファイル２から
１桁取出し機構４１側のデータを読み出すときは、制御
信号８０２に”０”が出力しているので、排他論理和回
路８２はリードアドレス信号８０３に”１”を出力し、
レジスタファイル２のリードアドレスの最上位のビット
を”１”とすることにより、リードアドレスを４〜７に
切り替える。これにより、乗数が乗算部４の１桁取出し
機構４１側に読み出される。

【００２９】以上の制御により、有効なレングスが長い
被乗数が乗算処理のマイクロプログマウにおいても被乗
数として複数桁側に使用され、有効なレングスが短い乗
数が乗算処理のマイクロプログラムにおいても乗数とし
て１桁側に使用されることになる。

【００３０】次に定義上のレングスがｍ＜ｎである場合
について説明する。ｍ≧ｎの場合と同様に生後部９は、
記憶部１から読み出した被乗数をレジスタファイル２の
アドレス０〜３に格納し、記憶部１から読み出した乗数
をレジスタファイル２のアドレス４〜７に格納する。ま
た、有効レングス生成部７により生成される被乗数の有
効なレングスｍをレジスタ８３に格納し、有効レングス
生成部７により生成された乗数の有効なレングスｎをレ
ジスタ８４に格納する。

【００３１】減算回路８１は、レジスタ８３に格納され
た被乗数の有効レングスｍからレジスタ８４に格納され
た乗数の有効なレングスｎを引き、キャリーの”０”を
キャリー信号３０１として出力する。制御部９がレジス
タファイル２から複数桁×１桁乗算機構４２側のデータ
を読み出すときは、制御信号８０２に”１”を出力して
いるので、排他論理和回路８２はリードアドレス信号８
０３に”０”を出力し、レジスタファイル２のリードア
ドレスの最上位のビットを”１”とすることにより、リ
ードアドレスを４〜７に切り替える。これにより、乗数
が乗算部４の複数桁側に読み出される。

【００３２】同様に制御部９がレジスタファイル２から
１桁取出し機構４１側のデータを読み出すときは、制御
信号８０２に”０”が出力しているので、排他論理和回
路８２はリードアドレス信号８０３に”０”を出力し、
レジスタファイル２のリードアドレスの最上位のビット
を”０”とすることにより、リードアドレスを０〜３に
切り替える。これにより、被乗数が乗算部４の１桁側に
読み出される。

【００３３】以上のような動作によって有効なレングス
が短い被乗数が乗算処理のマイクロプログラムにおいて
は乗数として１桁側に使用され、有効なレングスが長い
乗数が乗算処理のマイクロプログラムにおいては被乗数
として複数桁側に使用されることになる。

【００３４】乗算処理のマイクロプログラムは、乗算部
４の１桁取出し機構４１及び複数桁×１桁乗算機構４２
に対して前述のように制御された複数桁側及び１桁側の
データを使用し、乗算部４の加算部５を１桁側に使用さ
れる方の有効レングスと同じ回数分だけ動作させる。す
なわち、ｍ≧ｎの時は乗算部４と加算部５をｎ回動作さ
せ、ｍ＜ｎの時はｍ回動作させることにより、いずれの
場合も桁数の少ない演算数と同じ回数だけの１桁乗算で
１０進乗算を行うことができる。

【００３５】本実施例によれば、被乗数と乗数の長短比
較を有効レングスにより行うため、データの先頭に”
０”が続くときの判断がより正確かつ高速にできる。ま
た、記憶部１がＲＡＭで構成される場合には、第１の実
施例より高速な動作が可能になる。

【００３６】なお、以上に説明した第１の実施例におけ
る減算回路３１は被乗数と乗数の各定義上レングスを減
算しているが、第２の実施例におけるように、有効レン
グス生成部７を設けて有効レングスを減算するようにし
た実施例も考えられる。一方、第２の実施例から有効レ
ングス生成部７を除去し、減算回路８１は第１の実施例
におけるように定義上レングスを減算するように構成し
てもよい。

【００３７】さらに、第１の実施例における記憶部１と
レジスタファイル２の間の第２の実施例において、レジ
スタファイル２と乗算部４の間にそれぞれセレクタを設
けて、それぞれライトアドレス信号３０３，リードアド
レス信号８０３によって、レジスタファイル２，乗算部
４へのデータの書き込み，読み出し先を切り替えるよう
にしてもよい。後者の一例を図３に示す

【発明の効果】本発明によれば、定義上の被乗数及び乗
数のうち、長い方が被乗数、短い方が乗数として複数桁
×１桁乗算を実行することによって、マイクロプログラ
ムの容量を増加させず、かつ高速に処理を行う効果があ
る。

【図面の簡単な説明】

【図１】本発明の第１の実施例を示すブロック図であ
る。

【図２】本発明の第２の実施例を示すブロック図であ
る。

【図３】本発明の第３の実施例を示すブロック図であ
る。

【図４】従来例を示すブロック図である。

【符号の説明】

１ 記憶部 ２ レジスタファイル ３，８ アドレス切り替え部 ４ 乗算部 ５ 加算部 ６，９，１０，１１ 制御部 ７ 有効レングス生成部 １２ セレクタ ３１，８１ 減算回路 ３２，８２ 排他的論理和回路 ４１ １桁取出し機構 ４２ 複数桁×１桁乗算機構。

Claims (5)

(57)【特許請求の範囲】
1. 【請求項１】 被乗数及び乗数を格納するレジスタファ
   イルと、前記被乗数，乗数の桁数の多少判定と前記被乗
   数，乗数のいずれを前記レジスタファイルに格納しよう
   としているかを示す信号とに基づき桁数の多い方を前記
   レジスタファイルの所定の位置に書き込むよう前記レジ
   スタファイルのライトアドレスを切り替えるアドレス切
   り替え部と、 前記所定の位置から読み出した前記被乗数もしくは乗数
   に対してそれぞれ乗数もしくは被乗数の１桁ごとに複数
   桁×１桁の乗算を当該桁数と同回数だけ順次に実行する
   乗算部と、 前記乗算の結果を累積する加算部とを有する１０進乗算
   装置。
2. 【請求項２】 被乗数及び乗数を所定の位置に格納する
   レジスタファイルと、 前記被乗数，乗数の桁数の多少判定と前記被乗数，乗数
   のいずれを前記レジスタファイルから読み出そうとして
   いるのかを示す信号とに基づき桁数の多い方を前記レジ
   スタファイルの所定の位置から読み出すよう前記レジス
   タファイルのリードアドレスを切り替えるアドレス切り
   替え部と、 前記所定の位置から読み出した被乗数もしくは乗数に対
   してそれぞれ乗数もしくは被乗数の１桁ごとに複数桁×
   １桁の乗算を当該桁数と同回数だけ順次に実行する乗算
   部と、 前記乗算の結果を累積する加算部とを有する１０進乗算
   装置。
3. 【請求項３】 被乗数及び乗数を所定の位置に格納する
   レジスタファイルと、 前記被乗数，乗数の桁数の多少判定と前記被乗数，乗数
   のいずれを前記レジスタファイルから読み出そうとして
   いるのかを示す信号とに基づいてリードアドレス信号を
   発生するアドレス切り替え部と、前記レジスタファイル
   から読み出されている前記被乗数と乗数のうち桁数の多
   い方を一定の側に出力するよう前記リードアドレス信号
   に応答して切り替えるセレクタと、前記桁数の多い方の
   被乗数もしくは乗数に対してそれぞれ乗数もしくは被乗
   数の１桁ごとに複数桁×１桁の乗算を当該桁数と同回数
   だけ順次に実行する乗算部と、前記乗算の結果を累積す
   る加算部とを有する１０進乗算装置。
4. 【請求項４】 前記切り替えは、前記桁数が多い場合と
   前記格納もしくは読み出し時とを同値の２値情報で表現
   した排他的論理和演算により求めた２値情報で前記所定
   の位置を指定することにより行うことを特徴とする請求
   項１，請求項２及び請求項３記載の１０進乗算装置。
5. 【請求項５】 前記桁数の多少判定を前記被乗数および
   乗数のプログラムにおける定義上レングスを圧縮して得
   られた有効レングスを使用して行うことを特徴とする請
   求項１，請求項２及び請求項３記載の１０進乗算装置。