JPH04242425A - １０進乗算器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【技術分野】本発明は１０進乗算器に関し、特に情報処
理装置に使用される１０進乗算器に関するものである。

【０００２】

【従来技術】図２には従来の１０進乗算器の回路図を示
す。この乗算器は、中間積の上位をセットする中間積上
位レジスタ１と、乗数及び中間積下位を択一的にセット
する中間積下位レジスタ２と、被乗数の０〜９倍の値を
セットする被乗数倍数レジスタ３と、中間積上位レジス
タ１の出力と被乗数倍数レジスタ３の出力とを加算する
加算回路４と、加算回路４の出力と中間積下位レジスタ
２の出力とを入力データとして、０桁又は１桁右シフト
を行なうシフト回路５と、中間積下位レジスタ２の最下
位桁の出力を読出しアドレスとして入力し、加算回路４
の出力により記憶しておいた被乗数の０〜９倍を出力す
る記憶回路６とを有している。

【０００３】乗算の動作は以下の如くである。まず、中
間積上位レジスタ１及び被乗数倍数レジスタ３に０をセ
ットし、記憶回路６のライトアドレスを０とすると、次
のクロックサイクルで記憶回路６には加算回路４の出力
０が記憶される。

【０００４】同クロックサイクルで被乗数倍数レジスタ
３に被乗数をセットし、記憶回路６の書込みアドレスを
１とすると、次のクロックサイクルで記憶回路６には加
算回路４の出力である被乗数の１倍が記憶される。

【０００５】同クロックサイクルで中間積上位レジスタ
１に加算回路４の出力である被乗数の１倍をセットし、
記憶回路６の書込みアドレスを２とすると、次のクロッ
クサイクルで記憶回路６には加算回路４の出力である被
乗数の２倍が記憶される。同クロックサイクルで中間積
上位レジスタ１に加算回路４の出力である被乗数の２倍
をセットし、記憶回路６の書込みアドレスを３とする。

【０００６】以下同様の動作を記憶回路６の書込みアド
レス９まで行なうと、記憶回路６には被乗数の０〜９倍
の数が記憶される。上記の動作中シフト回路５のシフト
量は０である。

【０００７】次に中間積上位レジスタ１に０（中間積の
初期設定）をセットし、中間積下位レジスタ２に乗数を
セットする。さらに被乗数倍数レジスタ３には０をセッ
トする。次のクロックサイクルで中間積下位レジスタ２
の出力の乗数の最下位桁を読出しアドレスとして記憶回
路６から読出された被乗数の乗数最下位桁倍を被乗数倍
数レジスタ３にセットする。

【０００８】同時に加算回路４の出力０と中間積下位レ
ジスタ２の出力とをシフト回路５に入力し、右１桁シフ
トした結果を中間積上位レジスタ１、中間積下位レジス
タ２に夫々セットする。

【０００９】次のクロックサイクルで、中間積下位レジ
スタ２の出力である乗数の（最下位−１）桁を読出しア
ドレスとして、記憶回路６から読出された被乗数の乗数
（最下位−１）桁倍を被乗数倍数レジスタ３にセットす
る。同時に加算回路４の出力、被乗数の乗数最下位桁倍
と中間積下位のレジスタ２の出力をシフト回路５に入力
し、右１桁シフトした結果を中間積上位レジスタ１、中
間積下位レジスタ２にセットする。

【００１０】このとき中間積の最下位桁は中間積下位レ
ジスタ２の最上位桁に、中間積の残りの部分は中間積上
位レジスタ１の下位に夫々セットされていることになる
。中間積下位レジスタ２の下位は乗数の上位部分（最下
位桁と最下位−１桁を除く部分）がセットされている。

【００１１】以下同様の動作を、乗数の全ての桁の演算
が終了しかつ中間積（最終的には最終積と呼ぶ）の最下
位桁が中間積下位レジスタ２の最下位桁にくるまで行な
う。

【００１２】但し、後に最終積の最下位桁の下位に符号
を挿入するため、中間積下位レジスタ２の最下位−１桁
までで終了する場合もあり得る。

【００１３】以上の動作によって、十進数の乗算の結果
が中間積上位レジスタ１及び中間積下位レジスタ２に求
められる。

【００１４】この従来の１０進乗算器では、（被乗数）
×（乗数）の演算を乗数の下位桁から１桁ずつの倍数の
加算の繰返しにより行なっているため、乗数に０を含む
場合にも、途中までの加算結果である中間積に乗数の０
倍、即ち０を加算する動作を行なっている。このため乗
数が０のときには、加算を行なわなくてもよいのに、加
算を行なわなければならないため演算効率が悪いという
問題点がある。

【００１５】

【発明の目的】本発明の目的は、乗数の桁が０の場合に
は、そのときの加算処理を省略して演算効率を向上可能
とした１０進乗算器を提供することである。

【００１６】

【発明の構成】本発明による１０進乗算器は、中間積の
上位をセットする中間積上位レジスタと、乗数及び中間
積の下位を択一的にセットする中間積下位レジスタと、
被乗数の１〜９倍の値を予め格納する記憶手段と、前記
記憶手段の記憶出力をセットする被乗数倍数レジスタと
、前記中間積上位レジスタと前記被乗数倍数レジスタと
の出力を加算する加算手段と、前記加算手段の出力また
は前記中間積上位レジスタ及び前記中間積下位レジスタ
の両出力の一方を入力し、シフト量に応じてシフト制御
するシフト手段と、前記中間積下位レジスタの出力の下
位桁から１以上連続して出現する０の数に応じて前記シ
フト手段のシフト量を制御するシフト制御手段と、前記
中間積下位レジスタの最下位桁と前記シフト手段の最下
位シフトアウト桁とを択一的に入力し、前記中間積下位
レジスタの最下位桁が０以外のときはこの最下位桁の値
を、０のときは前記最下位シフトアウト桁の値を、前記
記憶手段のアドレスとして発生するアドレス制御手段と
を含むことを特徴とする１０進乗算器が得られる。

【００１７】

【実施例】次に本発明の実施例について図面を参照して
説明する。

【００１８】図１は本発明の一実施例のブロック図であ
り、図２と同等部分は同一符号により示す。中間積上位
レジスタ１は、中間積上位をセットするレジスタであり
、中間積下位レジスタ２は中間積下位と乗数をセットす
るレジスタであり、被乗数倍数レジスタ３は被乗数の１
〜９倍の値をセットするレジスタである。

【００１９】加算回路４は中間積上位レジスタ１の出力
と被乗数倍数レジスタ３の出力とを入力データとして加
算を行なう回路である。

【００２０】シフト量制御回路８は中間積下位レジスタ
２の出力の下位桁から１つまたは２つ以上連続して出現
する０の数をかぞえて、中間積上位レジスタ１と中間積
下位レジスタ２にセットするデータのシフト量を制御す
る。

【００２１】シフト回路５は加算回路４の出力又は中間
積上位レジスタ１の出力及び中間積下位レジスタ２の出
力を入力データとし、シフト量制御回路８の出力をシフ
ト量としてシフト動作を行なう。

【００２２】アドレス制御回路７は中間積下位レジスタ
２の最下位桁とシフト回路６の出力の最下位シフトアウ
ト桁を入力し、中間積下位レジスタ２の最下位桁の値が
０以外のときは中間積下位レジスタ２の最下位桁の値を
、中間積下位レジスタ２の最下位桁の値が０のときはシ
フト回路６の最下位シフトアウト桁の値を、記憶回路６
のアドレスとして出力する。

【００２３】記憶回路６は書込みアドレスを１〜９に変
化させて、加算回路４の出力データである被乗数の１〜
９倍の値を書込み、アドレス制御回路７の出力データを
読出しアドレスとして、被乗数の倍数を読出す。

【００２４】乗算の動作は以下の如くである。まず中間
積上位レジスタ１に０をセットし、中間積下位レジスタ
２にはデータ１０２　から乗数をセットする。被乗数倍
数レジスタ３にはデータ１０１　から被乗数をセットす
る。

【００２５】さらに記憶回路６の書込みアドレス１００
　を１とすると、次のクロックサイクルで記憶回路６に
は、加算回路４の出力データ１０５　に送られた中間積
上位レジスタ１の出力データ１０３　の０と、被乗数倍
数レジスタ３の出力データ１０４　の被乗数との加算結
果である被乗数の１倍が記憶される。

【００２６】同クロックサイクルで中間積上位レジスタ
１には、加算回路４の出力データ１０５　をシフト量０
でシフト回路６を通したデータ１０６　をセットし、記
憶回路６の書込みアドレス１００　を２とすると、次の
クロックサイクルで記憶回路６には、加算回路４の出力
データ１０５　に送られた、中間積上位レジスタ１の出
力データ１０３　の被乗数の１倍と被乗数倍数レジスタ
３の出力データ１０４　の被乗数との加算結果である被
乗数の２倍の数が記憶される。

【００２７】以下同様の動作を記憶回路６の書込みアド
レス１００　を９まで行なうと、記憶回路６には被乗数
の１〜９倍の数が記憶される。

【００２８】同時に中間積の初期設定として、中間積上
位レジスタ１に０をセットし、また被乗数倍数レジスタ
３にも０をセットする。

【００２９】次のクロックサイクルで中間積下位レジス
タ２の最下位桁１０７と、シフト回路５の最下位桁１０
８　とをアドレス制御回路７に入力し、中間積下位レジ
スタ２の最下位桁１０７　が０以外の場合は、中間積下
位レジスタ２の最下位桁１０７　を、０の場合は、シフ
ト回路５の最下位シフトアウト桁１０８　のデータをア
ドレス制御回路７の出力データ１０９　として夫々出力
する。

【００３０】さらに記憶回路６ではアドレス制御回路７
の出力データ１０９　を読出しアドレスとして入力し、
被乗数の倍数を１１０　に出力する。またシフト量制御
回路８では、中間積下位レジスタ２の出力１１１　を入
力し、下位桁から１つまたは２つ以上連続して出現する
０の数をかぞえてその値に＋１した数をシフト回路５の
シフト量としてデータ１１２　に送出する。

【００３１】但し、中間積下位レジスタ２の最下位桁が
０でない場合と演算の最後には、シフト量としてデータ
１１２　には１を送出する。

【００３２】シフト回路５では、中間積下位レジスタ２
の最下位桁が０のときは、加算回路４の出力１０５　と
中間積下位レジスタ２の出力１１１　とを入力データと
し、シフト量制御回路８の出力１０２　に送られた乗数
の最下位桁から１つまたは２つ以上連続する０の個数に
１を加えた数をシフト量としてシフト動作を行なった結
果をデータ１０６　に出力する。

【００３３】中間積下位レジスタ２の最下位桁が０以外
のときは、加算回路４の出力１０５　と中間積下位レジ
スタ２の出力１１１　とを入力データとし、シフト量制
御回路８の出力１０２　に送られた“１”をシフト量と
してシフト動作を行なった結果をデータ１０６　に出力
する。

【００３４】次のクロックサイクルでシフト回路５の出
力１０６　を中間積上位レジスタ１と中間積下位レジス
タ２にセットすると、ここに、中間積と乗数の残りの桁
が求められる。

【００３５】但し、次に演算するべき乗数の桁は、アド
レス制御回路７の出力１０９　に送られて、記憶回路６
から読出された被乗数の倍数データ１１０として、被乗
数倍数レジスタ３にセットされている。

【００３６】以下、中間積上位レジスタ１と中間積下位
レジスタ２は、中間積下位レジスタの出力１１１　によ
って得られたシフト量制御回路８の出力１１２　をシフ
ト量としてシフト回路５　でシフトされたデータ１０５
　とデータ１１１　とをセットすることを繰返す。また
、被乗数倍数レジスタ３は、中間積下位レジスタ２の最
下位桁データ１０７　とシフト回路５の最下位シフトア
ウト桁データ１０８　とによって、アドレス制御回路７
から出力されたデータ１０９　を読出しアドレスとして
記憶回路６から読出された被乗数の倍数データ１１０　
をセットすることを繰返して、乗算が進行する。

【００３７】この動作は乗数の全ての桁の演算が終了し
かつ中間積（最終的には最終積と呼ぶ）の最下位桁が中
間積下位レジスタ２の最下位桁にくるまで行なう。但し
後に最終積の最下位桁の下位に符号を挿入するため中間
積下位レジスタ２の最下位−１桁までで終了する場合も
あり得る。

【００３８】以上の動作によって、十進数の乗算の結果
が中間積上位レジスタ１及び中間積レジスタ２に求めら
れる。

【００３９】以下に具体的な数値を用いた例を示す（レ
ジスタは８桁とする）。

【００４０】例１．乗数に０が出現しない場合（被乗数
＝１，乗数＝１２３４５６７８） 　　ステップ１　　中間積上位レジスタ１←０００００
０００　　　　　　　　　　　　　　中間積下位レジス
タ２←乗数１２３４５６７８　　　　　　　　　　　　
　　被乗数倍数レジスタ３←被乗数０００００００１　
　　　　　　　　　　　　　書込みアドレス１００　　
　←１　　　　　　　　　　　　　　加算回路４の出力
１０５　←００００００００＋０００００００１

【００
４１】 　　ステップ２　　記憶回路６のワード１←０００００
００１（データ１０５　）　　　　　　　　　　　　　
　シフト回路５の出力１０６　（上位のみ）←００００
０００１　　　　　　　　　　　　　　中間積上位レジ
スタ１←０００００００１（データ１０６　）　　　　
　　　　　　　　　　書込みアドレス１００　←２　　
　　　　　　　　　　　　加算回路４の出力１０５　←
０００００００１＋０００００００１

【００４２】 　　ステップ３　　記憶回路６のワード２←０００００
００２　　　　　　　　　　　　　　シフト回路６の出
力１０６　（上位のみ）←０００００００２　　　　　
　　　　　　　　　中間積上位レジスタ１←０００００
００２　　　　　　　　　　　　　　書込みアドレス１
００　←３　　　　　　　　　　　　　　加算回路４の
出力１０５　←０００００００２＋０００００００１

【
００４３】 　　ステップ４　　記憶回路６のワード３←０００００
００３　　　　　　　　　　　　　　シフト回路５の出
力１０６　（上位のみ）←０００００００３　　　　　
　　　　　　　　　中間積上位レジスタ１←０００００
００３　　　　　　　　　　　　　　書込みアドレス１
００　←４　　　　　　　　　　　　　　加算回路４の
出力１０５　←０００００００３＋０００００００１

【
００４４】 　　ステップ５　　記憶回路６のワード４←０００００
００４　　　　　　　　　　　　　　シフト回路５の出
力１０６　（上位のみ）←０００００００４　　　　　
　　　　　　　　　中間積上位レジスタ１←０００００
００４　　　　　　　　　　　　　　書込みアドレス１
００　←５　　　　　　　　　　　　　　加算回路４の
出力１０５　←０００００００４＋０００００００１

【
００４５】 　　ステップ６　　記憶回路６のワード５←０００００
００５　　　　　　　　　　　　　　シフト回路５の出
力１０６　（上位のみ）←０００００００５　　　　　
　　　　　　　　　中間積上位レジスタ１←０００００
００５　　　　　　　　　　　　　　書込みアドレス１
００　←６　　　　　　　　　　　　　　加算回路４の
出力１０５　←０００００００５＋０００００００１

【
００４６】 　　ステップ７　　記憶回路６のワード６←０００００
００６　　　　　　　　　　　　　　シフト回路６の出
力１０６　（上位のみ）←０００００００６　　　　　
　　　　　　　　　中間積上位レジスタ１←０００００
００６　　　　　　　　　　　　　　書込みアドレス１
００　←７　　　　　　　　　　　　　　加算回路４の
出力１０５　←０００００００６＋０００００００１

【
００４７】 　　ステップ８　　記憶回路６のワード７←０００００
００７　　　　　　　　　　　　　　シフト回路５の出
力１０６　←０００００００７　　　　　　　　　　　
　　　中間積上位レジスタ１←０００００００７　　　
　　　　　　　　　　　書込みアドレス１００　←８　
　　　　　　　　　　　　　加算回路４の出力１０５　
←０００００００７＋０００００００１

【００４８】 　　ステップ９　　記憶回路６のワード８←０００００
００８　　　　　　　　　　　　　　シフト回路５の出
力１０６　←０００００００８　　　　　　　　　　　
　　　中間積上位レジスタ１←０００００００８　　　
　　　　　　　　　　　書込みアドレス１００　←９　
　　　　　　　　　　　　　加算回路４の出力１０５　
←０００００００８＋０００００００１

【００４９】 　　ステップ１０　　記憶回路６のワード９←００００
０００９　　　　　　　　　　　　　　　　中間積上位
レジスタ１←００００００００（中間積の初期化）　　
　　　　　　　　　　　　　　被乗数倍数レジスタ３←
００００００００（中間積の初期化）

【００５０】 　　ステップ１１　　シフト回路５の入力データ　　　
　　　　　　　　　　　　　　　　　　　　　　　　　
　　　　　　　　←００００００００，１２３４５６７
８　　　　　　　　　　　　　　　　　　　　　　　　
　　　　　　　　　　　　　　（データ１０５　）　　
　　（データ１１１　）　　　　　　　　　　　　　　
　　シフト回路５のシフト量１１２　←１　　　　　　
　　　　　　　　　　（シフト量制御回路８の出力デー
タ）　　　　　　　　　　　　　　　　アドレス制御回
路７の出力１０９　←８（データ１０７　）　　　　　
　　　　　　　　　　　（記憶回路６のリードアドレス
）　　　　　　　　　　　　　　　　記憶回路６の出力
１１０　←０００００００８

【００５１】 　　ステップ１２　　中間積上位レジスタ１←０，００
０００００　　　　　　　　　　　　　　　　　　　　
　　　　　　　　　　　　　　　　　　（シフト回路５
の出力１０６　上位のみ）　　　　　　　　　　　　　
　　　中間積下位レジスタ２←０，１２３４５６７　　
　　　　　　　　　　　　　　　　　　　　　　　　　
　　　　　　　　　　　（シフト回路５の出力１０６　
下位のみ）　　　　　　　　　　　　　　　　被乗数倍
数レジスタ３←０００００００８（データ１１０　）　
　　　　　　　　　　　　　　　シフト回路５の入力デ
ータ　　　　　　　　　　　　　　　　　　　　　　　
　　　　　　　　　　　　　←０００００００８，０１
２３４５６７　　　　　　　　　　　　　　　　シフト
回路５のシフト量１１２　←１　　　　　　　　　　　
　　　　　アドレス制御回路７の出力１０９　←７（デ
ータ１０７　）　　　　　　　　　　　　　　　　記憶
回路６の出力１１０　←０００００００７

【００５２】 　　ステップ１３　　中間積上位レジスタ１←０，００
０００００　　　　　　　　　　　　　　　　中間積下
位レジスタ２←８，０１２３４５６　　　　　　　　　
　　　　　　　被乗数倍数レジスタ３←０００００００
７　　　　　　　　　　　　　　　　シフト回路５の入
力データ　　　　　　　　　　　　　　　　　　　　　
　　　　　　　　　　　　　　　←０００００００７，
８０１２３４５６　　　　　　　　　　　　　　　　シ
フト回路５のシフト量１１２　←１　　　　　　　　　
　　　　　　　アドレス制御回路７の出力１０９　←６
　　　　　　　　　　　　　　　　記憶回路６の出力１
１０　←０００００００６

【００５３】 　　ステップ１４　　中間積上位レジスタ１←０，００
０００００　　　　　　　　　　　　　　　　中間積下
位レジスタ２←７，８０１２３４５　　　　　　　　　
　　　　　　　被乗数倍数レジスタ３←０００００００
６　　　　　　　　　　　　　　　　シフト回路５の入
力データ　　　　　　　　　　　　　　　　　　　　　
　　　　　　　　　　　　　　　←０００００００６，
７８０１２３４５　　　　　　　　　　　　　　　　シ
フト回路５のシフト量１１２　←１　　　　　　　　　
　　　　　　　アドレス制御回路７の出力１０９　←５
　　　　　　　　　　　　　　　　記憶回路６の出力１
１０　←０００００００５

【００５４】 　　ステップ１５　　中間積上位レジスタ１←０，００
０００００　　　　　　　　　　　　　　　　中間積下
位レジスタ２←６，７８０１２３４　　　　　　　　　
　　　　　　　被乗数倍数レジスタ３←０００００００
５　　　　　　　　　　　　　　　　シフト回路５の入
力データ　　　　　　　　　　　　　　　　　　　　　
　　　　　　　　　　　　　　　←０００００００５，
６７８０１２３４　　　　　　　　　　　　　　　　シ
フト回路５のシフト量１１２　←１　　　　　　　　　
　　　　　　　アドレス制御回路７の出力１０９　←４
　　　　　　　　　　　　　　　　記憶回路６の出力１
１０　←０００００００４

【００５５】 　　ステップ１６　　中間積上位レジスタ１←０，００
０００００　　　　　　　　　　　　　　　　中間積下
位レジスタ２←５，６７８０１２３　　　　　　　　　
　　　　　　　被乗数倍数レジスタ３←０００００００
４　　　　　　　　　　　　　　　　シフト回路５の入
力データ　　　　　　　　　　　　　　　　　　　　　
　　　　　　　　　　　　　　　←０００００００４，
５６７８０１２３　　　　　　　　　　　　　　　　シ
フト回路５のシフト量１１２　←１　　　　　　　　　
　　　　　　　アドレス制御回路７の出力１０９　←３
　　　　　　　　　　　　　　　　記憶回路６の出力１
１０　←０００００００３

【００５６】 　　ステップ１７　　中間積上位レジスタ１←０，００
０００００　　　　　　　　　　　　　　　　中間積下
位レジスタ２←４，５６７８０１２　　　　　　　　　
　　　　　　　被乗数倍数レジスタ３←０００００００
３　　　　　　　　　　　　　　　　シフト回路５の入
力データ　　　　　　　　　　　　　　　　　　　　　
　　　　　　　　　　　　　　　←０００００００３，
４５６７８０１２　　　　　　　　　　　　　　　　シ
フト回路５のシフト量１１２　←１　　　　　　　　　
　　　　　　　アドレス制御回路７の出力１０９　←２
　　　　　　　　　　　　　　　　記憶回路６の出力１
１０　←０００００００２

【００５７】 　　ステップ１８　　中間積上位レジスタ１←０，００
０００００　　　　　　　　　　　　　　　　中間積下
位レジスタ２←３，４５６７８０１　　　　　　　　　
　　　　　　　被乗数倍数レジスタ３←０００００００
２　　　　　　　　　　　　　　　　シフト回路５の入
力データ　　　　　　　　　　　　　　　　　　　　　
　　　　　　　　　　　　　　　←０００００００２，
３４５６７８０１　　　　　　　　　　　　　　　　シ
フト回路５のシフト量１１２　←１　　　　　　　　　
　　　　　　　アドレス制御回路７の出力１０９　←１
　　　　　　　　　　　　　　　　記憶回路６の出力１
１０　←０００００００１

【００５８】 　　ステップ１９　　中間積上位レジスタ１←０，００
０００００　　　　　　　　　　　　　　　　中間積下
位レジスタ２←２，３４５６７８０　　　　　　　　　
　　　　　　　被乗数倍数レジスタ３←０００００００
１　　　　　　　　　　　　　　　　シフト回路５の入
力データ　　　　　　　　　　　　　　　　　　　　　
　　　　　　　　　　　　　　　←０００００００１，
２３４５６７８０　　　　　　　　　　　　　　　　シ
フト回路５のシフト量１１２　←１（演算の最後）

【０
０５９】 　　ステップ２０　　中間積上位レジスタ１←０，００
０００００（演算結果上位）　　　　　　　　　　　　
　　　　中間積下位レジスタ２←１，２３４５６７８（
演算結果下位）。　　以上で１×１２３４５６７８の演
算が終了し、結果が中間積上位レジスタ１と中間積下位
レジスタ２に求められた。 この演算では符号埋込みの考慮はしていない。

【００６０】例２．乗数に０が出現する場合（被乗数＝
３２１　，乗数１０００２０３０） 　　ステップ１　　中間積上位レジスタ１←０００００
０００　　　　　　　　　　　　　　中間積下位レジス
タ２←乗数００１０００２０　　　　　　　　　　　　
　　被乗数倍数レジスタ３←被乗数０００００３２１　
　　　　　　　　　　　　　書込みアドレス←１　　　
　　　　　　　　　　　加算回路４の出力１０５　←０
０００００００＋００００００３２１

【００６１】 　　ステップ２　　記憶回路６のワード１←０００００
３２１（データ１０５　）　　　　　　　　　　　　　
　シフト回路５の出力１０６（上位のみ）←０００００
３２１　　　　　　　　　　　　　　中間積上位レジス
タ１←０００００３２１　　　　　　　　　　　　　　
書込みアドレス←２

【００６２】ステップ３〜ステップ
９　　記憶回路６への書込み動作は例１と同様のため省
略

【００６３】 　　ステップ１０　　記憶回路６のワード９←００００
２８８９　　　　　　　　　　　　　　　　中間積上位
レジスタ１←００００００００（中間積の初期化）　　
　　　　　　　　　　　　　　被乗数倍数レジスタ３←
００００００００（中間積の初期化）

【００６４】 　　ステップ１１　　シフト回路５の入力データ　　　
　　　　　　　　　　　　　　　　　　　　　　　　　
　　　　　　　　←００００００００，１０００２０３
０　　　　　　　　　　　　　　　　　　　　　　　　
　　　　　　　　　　　　　　（データ１０３　）　　
　　（データ１１１　）　　　　　　　　　　　　　　
　　シフト回路５のシフト量１１２　←２（０の個数１
＋１）　　　　　　　　　　　　　　　　アドレス制御
回路７の出力１０９　←３（データ１０８　）　　　　
　　　　　　　　　　　　記憶回路６の出力１１０　←
０００００９６３

【００６５】 　　ステップ１２　　中間積上位レジスタ１←００，０
０００００　　　　　　　　　　　　　　　　　　　　
　　　　　　　　　　　　　　　　（シフト回路６の出
力１０６　の上位のみ）　　　　　　　　　　　　　　
　　中間積下位レジスタ２←００，１０００２０　　　
　　　　　　　　　　　　　被乗数倍数レジスタ３←０
００００９６３　　　　　　　　　　　　　　　　シフ
ト回路５の入力データ　　　　　　　　　　　　　　　
　　　　　　　　　　　　　　　　　　　　　←０００
００９６３，００１０００２０　　　　　　　　　　　
　　　　　　　　　　　　　　　　　　　　　　　　　
　　（データ１０５　）　　　　（データ１１１　）　
　　　　　　　　　　　　　　　シフト回路５のシフト
量１１２　←２　　　　　　　　　　　　　　　　アド
レス制御回路７の出力１０９　←２　　　　　　　　　
　　　　　　　記憶回路６の出力１１０　←０００００
６４２

【００６６】 　　ステップ１３　　中間積上位レジスタ１←００，０
００００９　　　　　　　　　　　　　　　　中間積下
位レジスタ２←６３，００１０００　　　　　　　　　
　　　　　　　被乗数倍数レジスタ３←０００００６４
２　　　　　　　　　　　　　　　　シフト回路５の入
力データ　　　　　　　　　　　　　　　　　　　　　
　　　　　　　　　　　　　　　←０００００６５１，
６３００１０００　　　　　　　　　　　　　　　　　
　　　　　　　　　　　　　　　　　　　　　（データ
１０５　）　　　　（データ１１１　）　　　　　　　
　　　　　　　　　シフト回路５のシフト量１１２　←
４（０の個数３＋１）　　　　　　　　　　　　　　　
　アドレス制御回路７の出力１０９　←１　　　　　　
　　　　　　　　　　記憶回路６の出力１１０　←００
０００３２１

【００６７】 　　ステップ１４　　中間積上位レジスタ１←００００
，００００　　　　　　　　　　　　　　　　中間積下
位レジスタ２←０６５１，６３００　　　　　　　　　
　　　　　　　被乗数倍数レジスタ３←０００００３２
１　　　　　　　　　　　　　　　　シフト回路５の入
力データ　　　　　　　　　　　　　　　　　　　　　
　　　　　　　　　　　　　　　←０００００３２１，
０６５１６３００　　　　　　　　　　　　　　　　　
　　　　　　　　　　　　　　　　　　　　　（データ
１０５　）　　　　（データ１１１　）　　　　　　　
　　　　　　　　　シフト回路５のシフト量１１２　←
１（演算の最後）

【００６８】 　　ステップ１５　　中間積上位レジスタ１←０，００
０００３２（演算結果上位）　　　　　　　　　　　　
　　　　中間積下位レジスタ２←１，０６５１６３０（
演算結果下位）以上で３２１　×１０００２０３０の演
算が終了し、結果が中間積上位レジスタ１と中間積下位
レジスタ２に求められた。例と同様符号埋込みの考慮は
していない。

【００６９】

【発明の効果】以上のべた如く、本発明によれば、乗数
の桁に０が出現したときには、そのときの加算処理を省
略するようにしたので演算効率が向上するという効果が
ある。

【図面の簡単な説明】

【図１】本発明の一実施例の回路図である。

【図２】従来の１０進乗算器の回路図である。

【符号の説明】

１　　中間積上位レジスタ ２　　中間積下位レジスタ ３　　被乗数倍数レジスタ ４　　加算回路 ５　　シフト回路 ６　　記憶回路 ７　　アドレス制御回路 ８　　シフト量制御回路

Claims (1)

【特許請求の範囲】
1. 【請求項１】　　中間積の上位をセットする中間積上位
   レジスタと、乗数及び中間積の下位を択一的にセットす
   る中間積下位レジスタと、被乗数の１〜９倍の値を予め
   格納する記憶手段と、前記記憶手段の記憶出力をセット
   する被乗数倍数レジスタと、前記中間積上位レジスタと
   前記被乗数倍数レジスタとの出力を加算する加算手段と
   、前記加算手段の出力または前記中間積上位レジスタ及
   び前記中間積下位レジスタの両出力の一方を入力し、シ
   フト量に応じてシフト制御するシフト手段と、前記中間
   積下位レジスタの出力の下位桁から１以上連続して出現
   する０の数に応じて前記シフト手段のシフト量を制御す
   るシフト制御手段と、前記中間積下位レジスタの最下位
   桁と前記シフト手段の最下位シフトアウト桁とを択一的
   に入力し、前記中間積下位レジスタの最下位桁が０以外
   のときはこの最下位桁の値を、０のときは前記最下位シ
   フトアウト桁の値を、前記記憶手段のアドレスとして発
   生するアドレス制御手段とを含むことを特徴とする１０
   進乗算器。