JP3271120B2 - ２進数を高速乗算する装置 - Google Patents
２進数を高速乗算する装置Info
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- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F7/523—Multiplying only
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Description
【０００１】
【産業上の利用分野】本発明は論理回路に関し、特に、
コンピュータシステムにおいて２進数を高速乗算する装
置に関する。
コンピュータシステムにおいて２進数を高速乗算する装
置に関する。
【０００２】
【従来の技術】２つの２進数を乗算する典型的な方法は
一方の数を取り出し、その数と他方の数のそれぞれのビ
ット（１又は０）とを最下位のビットから始めて順に乗
算し、各ステップの乗算値をそれぞれ先行するステップ
で得た部分積の上位ビットに加算し、その結果を１ビッ
ト右へシフトする。この演算はきわめて多くの時間を要
する。
一方の数を取り出し、その数と他方の数のそれぞれのビ
ット（１又は０）とを最下位のビットから始めて順に乗
算し、各ステップの乗算値をそれぞれ先行するステップ
で得た部分積の上位ビットに加算し、その結果を１ビッ
ト右へシフトする。この演算はきわめて多くの時間を要
する。
【０００３】
【発明が解決しようとする課題】従って、本発明の目的
は、２進数を高速乗算する新たな回路を提供することで
ある。
は、２進数を高速乗算する新たな回路を提供することで
ある。
【０００４】
【課題を解決するための手段】本発明の上記の目的及び
その他の目的は、全ての２進数は１と０から成る様々な
数の順序通りに配列するビットを１つのグループとし
て、１つのグループ又はそのようなグループが順序通り
に配列した集合体から構成され、しかも、１のビットは
全て下位のビット位置で連続し、０のビットは全て上位
のビット位置で連続しているという事実を利用すること
により２つの２進数を乗算する回路において実現され
る。回路は、仮想として、それらのグループのそれぞれ
において下位ビット位置にある連続する１のビットの数
に基づいて、グループごとの部分積を生成する。回路は
下位のグループから始めて、第１の２進数全体をたどり
終わるまで上位グループに向かって動作を進めてゆく。
回路はそのようにして仮想として生成した部分積を累算
して、最終積を得る。回路は、一方の２進数の固定長サ
ブセットについて部分積を生成することにより、仮想と
してそれらのグループの部分積を生成する。回路は、下
位ビット位置にある連続する１のビットの数に基づい
て、固定長サブセットごとの部分積を生成する。回路は
一方の２進数の最下位の固定長サブセットから始めて、
その２進数全体をたどり終わるまで、先行する固定長サ
ブセットから次の固定長サブセットをあるビット数だけ
オフセットしながら、上位の固定長サブセットに向かっ
て動作を進めてゆく。その都度オフセットされるビット
の数は先行する固定長サブセットの下位ビット位置にあ
る連続する１のビットの数と、それらの連続する１のビ
ットのすぐ後に続く連続する０のビットの数との和に等
しい。
その他の目的は、全ての２進数は１と０から成る様々な
数の順序通りに配列するビットを１つのグループとし
て、１つのグループ又はそのようなグループが順序通り
に配列した集合体から構成され、しかも、１のビットは
全て下位のビット位置で連続し、０のビットは全て上位
のビット位置で連続しているという事実を利用すること
により２つの２進数を乗算する回路において実現され
る。回路は、仮想として、それらのグループのそれぞれ
において下位ビット位置にある連続する１のビットの数
に基づいて、グループごとの部分積を生成する。回路は
下位のグループから始めて、第１の２進数全体をたどり
終わるまで上位グループに向かって動作を進めてゆく。
回路はそのようにして仮想として生成した部分積を累算
して、最終積を得る。回路は、一方の２進数の固定長サ
ブセットについて部分積を生成することにより、仮想と
してそれらのグループの部分積を生成する。回路は、下
位ビット位置にある連続する１のビットの数に基づい
て、固定長サブセットごとの部分積を生成する。回路は
一方の２進数の最下位の固定長サブセットから始めて、
その２進数全体をたどり終わるまで、先行する固定長サ
ブセットから次の固定長サブセットをあるビット数だけ
オフセットしながら、上位の固定長サブセットに向かっ
て動作を進めてゆく。その都度オフセットされるビット
の数は先行する固定長サブセットの下位ビット位置にあ
る連続する１のビットの数と、それらの連続する１のビ
ットのすぐ後に続く連続する０のビットの数との和に等
しい。
【０００５】本発明のこれらの目的及び特徴と、その他
の目的及び特徴は、添付の図面に関連する以下の詳細な
説明を参照することによりさらに良く理解されるであろ
う。図面中、いくつかの図を通して、同じ符号は同じ素
子を指す。
の目的及び特徴は、添付の図面に関連する以下の詳細な
説明を参照することによりさらに良く理解されるであろ
う。図面中、いくつかの図を通して、同じ符号は同じ素
子を指す。
【０００６】〔表記法及び用語〕以下の詳細な説明の中
には、コンピュータメモリ内部におけるデータビットの
操作をアルゴリズム及び記号表示により表している部分
がある。そのようなアルゴリズムによる説明や表示は、
データ処理技術に熟達する人がその作業の内容を同じ分
野の当業者に最も有効に伝達するために使用する手段で
ある。ここでは、また、一般的にも、アルゴリズムは所
望の結果に至る一連の首尾一貫したステップであると考
えられている。それらのステップは、物理的な量の物理
的操作を必要とするステップである。通常、そのような
量を記憶，転送，組み合わせ，比較及びその他の方法に
よる操作が可能である電気的信号又は磁気信号の形態を
とるが、必ずしもそうである必要はない。時によって
は、主に一般に使用されている用語であるという理由に
より、それらの信号をビット，値，要素，記号，文字，
項，数などと呼ぶと好都合であることがわかっている。
しかしながら、それらの用語及びそれに類する用語は適
切な物理的な量と関連させるべきものであり、そのよう
な量に単に便宜上付されたラベルであるにすぎないとい
うことを忘れてはならない。
には、コンピュータメモリ内部におけるデータビットの
操作をアルゴリズム及び記号表示により表している部分
がある。そのようなアルゴリズムによる説明や表示は、
データ処理技術に熟達する人がその作業の内容を同じ分
野の当業者に最も有効に伝達するために使用する手段で
ある。ここでは、また、一般的にも、アルゴリズムは所
望の結果に至る一連の首尾一貫したステップであると考
えられている。それらのステップは、物理的な量の物理
的操作を必要とするステップである。通常、そのような
量を記憶，転送，組み合わせ，比較及びその他の方法に
よる操作が可能である電気的信号又は磁気信号の形態を
とるが、必ずしもそうである必要はない。時によって
は、主に一般に使用されている用語であるという理由に
より、それらの信号をビット，値，要素，記号，文字，
項，数などと呼ぶと好都合であることがわかっている。
しかしながら、それらの用語及びそれに類する用語は適
切な物理的な量と関連させるべきものであり、そのよう
な量に単に便宜上付されたラベルであるにすぎないとい
うことを忘れてはならない。
【０００７】さらに、実行される動作を、一般にはオペ
レータが実行する知的動作と関連している加算又は比較
などの用語で呼ぶ場合が多いが、ここで説明する本発明
の一部を形成する動作のいずれにおいても、そのような
オペレータの能力は不要であり、多くの場合に望ましく
ない。動作は機械の動作である。本発明の動作を実行す
るのに有用な機械には汎用デジタルコンピュータ又は他
の同様な装置がある。いずれの場合にも、コンピュータ
を動作させる際の方法動作と、計算それ自体の方法との
区別に留意すべきである。本発明は、電気的信号又はそ
の他の物理的（たとえば、機械的，化学的）信号を処理
して、他の所望の物理的信号を発生させるのに際してコ
ンピュータを動作させる装置に関する。
レータが実行する知的動作と関連している加算又は比較
などの用語で呼ぶ場合が多いが、ここで説明する本発明
の一部を形成する動作のいずれにおいても、そのような
オペレータの能力は不要であり、多くの場合に望ましく
ない。動作は機械の動作である。本発明の動作を実行す
るのに有用な機械には汎用デジタルコンピュータ又は他
の同様な装置がある。いずれの場合にも、コンピュータ
を動作させる際の方法動作と、計算それ自体の方法との
区別に留意すべきである。本発明は、電気的信号又はそ
の他の物理的（たとえば、機械的，化学的）信号を処理
して、他の所望の物理的信号を発生させるのに際してコ
ンピュータを動作させる装置に関する。
【０００８】
【実施例】まず、図１に関して説明すると、図１には、
本発明に従って２つの２進数の高速乗算を実行する回路
１０のブロック線図が示されている。第１の２進数Ｙは
第１のレジスタ２２に記憶されている。また、第２の２
進数Ｘは第２のレジスタ１２に記憶されている。
本発明に従って２つの２進数の高速乗算を実行する回路
１０のブロック線図が示されている。第１の２進数Ｙは
第１のレジスタ２２に記憶されている。また、第２の２
進数Ｘは第２のレジスタ１２に記憶されている。
【０００９】第２のレジスタ１２の値を一連の乗算器回
路１３〜１７においていくつかの定数と乗算するのであ
るが、各乗算器回路は、下位ビット位置に連続する１の
ビットを有し且つ残る上位ビット位置には連続する０の
ビットを有する２進定数と値Ｘとを乗算する。たとえ
ば、乗算器回路１３は値Ｘと２進定数0000000000000001
とを乗算し、乗算器回路１４は値Ｘと２進定数00000000
00000011とを乗算する。乗算器回路１５は値Ｘと２進定
数0000000000000111とを乗算する。乗算器回路１６と、
それに続く乗算器回路も同じようにしてＸに同様の２進
定数を乗算した値を計算する。必要とされる乗算器回路
１３〜１７の数については後に説明する。このような演
算それぞれの結果は乗算器回路１３〜１７によりラッチ
され、マルチプレクサ１９の入力端子に保持されても良
い。
路１３〜１７においていくつかの定数と乗算するのであ
るが、各乗算器回路は、下位ビット位置に連続する１の
ビットを有し且つ残る上位ビット位置には連続する０の
ビットを有する２進定数と値Ｘとを乗算する。たとえ
ば、乗算器回路１３は値Ｘと２進定数0000000000000001
とを乗算し、乗算器回路１４は値Ｘと２進定数00000000
00000011とを乗算する。乗算器回路１５は値Ｘと２進定
数0000000000000111とを乗算する。乗算器回路１６と、
それに続く乗算器回路も同じようにしてＸに同様の２進
定数を乗算した値を計算する。必要とされる乗算器回路
１３〜１７の数については後に説明する。このような演
算それぞれの結果は乗算器回路１３〜１７によりラッチ
され、マルチプレクサ１９の入力端子に保持されても良
い。
【００１０】乗算器回路１３〜１７による実際の乗算
は、値Ｘをアキュムレータの上位ビットに加算し、次
に、その値を右へ１ビットシフトすることにより全く簡
単に実行できる。このようなアキュムレータへのＸの値
の加算と、部分積のシフトは、２進定数に１が増えるた
びに続いてゆく。全ての加算とシフトが終了した後、部
分積を２進定数の残る上位ビット位置にある連続する０
のビットの数に等しいビット数だけさらに右へシフトし
て、最終積を得る。あるいは、乗算は、次に低い乗算器
回路が発生された結果を左へ１ビットシフトして、その
値を２倍にし、その結果にＸの値を加算することにより
実行されても良い。これらの構成の組み合わせは、利用
できる回路を最も有利に利用している当業者であれば思
いつくことであろう。
は、値Ｘをアキュムレータの上位ビットに加算し、次
に、その値を右へ１ビットシフトすることにより全く簡
単に実行できる。このようなアキュムレータへのＸの値
の加算と、部分積のシフトは、２進定数に１が増えるた
びに続いてゆく。全ての加算とシフトが終了した後、部
分積を２進定数の残る上位ビット位置にある連続する０
のビットの数に等しいビット数だけさらに右へシフトし
て、最終積を得る。あるいは、乗算は、次に低い乗算器
回路が発生された結果を左へ１ビットシフトして、その
値を２倍にし、その結果にＸの値を加算することにより
実行されても良い。これらの構成の組み合わせは、利用
できる回路を最も有利に利用している当業者であれば思
いつくことであろう。
【００１１】乗算器回路１３〜１７からのこれらの出力
を使用して、本発明の回路１０は第１の２進数Ｙに関わ
る部分積を生成する。このことは、図１に示すように最
も右側の位置にある最下位ビットから始まって配列して
いる第１のレジスタ２２の数0000111001000011を見る
と、さらに良く理解できるであろう。最下位ビットから
始めて、最初に現れる値は１である。すぐ左側には再び
１が続き、その後に４つの０が連続して現れる。さらに
その左には１つの１があり、その後に２つの０が連続し
ている。最後に、３つの連続する１の後に、４つの連続
する０が続いている。このように、これらのグループは
１（１を利用できる場合）から始まり、左側にある全て
の連続する１を取り込み、１の左側にある連続する０が
全て取り込んだ後に終わる。先にＹとして説明した値に
ついて、レジスタ２２の上に３つのグループｇ０〜ｇ２
を示してある。
を使用して、本発明の回路１０は第１の２進数Ｙに関わ
る部分積を生成する。このことは、図１に示すように最
も右側の位置にある最下位ビットから始まって配列して
いる第１のレジスタ２２の数0000111001000011を見る
と、さらに良く理解できるであろう。最下位ビットから
始めて、最初に現れる値は１である。すぐ左側には再び
１が続き、その後に４つの０が連続して現れる。さらに
その左には１つの１があり、その後に２つの０が連続し
ている。最後に、３つの連続する１の後に、４つの連続
する０が続いている。このように、これらのグループは
１（１を利用できる場合）から始まり、左側にある全て
の連続する１を取り込み、１の左側にある連続する０が
全て取り込んだ後に終わる。先にＹとして説明した値に
ついて、レジスタ２２の上に３つのグループｇ０〜ｇ２
を示してある。
【００１２】前述のように、あらゆる２進数は、１と０
から成る様々な数の順序通りに配列するビットを１つの
グループとして、１つのグループ又はそのようなグルー
プが順序通りに配列した集合体から構成され、しかも、
１のビットは全て下位のビット位置で連続し、０のビッ
トは全て上位のビット位置で連続していることは認めら
れるであろう。２進数1111111111111111は下位のビット
位置に１６個の連続する１のビットを有し、上位のビッ
ト位置には連続する０のビットを全く含まない上記のよ
うなグループを１つ有し、２進数0000000000000000は下
位のビット位置には連続する１のビットを全く含まず、
上位のビット位置に１６個の連続する０のビットを有す
る上記のようなグループを１つ有することが分かるであ
ろう。
から成る様々な数の順序通りに配列するビットを１つの
グループとして、１つのグループ又はそのようなグルー
プが順序通りに配列した集合体から構成され、しかも、
１のビットは全て下位のビット位置で連続し、０のビッ
トは全て上位のビット位置で連続していることは認めら
れるであろう。２進数1111111111111111は下位のビット
位置に１６個の連続する１のビットを有し、上位のビッ
ト位置には連続する０のビットを全く含まない上記のよ
うなグループを１つ有し、２進数0000000000000000は下
位のビット位置には連続する１のビットを全く含まず、
上位のビット位置に１６個の連続する０のビットを有す
る上記のようなグループを１つ有することが分かるであ
ろう。
【００１３】個々のグループにそれぞれ含まれている１
の数は、個々の乗算器回路１３〜１７で使用する２進定
数の値により表される。従って、値Ｘと値Ｙとの乗算
は、Ｙの値の最下位のグループから始めて、先に説明し
たような隣接する１と連続する０の数を確定し、Ｘにグ
ループ中の連続する１の数と同じ数の１から構成される
２進定数を乗算した事前計算値を選択し、その値をシフ
トレジスタの上位ビットに加算し、その部分積を当該グ
ループの０と１の数（グループのサイズ）だけ右へシフ
トし、Ｘに第２のグループの連続する１の数と同じ数の
１から構成される２進定数を乗算した第２の事前計算値
を選択し、その値をシフトレジスタの部分積の上位ビッ
トに加算し、その部分積を第２のグループの０と１の数
だけ右へシフトし、グループごとに上記の選択、加算及
びシフトの各ステップが実行され終わるまでこのように
して動作を継続することにより実行されれば良い。
の数は、個々の乗算器回路１３〜１７で使用する２進定
数の値により表される。従って、値Ｘと値Ｙとの乗算
は、Ｙの値の最下位のグループから始めて、先に説明し
たような隣接する１と連続する０の数を確定し、Ｘにグ
ループ中の連続する１の数と同じ数の１から構成される
２進定数を乗算した事前計算値を選択し、その値をシフ
トレジスタの上位ビットに加算し、その部分積を当該グ
ループの０と１の数（グループのサイズ）だけ右へシフ
トし、Ｘに第２のグループの連続する１の数と同じ数の
１から構成される２進定数を乗算した第２の事前計算値
を選択し、その値をシフトレジスタの部分積の上位ビッ
トに加算し、その部分積を第２のグループの０と１の数
だけ右へシフトし、グループごとに上記の選択、加算及
びシフトの各ステップが実行され終わるまでこのように
して動作を継続することにより実行されれば良い。
【００１４】２進数Ｙのグループごとの選択，加算及び
シフトの各動作をグループの固定長サブセットを使用し
て仮想実行する構成を図１に示す。特定の回路において
はさらに大きな固定長サブセット（たとえば、一度に８
ビットずつ）を使用することが望ましいであろうが、そ
のような回路を詳細に説明すると煩雑になるので、一度
に４ビットのみの固定長サブセットを処理する能力を有
する回路を図１には示した。尚、一度に８ビットの固定
長サブセットを処理する回路を詳細に表す論理式を図３
〜図５としてこの明細書に添付した。
シフトの各動作をグループの固定長サブセットを使用し
て仮想実行する構成を図１に示す。特定の回路において
はさらに大きな固定長サブセット（たとえば、一度に８
ビットずつ）を使用することが望ましいであろうが、そ
のような回路を詳細に説明すると煩雑になるので、一度
に４ビットのみの固定長サブセットを処理する能力を有
する回路を図１には示した。尚、一度に８ビットの固定
長サブセットを処理する回路を詳細に表す論理式を図３
〜図５としてこの明細書に添付した。
【００１５】図１の回路はＹレジスタ２２にあるビット
を一度に４つずつ処理する。４ビットから成る第１の固
定長サブセットを処理した後、Ｙレジスタに残っている
ビットを動作中に確定した数のビット位置だけ右へシフ
トし、次の４ビットの固定長サブセットを処理する。Ｙ
レジスタのビット位置を、右側の最下位のビット位置か
ら始まって左へ進む順序で、ｂ〔３１．．０〕と示して
ある。このように、最下位の４つのビットはビットｂ
〔３．．０〕ということになる。これらの位置にあるビ
ットの値を４つのＡＮＤゲート ＣＯＵＮＴ ０〜３へ転
送する。ビット位置ｂ
を一度に４つずつ処理する。４ビットから成る第１の固
定長サブセットを処理した後、Ｙレジスタに残っている
ビットを動作中に確定した数のビット位置だけ右へシフ
トし、次の４ビットの固定長サブセットを処理する。Ｙ
レジスタのビット位置を、右側の最下位のビット位置か
ら始まって左へ進む順序で、ｂ〔３１．．０〕と示して
ある。このように、最下位の４つのビットはビットｂ
〔３．．０〕ということになる。これらの位置にあるビ
ットの値を４つのＡＮＤゲート ＣＯＵＮＴ ０〜３へ転
送する。ビット位置ｂ
〔０〕のビットの値をＡＮＤゲー
ト０〜３のそれぞれへ転送し、ビット位置ｂ〔１〕のビ
ットの値をＡＮＤゲート ＣＯＵＮＴ１〜３のそれぞれ
へ転送する。また、ビット位置ｂ〔２〕のビットの値を
ＡＮＤゲート ＣＯＵＮＴ ２〜３のそれぞれへ転送し、
ビット位置ｂ〔３〕のビットの値をＡＮＤゲートＣＯＵ
ＮＴ３のみへ転送する。
ト０〜３のそれぞれへ転送し、ビット位置ｂ〔１〕のビ
ットの値をＡＮＤゲート ＣＯＵＮＴ１〜３のそれぞれ
へ転送する。また、ビット位置ｂ〔２〕のビットの値を
ＡＮＤゲート ＣＯＵＮＴ ２〜３のそれぞれへ転送し、
ビット位置ｂ〔３〕のビットの値をＡＮＤゲートＣＯＵ
ＮＴ３のみへ転送する。
【００１６】ＡＮＤゲートＣＯＵＮＴ ０〜３ は正規
（非反転）出力端子と、反転出力端子とをそれぞれ有す
る。それぞれのＡＮＤゲートＣＯＵＮＴ ０〜３ は、全
て１である入力値を受信したときに限って非反転出力端
子で１を発生するので、ＡＮＤゲートＣＯＵＮＴ ０
は、ビット位置ｂ０のビットの値が１であるときに非反
転出力端子で１を発生し、ＡＮＤゲートＣＯＵＮＴ １
はビット位置ｂ０及びｂ１のビットの値が共に１である
ときに非反転出力端子で１を発生し、ＡＮＤゲートＣＯ
ＵＮＴ ２ は、ビット位置ｂ０，ｂ１及びｂ２のビット
の値が全て１であるときに非反転出力端子で１を発生
し、ＡＮＤゲートＣＯＵＮＴ ３ はビット位置ｂ０，ｂ
２，ｂ２及びｂ３のビットの値が全て１であるときに非
反転出力端子で１を発生する。このように、Ｙレジスタ
２２に示した初めの４つのビット（００１１）を例にと
ると、ＡＮＤゲートＣＯＵＮＴ ０及びＣＯＵＮＴ １は
非反転出力端子で１を発生するが、ＡＮＤゲートＣＯＵ
ＮＴ ２及びＣＯＵＮＴ ３は非反転出力端子で０を発生
する。全体の結果としては、レジスタ２２の最上位の１
を保持しているビットと同じ位置にあるＡＮＤゲート
ＣＯＵＮＴ ０〜３は１を発生し、下位の番号のＡＮＤ
ゲート ＣＯＵＮＴ ０〜３も同様に１を発生するという
ことになる。
（非反転）出力端子と、反転出力端子とをそれぞれ有す
る。それぞれのＡＮＤゲートＣＯＵＮＴ ０〜３ は、全
て１である入力値を受信したときに限って非反転出力端
子で１を発生するので、ＡＮＤゲートＣＯＵＮＴ ０
は、ビット位置ｂ０のビットの値が１であるときに非反
転出力端子で１を発生し、ＡＮＤゲートＣＯＵＮＴ １
はビット位置ｂ０及びｂ１のビットの値が共に１である
ときに非反転出力端子で１を発生し、ＡＮＤゲートＣＯ
ＵＮＴ ２ は、ビット位置ｂ０，ｂ１及びｂ２のビット
の値が全て１であるときに非反転出力端子で１を発生
し、ＡＮＤゲートＣＯＵＮＴ ３ はビット位置ｂ０，ｂ
２，ｂ２及びｂ３のビットの値が全て１であるときに非
反転出力端子で１を発生する。このように、Ｙレジスタ
２２に示した初めの４つのビット（００１１）を例にと
ると、ＡＮＤゲートＣＯＵＮＴ ０及びＣＯＵＮＴ １は
非反転出力端子で１を発生するが、ＡＮＤゲートＣＯＵ
ＮＴ ２及びＣＯＵＮＴ ３は非反転出力端子で０を発生
する。全体の結果としては、レジスタ２２の最上位の１
を保持しているビットと同じ位置にあるＡＮＤゲート
ＣＯＵＮＴ ０〜３は１を発生し、下位の番号のＡＮＤ
ゲート ＣＯＵＮＴ ０〜３も同様に１を発生するという
ことになる。
【００１７】それぞれのＡＮＤゲート ＣＯＵＮＴ ０〜
３は反転出力をも発生する。ＡＮＤゲートＣＯＵＮＴ
０〜３ の非反転出力端子及び反転出力端子の値は、第
２組のＡＮＤゲートＬＥＮＧＴＨ ０〜３ に選択的に供
給される。ＡＮＤゲートＬＥＮＧＴＨ ０はＡＮＤゲー
ト ＣＯＵＮＴ ０の非反転出力と、ＡＮＤゲート ＣＯ
ＵＮＴ １〜３ の反転出力とを受け取る。すなわち、こ
のゲート ＬＥＮＧＴＨ ０は、ＡＮＤゲート ＣＯＵＮ
Ｔ ０が１を供給し且つその他のＡＮＤゲートＣＯＵＮ
Ｔ １〜３が非反転出力端子から０を供給したときにの
みイネーブルされる。ＡＮＤゲートＬＥＮＧＴＨ １
は、ＡＮＤゲートＣＯＵＮＴ １の非反転出力及びＡＮ
ＤゲートＣＯＵＮＴ ２〜３の反転出力を受け取る。従
って、このゲートＬＥＮＧＴＨ １は、ＡＮＤゲートＣ
ＯＵＮＴ １が１を供給し且つその他のＡＮＤゲートＣ
ＯＵＮＴ ２〜３ が非反転出力端子から０を供給したと
きにのみイネーブルされる。ＡＮＤゲートＬＥＮＧＴＨ
２は、ＡＮＤゲートＣＯＵＮＴ ２の非反転出力及びＡ
ＮＤゲートＣＯＵＮＴ ３の反転出力を受け取る。ＡＮ
Ｄゲート ＬＥＮＧＴＨ３はＡＮＤゲートＣＯＵＮＴ ３
の非反転出力のみを受け取る。このように、ＡＮＤゲ
ートＬＥＮＧＴＨ ０〜３は、ＡＮＤゲートＬＥＮＧＴ
Ｈ ０〜３の唯一つにおいてのみ、固定長サブセット中
の連続する１のストリングの長さを指示する出力を発生
する。数００１１の場合、ＡＮＤゲート ＬＥＮＧＴＨ
１のみが１の出力を発生する。
３は反転出力をも発生する。ＡＮＤゲートＣＯＵＮＴ
０〜３ の非反転出力端子及び反転出力端子の値は、第
２組のＡＮＤゲートＬＥＮＧＴＨ ０〜３ に選択的に供
給される。ＡＮＤゲートＬＥＮＧＴＨ ０はＡＮＤゲー
ト ＣＯＵＮＴ ０の非反転出力と、ＡＮＤゲート ＣＯ
ＵＮＴ １〜３ の反転出力とを受け取る。すなわち、こ
のゲート ＬＥＮＧＴＨ ０は、ＡＮＤゲート ＣＯＵＮ
Ｔ ０が１を供給し且つその他のＡＮＤゲートＣＯＵＮ
Ｔ １〜３が非反転出力端子から０を供給したときにの
みイネーブルされる。ＡＮＤゲートＬＥＮＧＴＨ １
は、ＡＮＤゲートＣＯＵＮＴ １の非反転出力及びＡＮ
ＤゲートＣＯＵＮＴ ２〜３の反転出力を受け取る。従
って、このゲートＬＥＮＧＴＨ １は、ＡＮＤゲートＣ
ＯＵＮＴ １が１を供給し且つその他のＡＮＤゲートＣ
ＯＵＮＴ ２〜３ が非反転出力端子から０を供給したと
きにのみイネーブルされる。ＡＮＤゲートＬＥＮＧＴＨ
２は、ＡＮＤゲートＣＯＵＮＴ ２の非反転出力及びＡ
ＮＤゲートＣＯＵＮＴ ３の反転出力を受け取る。ＡＮ
Ｄゲート ＬＥＮＧＴＨ３はＡＮＤゲートＣＯＵＮＴ ３
の非反転出力のみを受け取る。このように、ＡＮＤゲ
ートＬＥＮＧＴＨ ０〜３は、ＡＮＤゲートＬＥＮＧＴ
Ｈ ０〜３の唯一つにおいてのみ、固定長サブセット中
の連続する１のストリングの長さを指示する出力を発生
する。数００１１の場合、ＡＮＤゲート ＬＥＮＧＴＨ
１のみが１の出力を発生する。
【００１８】第１の固定長サブセットｇ０の中の連続す
る１の数をＡＮＤゲートＬＥＮＧＴＨ ０〜３ の出力で
確定したならば、それを使用して、乗算器回路１３〜１
７により供給される事前計算値をマルチプレクサ１９に
よって選択する動作を制御する。必要とされる乗算器回
路１３〜１７の数は、回路が使用する固定長サブセット
のサイズに応じて決まる。図１に示す実施例の回路１０
においては、４ビットの固定長サブセットを使用するの
で、必要な乗算器回路は１３〜１６の４つだけである。
る１の数をＡＮＤゲートＬＥＮＧＴＨ ０〜３ の出力で
確定したならば、それを使用して、乗算器回路１３〜１
７により供給される事前計算値をマルチプレクサ１９に
よって選択する動作を制御する。必要とされる乗算器回
路１３〜１７の数は、回路が使用する固定長サブセット
のサイズに応じて決まる。図１に示す実施例の回路１０
においては、４ビットの固定長サブセットを使用するの
で、必要な乗算器回路は１３〜１６の４つだけである。
【００１９】図示してある数Ｙの場合、数００１１（１
０進数３）は、乗算器回路１４で供給された値をマルチ
プレクサ１９により転送する動作をイネーブルする。こ
の値は、マルチプレクサ１９により、従来の技術では良
く知られている構成の加算器回路３０に供給される。そ
の後、マルチプレクサ１９により加算器回路３０へ転送
された値を、先にシフトレジスタ３１に部分積があれば
（この時点ではない）、その部分積の上位ビットに加算
する。
０進数３）は、乗算器回路１４で供給された値をマルチ
プレクサ１９により転送する動作をイネーブルする。こ
の値は、マルチプレクサ１９により、従来の技術では良
く知られている構成の加算器回路３０に供給される。そ
の後、マルチプレクサ１９により加算器回路３０へ転送
された値を、先にシフトレジスタ３１に部分積があれば
（この時点ではない）、その部分積の上位ビットに加算
する。
【００２０】４ビットずつのサブセットとして供給され
た０と１の総計をカウントするために、ビットｂ
〔３．．０〕をそれぞれ反転させて、４つのＯＲゲート
ＴＯＴＡＬ０〜３の中の１つへ転送する。ＡＮＤゲート
ＣＯＵＮＴ ０〜３の非反転出力も４つのＯＲゲート
ＴＯＴＡＬ ０〜３へそれぞれ１つずつ転送される。Ａ
ＮＤゲート ＣＯＵＮＴ ０〜３は、入力として接続され
た全てのビット位置が１を保持しているとき及びいずれ
か１つのＡＮＤゲート ＣＯＵＮＴ ０〜３と、それより
下位の全てのＡＮＤゲート ＣＯＵＮＴ ０〜３とが全て
１の出力を発生するときにのみ１を発生するので、ＯＲ
ゲートＴＯＴＡＬ ０〜３はビット位置ｂ〔３．．０〕
ごとに、最初の１から始めて、それに連続する全ての１
をたどり、最終的には最上位の連続する１に続く０をた
どってゆくという順序で、１の出力は発生する。ビット
位置ｂ〔３．．０〕に示す値（００１１）の場合、ＯＲ
ゲートＴＯＴＡＬ０〜３はそれぞれ１の出力を発生す
る。
た０と１の総計をカウントするために、ビットｂ
〔３．．０〕をそれぞれ反転させて、４つのＯＲゲート
ＴＯＴＡＬ０〜３の中の１つへ転送する。ＡＮＤゲート
ＣＯＵＮＴ ０〜３の非反転出力も４つのＯＲゲート
ＴＯＴＡＬ ０〜３へそれぞれ１つずつ転送される。Ａ
ＮＤゲート ＣＯＵＮＴ ０〜３は、入力として接続され
た全てのビット位置が１を保持しているとき及びいずれ
か１つのＡＮＤゲート ＣＯＵＮＴ ０〜３と、それより
下位の全てのＡＮＤゲート ＣＯＵＮＴ ０〜３とが全て
１の出力を発生するときにのみ１を発生するので、ＯＲ
ゲートＴＯＴＡＬ ０〜３はビット位置ｂ〔３．．０〕
ごとに、最初の１から始めて、それに連続する全ての１
をたどり、最終的には最上位の連続する１に続く０をた
どってゆくという順序で、１の出力は発生する。ビット
位置ｂ〔３．．０〕に示す値（００１１）の場合、ＯＲ
ゲートＴＯＴＡＬ０〜３はそれぞれ１の出力を発生す
る。
【００２１】１つの固定長サブセットの中の１と０とを
合計するために、ＯＲゲートＴＯＴＡＬ０〜３の出力を
４つのＡＮＤゲート ＣＴ ０〜３に供給する。これらの
ゲートは、ＯＲゲート ＴＯＴＡＬ ０〜３から供給され
てきた値が全て１であるときにのみ１の出力を発生す
る。すなわち、ＡＮＤゲートＣＴ０〜３の非反転出力
は、最初の１から始まって、連続する１と０の全てをた
どって続くビット位置ｂ〔３．．０〕における最上位の
０を反映するゲートＣＴ０〜３で１となる結果になる。
また、下位のゲートＣＴ０〜３も１を出力する。このよ
うに、ＡＮＤゲートＣＴ０〜３は、連続する１と、連続
する０の双方を表すゲートＣＴ０〜３の全ての非反転出
力端子で１の出力値を発生するという点を除いて、ＡＮ
ＤゲートＣＯＵＮＴ ０〜３ と同様に機能する。Ｙレジ
スタのビット位置ｂ〔３．．０〕に示した値（００１
１）の場合、それぞれのＡＮＤゲートＣＴ０〜３が１の
出力を発生する。
合計するために、ＯＲゲートＴＯＴＡＬ０〜３の出力を
４つのＡＮＤゲート ＣＴ ０〜３に供給する。これらの
ゲートは、ＯＲゲート ＴＯＴＡＬ ０〜３から供給され
てきた値が全て１であるときにのみ１の出力を発生す
る。すなわち、ＡＮＤゲートＣＴ０〜３の非反転出力
は、最初の１から始まって、連続する１と０の全てをた
どって続くビット位置ｂ〔３．．０〕における最上位の
０を反映するゲートＣＴ０〜３で１となる結果になる。
また、下位のゲートＣＴ０〜３も１を出力する。このよ
うに、ＡＮＤゲートＣＴ０〜３は、連続する１と、連続
する０の双方を表すゲートＣＴ０〜３の全ての非反転出
力端子で１の出力値を発生するという点を除いて、ＡＮ
ＤゲートＣＯＵＮＴ ０〜３ と同様に機能する。Ｙレジ
スタのビット位置ｂ〔３．．０〕に示した値（００１
１）の場合、それぞれのＡＮＤゲートＣＴ０〜３が１の
出力を発生する。
【００２２】ＡＮＤゲート ＣＴ ０〜３はそれぞれ反転
出力をも発生する。ＡＮＤゲートＣＴ ０〜３の非反転
出力端子及び反転出力端子における値は、一連のＡＮＤ
ゲートＧＳ ０〜３に選択的に供給される。これらのゲ
ート ＧＳ ０〜３は、カウントした連続する１と連続す
る０の数を指示するゲート ＧＳ ０〜３でのみ１の出力
を発生する。ＡＮＤゲートＧＳ ０はＡＮＤゲートＣＴ
０ の非反転出力と、ＡＮＤゲートＣＴ １〜３の反転出
力とを受け取る。従って、このゲートＧＳ ０は、ＡＮ
Ｄゲート ＣＴ ０ が１を供給し且つその他のＡＮＤゲ
ート ＣＴ １〜３がゼロを供給するときにのみイネーブ
ルされる。ＡＮＤゲート ＧＳ １はＡＮＤゲート ＣＴ
１の非反転出力と、ＡＮＤゲート ＣＴ２〜３ の反転出
力とを受け取る。従って、このゲートＧＳ １は、ＡＮ
ＤゲートＣＴ １が１を供給し且つその他のＡＮＤゲー
トＣＴ ２〜３ が０を供給するときに限ってイネーブル
される。ＡＮＤゲートＧＳ２はＡＮＤゲートＣＴ ２ の
非反転出力と、ＡＮＤゲートＣＴ ３の反転出力とを受
け取る。ＡＮＤゲートＧＳ ３はＡＮＤゲートＣＴ ３の
非反転出力のみを受け取る。このように、ＡＮＤゲート
ＧＳ ０〜３は、固定長サブセットの下位ビットにおけ
る連続する１と０の全ストリングの長さを指示する出力
を単一のゲート ＧＳ ０〜３でのみ発生する。この値は
シフトレジスタ３１に供給されて、事前計算２進定数が
加算されるたびにそれに続いて部分積の値をシフトさせ
る。値００１１の場合、ＡＮＤゲート ＧＳ ３は、シフ
トレジスタ３１における部分積のビット位置４つ分のシ
フトを指示する１を発生する。
出力をも発生する。ＡＮＤゲートＣＴ ０〜３の非反転
出力端子及び反転出力端子における値は、一連のＡＮＤ
ゲートＧＳ ０〜３に選択的に供給される。これらのゲ
ート ＧＳ ０〜３は、カウントした連続する１と連続す
る０の数を指示するゲート ＧＳ ０〜３でのみ１の出力
を発生する。ＡＮＤゲートＧＳ ０はＡＮＤゲートＣＴ
０ の非反転出力と、ＡＮＤゲートＣＴ １〜３の反転出
力とを受け取る。従って、このゲートＧＳ ０は、ＡＮ
Ｄゲート ＣＴ ０ が１を供給し且つその他のＡＮＤゲ
ート ＣＴ １〜３がゼロを供給するときにのみイネーブ
ルされる。ＡＮＤゲート ＧＳ １はＡＮＤゲート ＣＴ
１の非反転出力と、ＡＮＤゲート ＣＴ２〜３ の反転出
力とを受け取る。従って、このゲートＧＳ １は、ＡＮ
ＤゲートＣＴ １が１を供給し且つその他のＡＮＤゲー
トＣＴ ２〜３ が０を供給するときに限ってイネーブル
される。ＡＮＤゲートＧＳ２はＡＮＤゲートＣＴ ２ の
非反転出力と、ＡＮＤゲートＣＴ ３の反転出力とを受
け取る。ＡＮＤゲートＧＳ ３はＡＮＤゲートＣＴ ３の
非反転出力のみを受け取る。このように、ＡＮＤゲート
ＧＳ ０〜３は、固定長サブセットの下位ビットにおけ
る連続する１と０の全ストリングの長さを指示する出力
を単一のゲート ＧＳ ０〜３でのみ発生する。この値は
シフトレジスタ３１に供給されて、事前計算２進定数が
加算されるたびにそれに続いて部分積の値をシフトさせ
る。値００１１の場合、ＡＮＤゲート ＧＳ ３は、シフ
トレジスタ３１における部分積のビット位置４つ分のシ
フトを指示する１を発生する。
【００２３】ＡＮＤゲート ＧＳ ０〜３の出力端子にお
けるこの値は、Ｙレジスタにある数をグループ及びビッ
ト位置の数だけシフトさせるためにも使用される。グル
ープｇ０の初めの４つのビット位置は第１回の反復でカ
ウント済みであるので、数をビット位置４つだけ右へシ
フトすると、新たなビット位置ｂ〔３．．０〕の数は
（０１００）となる。この数がＡＮＤゲートＣＯＵＮＴ
０〜３に供給されると、それらのゲートの非反転出力端
子は全て０を発生する。これらの値はＡＮＤゲートＣＯ
ＵＮＴ ０〜３の反転出力端子の値と共にＡＮＤゲート
ＬＥＮＧＴＨ ０〜３に供給されて、ＡＮＤゲート ＬＥ
ＮＧＴＨ ０〜３の全ての出力端子で０の出力を発生さ
せる。この値をマルチプレクサ１９へ転送するので、第
２回の反復では数Ｘの事前計算倍数は使用されない。従
って、シフトレジスタ３１の部分積の上位ビットは加算
器回路３０によりシフトレジスタ３１に戻されるだけで
ある。
けるこの値は、Ｙレジスタにある数をグループ及びビッ
ト位置の数だけシフトさせるためにも使用される。グル
ープｇ０の初めの４つのビット位置は第１回の反復でカ
ウント済みであるので、数をビット位置４つだけ右へシ
フトすると、新たなビット位置ｂ〔３．．０〕の数は
（０１００）となる。この数がＡＮＤゲートＣＯＵＮＴ
０〜３に供給されると、それらのゲートの非反転出力端
子は全て０を発生する。これらの値はＡＮＤゲートＣＯ
ＵＮＴ ０〜３の反転出力端子の値と共にＡＮＤゲート
ＬＥＮＧＴＨ ０〜３に供給されて、ＡＮＤゲート ＬＥ
ＮＧＴＨ ０〜３の全ての出力端子で０の出力を発生さ
せる。この値をマルチプレクサ１９へ転送するので、第
２回の反復では数Ｘの事前計算倍数は使用されない。従
って、シフトレジスタ３１の部分積の上位ビットは加算
器回路３０によりシフトレジスタ３１に戻されるだけで
ある。
【００２４】これに対し、数０１００が反転後にＯＲゲ
ート ＴＯＴＡＬ０〜３に供給されたときには、ＯＲゲ
ート ＴＯＴＡＬ ０、ＯＲゲート ＴＯＴＡＬ １及びＯ
Ｒゲート ＴＯＴＡＬ ３の端子で１の出力が発生する。
これらの値が４つのＡＮＤゲートＣＴ ０〜３に供給さ
れると、ＡＮＤゲートＣＴ ０〜１の非反転出力端子で
１の値が発生する。そこで、それらの値はＡＮＤゲート
ＧＳ ０〜３の中のＡＮＤゲート ＧＳ １でのみ１の出
力を発生させる。この値はシフトレジスタ３１に供給さ
れて、部分積をビット位置２つだけ右へシフトさせる。
これで、グループｇ０の第１のグループのビットに関す
る動作は完了する。
ート ＴＯＴＡＬ０〜３に供給されたときには、ＯＲゲ
ート ＴＯＴＡＬ ０、ＯＲゲート ＴＯＴＡＬ １及びＯ
Ｒゲート ＴＯＴＡＬ ３の端子で１の出力が発生する。
これらの値が４つのＡＮＤゲートＣＴ ０〜３に供給さ
れると、ＡＮＤゲートＣＴ ０〜１の非反転出力端子で
１の値が発生する。そこで、それらの値はＡＮＤゲート
ＧＳ ０〜３の中のＡＮＤゲート ＧＳ １でのみ１の出
力を発生させる。この値はシフトレジスタ３１に供給さ
れて、部分積をビット位置２つだけ右へシフトさせる。
これで、グループｇ０の第１のグループのビットに関す
る動作は完了する。
【００２５】先の場合と同様に、ＡＮＤゲート ＧＳ ０
〜３の出力端子の値はＹレジスタ２２の数をカウントし
た固定長サブセットにおけるビット位置の数だけ右へシ
フトさせるためにも使用される。第２回の反復では第２
の固定長サブセットにある２つのビット位置をカウント
したので、数はビット位置２つ分シフトされ、その結
果、ビット位置における新たな数は（１００１）となる
る。この時点から後、動作は同じように進行してゆき、
数Ｙ全体をたどり終わって最終積が計算されるまで、残
るグループそれぞれにおける１の数と、１と０の総数と
に基づいて部分積を仮想計算する。
〜３の出力端子の値はＹレジスタ２２の数をカウントし
た固定長サブセットにおけるビット位置の数だけ右へシ
フトさせるためにも使用される。第２回の反復では第２
の固定長サブセットにある２つのビット位置をカウント
したので、数はビット位置２つ分シフトされ、その結
果、ビット位置における新たな数は（１００１）となる
る。この時点から後、動作は同じように進行してゆき、
数Ｙ全体をたどり終わって最終積が計算されるまで、残
るグループそれぞれにおける１の数と、１と０の総数と
に基づいて部分積を仮想計算する。
【００２６】さらに詳細に云えば、グループｇ１の第１
のビットとグループｇ１の３つのビットを処理するとき
には、ＡＮＤゲート ＴＯＴＡＬ ０〜３は、マルチプレ
クサ１９に乗算器回路１３から供給された値を加算器回
路３０へ転送させる単一の１を指示する。加算器回路３
０はシフトレジスタ３１の部分積をさらに受け取る。加
算器回路３０は乗算器回路１３から受け取った値をシフ
トレジスタ３１から受け取った部分積の上位ビットに加
算し、その結果をシフトレジスタ３１へ転送する。ＡＮ
Ｄゲート ＧＳ ０〜３は、固定長サブセットの下位ビッ
トには合わせて３つの連続する１と０があることを示
す。この値は、シフトレジスタの部分積をビット位置３
つだけ右へシフトさせるために使用される。
のビットとグループｇ１の３つのビットを処理するとき
には、ＡＮＤゲート ＴＯＴＡＬ ０〜３は、マルチプレ
クサ１９に乗算器回路１３から供給された値を加算器回
路３０へ転送させる単一の１を指示する。加算器回路３
０はシフトレジスタ３１の部分積をさらに受け取る。加
算器回路３０は乗算器回路１３から受け取った値をシフ
トレジスタ３１から受け取った部分積の上位ビットに加
算し、その結果をシフトレジスタ３１へ転送する。ＡＮ
Ｄゲート ＧＳ ０〜３は、固定長サブセットの下位ビッ
トには合わせて３つの連続する１と０があることを示
す。この値は、シフトレジスタの部分積をビット位置３
つだけ右へシフトさせるために使用される。
【００２７】この値は、Ｙレジスタの値をビット位置３
つだけ右へシフトさせるためにも使用され、そこで、ビ
ット位置ｂ〔３．．０〕には数０１１１が来る。これら
のビットにより、ＡＮＤゲート ＴＯＴＡＬ ０〜３は連
続する３つの１があることを指示し、マルチプレクサ１
９は乗算器回路１５から供給された値を加算器回路３０
へ転送することになる。加算器回路３０はシフトレジス
タ３１の部分積をさらに受け取る。加算器回路３０は乗
算器回路１５から受け取った値をシフトレジスタ３１か
ら受け取った部分積の上位ビットに加算し、その結果を
シフトレジスタ３１へ転送する。ＡＮＤゲート ＧＳ ０
〜３は、固定長サブセットの中に合わせて４つの連続す
る１と０があることを指示する。この値は、シフトレジ
スタの部分積をビット位置４つだけ右へシフトさせるた
めに使用される。
つだけ右へシフトさせるためにも使用され、そこで、ビ
ット位置ｂ〔３．．０〕には数０１１１が来る。これら
のビットにより、ＡＮＤゲート ＴＯＴＡＬ ０〜３は連
続する３つの１があることを指示し、マルチプレクサ１
９は乗算器回路１５から供給された値を加算器回路３０
へ転送することになる。加算器回路３０はシフトレジス
タ３１の部分積をさらに受け取る。加算器回路３０は乗
算器回路１５から受け取った値をシフトレジスタ３１か
ら受け取った部分積の上位ビットに加算し、その結果を
シフトレジスタ３１へ転送する。ＡＮＤゲート ＧＳ ０
〜３は、固定長サブセットの中に合わせて４つの連続す
る１と０があることを指示する。この値は、シフトレジ
スタの部分積をビット位置４つだけ右へシフトさせるた
めに使用される。
【００２８】グループｇ２の残る部分についても動作は
同様に続いて、最終積を得る。
同様に続いて、最終積を得る。
【００２９】図２は、図１に示した本発明を実施するた
めの構成の変形を示す。図２では、事前計算が不要であ
るように乗算器回路１３〜１７を省略してある。その代
わりに、固定長サブセットごとにＸの値を固定長サブセ
ットの下位ビット位置にある連続する１のビットの数と
等しいビット数だけシフトし、このシフト値をＸの値及
び先に計算した部分積（もしあれば）と共に加算器回路
へ転送するシフトレジスタ３５を設けている。このよう
に、Ｘ３の乗算の場合には、Ｘの値を右へ２つシフトし
且つＸの値を減算することが必要である。Ｘ７の乗算で
は、Ｘの値を右へビット３つ分シフトし且つＸの値を減
算することが必要である。Ｘ１５の乗算では、Ｘの値を
右へビット４つ分シフトし且つＸの値を減算することが
必要である。これらの値はＡＮＤゲート ＴＯＴＡＬ ０
〜３の出力として直接供給されても良い。シフトレジス
タ３５は、単に、加算器回路３０の入力側に存在する乗
算器回路１３〜１７及びマルチプレクサ１９の代わりに
使用されているにすぎない。
めの構成の変形を示す。図２では、事前計算が不要であ
るように乗算器回路１３〜１７を省略してある。その代
わりに、固定長サブセットごとにＸの値を固定長サブセ
ットの下位ビット位置にある連続する１のビットの数と
等しいビット数だけシフトし、このシフト値をＸの値及
び先に計算した部分積（もしあれば）と共に加算器回路
へ転送するシフトレジスタ３５を設けている。このよう
に、Ｘ３の乗算の場合には、Ｘの値を右へ２つシフトし
且つＸの値を減算することが必要である。Ｘ７の乗算で
は、Ｘの値を右へビット３つ分シフトし且つＸの値を減
算することが必要である。Ｘ１５の乗算では、Ｘの値を
右へビット４つ分シフトし且つＸの値を減算することが
必要である。これらの値はＡＮＤゲート ＴＯＴＡＬ ０
〜３の出力として直接供給されても良い。シフトレジス
タ３５は、単に、加算器回路３０の入力側に存在する乗
算器回路１３〜１７及びマルチプレクサ１９の代わりに
使用されているにすぎない。
【００３０】以上、本発明を好ましい一実施例に関して
説明したが、当業者の趣旨から逸脱せずに様々な変形や
変更を実施し得ることは理解できるであろう。従って、
本発明は特許請求の範囲によって評価されるべきであ
る。
説明したが、当業者の趣旨から逸脱せずに様々な変形や
変更を実施し得ることは理解できるであろう。従って、
本発明は特許請求の範囲によって評価されるべきであ
る。
【００３１】
【発明の効果】本発明によれば、連続する０が現れたと
きにのみシフト動作を起こせば良いので、２進数の乗算
に通常必要であった加算とシフトの動作は全て不要にな
る。そのため、従来の乗算器と比べて相当に高速で乗算
プロセスを実行できるであろう。
きにのみシフト動作を起こせば良いので、２進数の乗算
に通常必要であった加算とシフトの動作は全て不要にな
る。そのため、従来の乗算器と比べて相当に高速で乗算
プロセスを実行できるであろう。
【図１】本発明に従って構成した回路を示すブロック線
図。
図。
【図２】図１の回路の変形を示すブロック線図。
【図３】〜
【図５】一度に８ビットの固定長サブセットを処理する
回路を詳細に表す論理式。
回路を詳細に表す論理式。
１２ Ｘレジスタ １３，１４，１５，１６，１７ 乗算器回路 １９ マルチプレクサ ２２ Ｙレジスタ ３０ 加算器回路 ３１ シフトレジスタ ＣＯＵＮＴ ０〜３，ＬＥＮＧＴＨ ０〜３，ＣＴ ０〜
３，ＧＳ ０〜３ ＡＮＤゲート ＴＯＴＡＬ０〜３ ＯＲゲート
３，ＧＳ ０〜３ ＡＮＤゲート ＴＯＴＡＬ０〜３ ＯＲゲート
───────────────────────────────────────────────────── フロントページの続き (73)特許権者 591064003 901 ＳＡＮ ＡＮＴＯＮＩＯ ＲＯＡ Ｄ ＰＡＬＯ ＡＬＴＯ，ＣＡ 94303, Ｕ．Ｓ．Ａ. (56)参考文献 特開 平１−3734（ＪＰ，Ａ) 特開 昭63−282839（ＪＰ，Ａ) 特開 平２−293929（ＪＰ，Ａ) 米国特許5036482（ＵＳ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 7/52 310
Claims (3)
- 【請求項１】 連続する１のビット群を下位側に、連続
する０のビット群を上位側にそれぞれ有するビット群グ
ループが１以上順に配置された形式を持つ第１の２進数
と第２の２進数を乗算する回路において、 （ａ）前記第１の２進数と、前記第２の２進数とをそれ
ぞれ保持する第１のレジスタ手段及び第２のレジスタ手
段と、 （ｂ）前記第１のレジスタ手段及び第２のレジスタ手段
に結合して、前記第１の２進数の前記ビット群グループ
のそれぞれと前記第２の２進数とを乗算して各ビット群
グループに対応する部分積を生成する部分積生成手段
と； （ｃ）前記部分積生成手段に結合し、前記生成された部
分積のそれぞれを累算して、第１、第２の２進数の積を
得る累算手段とを具備する回路。 - 【請求項２】 第１の２進数と、第２の２進数とを乗算
する回路において、 （ａ）前記第１の２進数と、前記第２の２進数とをそれ
ぞれ保持する第１のレジスタ手段及び第２のレジスタ手
段と； （ｂ）前記第１のレジスタ手段に結合し、前記第１の２
進数の固定長サブセットについて、前記固定長サブセッ
トのそれぞれの最下位ビットから始まる連続する１のビ
ットの数と、前記連続する１のビットにすぐ続いている
連続する０のビットの数とを確定する確定手段と； （ｃ）前記第２のレジスタ手段及び前記確定手段に結合
し、前記固定長サブセットのそれぞれについて前記連続
する１のビットの数が確定されたとき、前記固定長サブ
セットのそれぞれについて前記第２の２進数の倍数を計
算し、 計算される前記倍数が、前記第２の２進数に、前記固定
長サブセットのそれぞれについて確定された前記連続す
る１のビットの数と等しい数において、下位のビット位
置にある連続する１のビットと、残る上位のビット位置
にある連続する０のビットとから構成される２進定数を
乗算した値に等しくなるように構成される計算手段と； （ｄ）前記計算手段及び前記確定手段に結合し、前記第
１の２進数の前記固定長サブセットについて前記第２の
２進数の前記計算された倍数のそれぞれを累算する累算
手段とを具備する回路。 - 【請求項３】 第１の２進数と、第２の２進数とを乗算
する回路において、 （ａ）前記第１の２進数と、前記第２の２進数とをそれ
ぞれ保持する第１のレジスタ手段及び第２のレジスタ手
段と； （ｂ）前記第１のレジスタ手段に結合し、前記第１の２
進数の４ビットサブセットについて、前記４ビットサブ
セットのそれぞれの最下位ビットから始まる連続する１
のビットの数と、前記連続する１のビットにすぐ続いて
いる連続する０のビットの数とを確定する確定手段と； （ｃ）前記第２のレジスタ手段及び前記確定手段に結合
し、前記４ビットサブセットのそれぞれについて前記連
続する１のビットの数が確定されたとき、前記４ビット
サブセットのそれぞれについて前記第２の２進数の倍数
を計算し、 計算される前記倍数が、前記第２の２進数に、前記４ビ
ットサブセットのそれぞれについて確定された前記連続
する１のビットの数と等しい数の、下位のビット位置に
ある連続する１のビットと、残る上位のビット位置にあ
る連続する０のビットとから構成される２進定数を乗算
した値に等しくなるように構成される計算手段と； （ｄ）前記計算手段及び前記確定手段に結合し、前記第
１の２進数の前記４ビットサブセットについて前記第２
の２進数の前記計算された倍数のそれぞれを累算する累
算手段とを具備する回路。
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