JPH0477338B2 - - Google Patents
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- JPH0477338B2 JPH0477338B2 JP62079158A JP7915887A JPH0477338B2 JP H0477338 B2 JPH0477338 B2 JP H0477338B2 JP 62079158 A JP62079158 A JP 62079158A JP 7915887 A JP7915887 A JP 7915887A JP H0477338 B2 JPH0477338 B2 JP H0477338B2
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- G06F2207/535—Indexing scheme relating to groups G06F7/535 - G06F7/5375
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- G06F7/49905—Exception handling
- G06F7/4991—Overflow or underflow
Description
【発明の詳細な説明】
〔発明の目的〕
（産業上の利用分野）
本発明は除算演算装置、特に減数とシフト動作
を繰返して商を求める除算演算装置に関する。
を繰返して商を求める除算演算装置に関する。
（従来の技術）
除算演算装置では、被除数を入れるレジスタ
と、除数を入れるレジスタと、商を入れるレジス
タとが用意されるが、一般に被除数を入れるレジ
スタの一部を商を入れるレジスタに兼用すること
が行われている。除算は、被除数の上位の方の桁
から除算を減算し、１回の減算終了後に被除数を
左へシフトし次の減算を行うという操作を繰返し
て行うことによつて行われる。商は各減算結果の
符号を１および０で表わして並べることによつて
得られる。
と、除数を入れるレジスタと、商を入れるレジス
タとが用意されるが、一般に被除数を入れるレジ
スタの一部を商を入れるレジスタに兼用すること
が行われている。除算は、被除数の上位の方の桁
から除算を減算し、１回の減算終了後に被除数を
左へシフトし次の減算を行うという操作を繰返し
て行うことによつて行われる。商は各減算結果の
符号を１および０で表わして並べることによつて
得られる。
被除数が除数に比べて大きいと、除算の結果得
られる商も大きくなり、商を入れるレジスタの桁
数が足りなくなる事態が生じる。すなわち、除算
がオーバーフローしてしまうことになり、正しい
演算結果を得ることができない。このため、従来
の除算演算装置では実際の除算演算を行う前に、
被除数と除数とを比較する比較演算を行い、オー
バーフローするか否かを判定している。
られる商も大きくなり、商を入れるレジスタの桁
数が足りなくなる事態が生じる。すなわち、除算
がオーバーフローしてしまうことになり、正しい
演算結果を得ることができない。このため、従来
の除算演算装置では実際の除算演算を行う前に、
被除数と除数とを比較する比較演算を行い、オー
バーフローするか否かを判定している。
（発明が解決しようとする問題点）
上述のように従来の除算演算装置では、すべて
の除算演算の前に、オーバーフローするか否かを
調べる比較演算を行つているため、余分な時間が
かかり、演算速度が遅くなるという問題が生じて
いた。
の除算演算の前に、オーバーフローするか否かを
調べる比較演算を行つているため、余分な時間が
かかり、演算速度が遅くなるという問題が生じて
いた。
そこで本発明は、余分な演算が必要なく演算速
度の速い除算演算装置を提供することを目的とす
る。
度の速い除算演算装置を提供することを目的とす
る。
（問題点を解決するための手段）
本発明は、被除数の上位桁を入れるための第１
のレジスタと、被除数の下位桁を入れるための第
２のレジスタと、除数を入れるための第３のレジ
スタと、第１のレジスタの内容と第３のレジスタ
の内容との間で減算または加算を行うALUと、
このALUの演算結果が負になつたことを示す除
算結果生成回路と、この除算結果生成回路が負を
示しているときにだけALUに加算を行わせる
ALU機能選択回路と、を備え、 ALUが一回の演算を終了した後、その演算結
果を１ビツト分左へシフトさせて第１のレジスタ
に入れ、第２のレジスタの内容を１ビツト分左へ
シフトさせるとともにその最上位ビツトを第１の
レジスタの最下位ビツトに入れ、除算結果生成回
路が負を示しているときには“０”を、その他の
ときには“１”を、第２のレジスタの最下位ビツ
トに入れて次の演算を行い、以下第２のレジスタ
に商が得られるまでの必要な回数だけ演算動作を
続けるように構成された除算演算装置において、 必要な回数目の演算終了後に第２のレジスタの
最上位ビツトからシフトされてくるビツトを保持
し、このビツトが“１”である場合に除算がオー
バーフローであることを示すオーバーフロー指示
回路を更に設けたものである。
のレジスタと、被除数の下位桁を入れるための第
２のレジスタと、除数を入れるための第３のレジ
スタと、第１のレジスタの内容と第３のレジスタ
の内容との間で減算または加算を行うALUと、
このALUの演算結果が負になつたことを示す除
算結果生成回路と、この除算結果生成回路が負を
示しているときにだけALUに加算を行わせる
ALU機能選択回路と、を備え、 ALUが一回の演算を終了した後、その演算結
果を１ビツト分左へシフトさせて第１のレジスタ
に入れ、第２のレジスタの内容を１ビツト分左へ
シフトさせるとともにその最上位ビツトを第１の
レジスタの最下位ビツトに入れ、除算結果生成回
路が負を示しているときには“０”を、その他の
ときには“１”を、第２のレジスタの最下位ビツ
トに入れて次の演算を行い、以下第２のレジスタ
に商が得られるまでの必要な回数だけ演算動作を
続けるように構成された除算演算装置において、 必要な回数目の演算終了後に第２のレジスタの
最上位ビツトからシフトされてくるビツトを保持
し、このビツトが“１”である場合に除算がオー
バーフローであることを示すオーバーフロー指示
回路を更に設けたものである。
（作用）
本発明に係る除算演算装置では、必要な回数目
の演算終了後に第２のレジスタの最上位ビツトか
らシフトされてくるビツトによつてオーバーフロ
ーか否かが判断される。すなわち、このビツトが
“１”である場合に除算がオーバーフローである
ことが示される。このビツトは最初の減算を行つ
たときの演算結果によつて除算結果生成回路で生
成されたものであり、このビツトが“１”である
ことは最初の減算の結果が正であつたことを示
す。すなわち、最初の時点で第１のレジスタの内
容が第３のレジスタの内容より大きいか等しいこ
とを示す。このように、除算演算の最後にオーバ
ーフローか否かを判定することができるため、従
来の除算演算装置のように、除算演算前に比較演
算を行う必要が無くなり、余分な演算をなくし演
算速度を向上させることができる。
の演算終了後に第２のレジスタの最上位ビツトか
らシフトされてくるビツトによつてオーバーフロ
ーか否かが判断される。すなわち、このビツトが
“１”である場合に除算がオーバーフローである
ことが示される。このビツトは最初の減算を行つ
たときの演算結果によつて除算結果生成回路で生
成されたものであり、このビツトが“１”である
ことは最初の減算の結果が正であつたことを示
す。すなわち、最初の時点で第１のレジスタの内
容が第３のレジスタの内容より大きいか等しいこ
とを示す。このように、除算演算の最後にオーバ
ーフローか否かを判定することができるため、従
来の除算演算装置のように、除算演算前に比較演
算を行う必要が無くなり、余分な演算をなくし演
算速度を向上させることができる。
（実施例）
以下、本発明を図示する実施例に基づいて説明
する。本発明に係る除算演算装置は、従来の除算
演算装置に新たにオーバーフロー指示回路を設け
た点が特徴である。そこで、説明の便宜上、まず
従来の除算演算装置の構成とその動作を参考のた
めに説明する。
する。本発明に係る除算演算装置は、従来の除算
演算装置に新たにオーバーフロー指示回路を設け
た点が特徴である。そこで、説明の便宜上、まず
従来の除算演算装置の構成とその動作を参考のた
めに説明する。
第３図は、従来の除算演算装置の一例を示すブ
ロツク図である。この装置は、第１のレジスタ
１、第２のレジスタ２、第３のレジスタ３の３つ
のレジスタを有する。各レジスタは例えば８ビツ
トのデータを保持することができる。被除数の上
位桁は第１のレジスタ１に、下位桁は第２のレジ
スタ２に入れられる。また、除数は第３のレジス
タ３に入れられる。そして除算演算の結果として
の商は、最終的に第２のレジスタ２に得られる。
したがつて、この例では16ビツトまでの被除数を
８ビツトまでの除数で割る演算が可能であり、そ
の結果得られる商が８ビツトを越えた場合にオー
バーフローとなる。以下、説明を簡単にするため
に、第１のレジスタ１、第２のレジスタ２、第３
のレジスタ３の内容をそれぞれ、データＡ、デー
タＣ、データＢと呼ぶことにする。
ロツク図である。この装置は、第１のレジスタ
１、第２のレジスタ２、第３のレジスタ３の３つ
のレジスタを有する。各レジスタは例えば８ビツ
トのデータを保持することができる。被除数の上
位桁は第１のレジスタ１に、下位桁は第２のレジ
スタ２に入れられる。また、除数は第３のレジス
タ３に入れられる。そして除算演算の結果として
の商は、最終的に第２のレジスタ２に得られる。
したがつて、この例では16ビツトまでの被除数を
８ビツトまでの除数で割る演算が可能であり、そ
の結果得られる商が８ビツトを越えた場合にオー
バーフローとなる。以下、説明を簡単にするため
に、第１のレジスタ１、第２のレジスタ２、第３
のレジスタ３の内容をそれぞれ、データＡ、デー
タＣ、データＢと呼ぶことにする。
ALU４は、データＡとデータＢとの間の種々
の演算を行う回路である。ここでは、両データの
減算、加算の他に比較演算が行われる。減算およ
び加算の結果は、再び第１のレジスタ１に戻され
る。このとき、後述するように左へ１ビツト分シ
フトしてから戻されることになる。除算結果生成
回路５はALU４で行われた演算によつて、“０”
または“１”を出力する。すなわち、演算結果が
負のときには“０”が、それ以外のときには
“１”が、それぞれ出力される。この出力は、第
２のレジスタ２の最下位ビツトに入る。なおこの
とき、第２のレジスタ２に入つていたデータＣは
左へ１ビツト分シフトし、データＣの最上位ビツ
トは第１のレジスタ１の最下位ビツトに入ること
になる。ALU機能選択回路６は、除算演算中に
ALU４の行う演算を減算か加算かに指定する回
路であり、除算結果生成回路５から“０”が与え
られると、ALU４の次回の演算を加算に指定し、
“１”が与えられると、ALU４の次回の演算を減
算に指定する機能を有する。
の演算を行う回路である。ここでは、両データの
減算、加算の他に比較演算が行われる。減算およ
び加算の結果は、再び第１のレジスタ１に戻され
る。このとき、後述するように左へ１ビツト分シ
フトしてから戻されることになる。除算結果生成
回路５はALU４で行われた演算によつて、“０”
または“１”を出力する。すなわち、演算結果が
負のときには“０”が、それ以外のときには
“１”が、それぞれ出力される。この出力は、第
２のレジスタ２の最下位ビツトに入る。なおこの
とき、第２のレジスタ２に入つていたデータＣは
左へ１ビツト分シフトし、データＣの最上位ビツ
トは第１のレジスタ１の最下位ビツトに入ること
になる。ALU機能選択回路６は、除算演算中に
ALU４の行う演算を減算か加算かに指定する回
路であり、除算結果生成回路５から“０”が与え
られると、ALU４の次回の演算を加算に指定し、
“１”が与えられると、ALU４の次回の演算を減
算に指定する機能を有する。
この装置による除算の手順を、第４図を示す流
れ図を参照して説明する。まず、ステツプS1に
おいて、除数をデータＢとしてレジスタ３にセツ
トする。続いてステツプS2において、被除数の
上位桁をデータＡとしてレジスタ１に、下位桁を
データＣとしてレジスタ２にセツトする。そし
て、ステツプS3において、ALU４を比較演算に
セツトする。これによつてステツプS4において、
データＡとデータＢとの比較演算がなされる。こ
こで、Ａ≧Ｂの場合はステツプS5においてオー
バーフロー処理がなされ、除算は行われない。Ａ
≧Ｂということは、被除数の上位桁が除数より大
きいので、除算を行つても商の桁数が多くなりす
ぎ、第２のレジスタ２におさまりきらなくなるの
である。
れ図を参照して説明する。まず、ステツプS1に
おいて、除数をデータＢとしてレジスタ３にセツ
トする。続いてステツプS2において、被除数の
上位桁をデータＡとしてレジスタ１に、下位桁を
データＣとしてレジスタ２にセツトする。そし
て、ステツプS3において、ALU４を比較演算に
セツトする。これによつてステツプS4において、
データＡとデータＢとの比較演算がなされる。こ
こで、Ａ≧Ｂの場合はステツプS5においてオー
バーフロー処理がなされ、除算は行われない。Ａ
≧Ｂということは、被除数の上位桁が除数より大
きいので、除算を行つても商の桁数が多くなりす
ぎ、第２のレジスタ２におさまりきらなくなるの
である。
ステツプS4においてＡ＜Ｂの場合のみ、以下
の除算が行われることになる。まず、ステツプ
S6において、ALU４は減算にセツトされる。し
たがつて、ステツプS7ではＡ−Ｂなる減算が行
われ、この演算の結果得られるデータは左に１ビ
ツトだけシフトされ、第１のレジスタ１に入れら
れる。そしてステツプS8では、第２のレジスタ
２内のデータＣを左へ１ビツトシフトする。この
とき、第２のレジスタ２からはみでたデータＣの
最下位ビツトは第１のレジスタ１の最下位ビツト
に入ることになる。また、この第２のレジスタ２
の最下位ビツトには、ステツプS9において除算
結果生成回路５の出力が入ることになる。除算結
果生成回路５は前述のように、ALU４における
演算結果が負の場合に“０”を、それ以外の場合
に“１”を、それぞれ発生する。結局この除算結
果生成回路５の発生したビツト列が商となる。ま
た、ステツプS10において、ALU機能選択回路６
が除算結果生成回路５の出力に基づいて、ALU
４で次回行われる演算を減算にするか、加算にす
るかセツトする。除算結果生成回路５が“０”を
出力しているときには加算を、“１”を出力して
いるときには減算を、それぞれセツトすることに
なる。
の除算が行われることになる。まず、ステツプ
S6において、ALU４は減算にセツトされる。し
たがつて、ステツプS7ではＡ−Ｂなる減算が行
われ、この演算の結果得られるデータは左に１ビ
ツトだけシフトされ、第１のレジスタ１に入れら
れる。そしてステツプS8では、第２のレジスタ
２内のデータＣを左へ１ビツトシフトする。この
とき、第２のレジスタ２からはみでたデータＣの
最下位ビツトは第１のレジスタ１の最下位ビツト
に入ることになる。また、この第２のレジスタ２
の最下位ビツトには、ステツプS9において除算
結果生成回路５の出力が入ることになる。除算結
果生成回路５は前述のように、ALU４における
演算結果が負の場合に“０”を、それ以外の場合
に“１”を、それぞれ発生する。結局この除算結
果生成回路５の発生したビツト列が商となる。ま
た、ステツプS10において、ALU機能選択回路６
が除算結果生成回路５の出力に基づいて、ALU
４で次回行われる演算を減算にするか、加算にす
るかセツトする。除算結果生成回路５が“０”を
出力しているときには加算を、“１”を出力して
いるときには減算を、それぞれセツトすることに
なる。
以上述べたステツプS7〜S10までの手順が所定
回数、すなわち第２のレジスタ２のビツト数＋１
回だけ繰返される。なおこのとき、ステツプS7
の演算は、ステツプS10でセツトされた演算を行
うことになる。このようにして所定回数だけの繰
返しが終了したら、ステツプS11を経て、すべて
の除算手順が終了する。求めるべき商は、第２の
レジスタ２に得られている。
回数、すなわち第２のレジスタ２のビツト数＋１
回だけ繰返される。なおこのとき、ステツプS7
の演算は、ステツプS10でセツトされた演算を行
うことになる。このようにして所定回数だけの繰
返しが終了したら、ステツプS11を経て、すべて
の除算手順が終了する。求めるべき商は、第２の
レジスタ２に得られている。
これに対して、本発明に係る除算演算装置の一
実施例のブロツク図を第１図に示す。この装置は
第３図に示す従来の装置に更に、オーバーフロー
指示回路７を設けたものである。この実施例では
オーバーフロー指示回路７は第２のレジスタ２内
のデータＣのキヤリーフラグを示すものである。
したがつて、第２のレジスタ２内のデータＣを左
へシフトしたときの、もともとの最上位ビツト
は、第１のレジスタ１の最下位ビツトに入れられ
るとともに、オーバーフロー指示回路７内にキヤ
リーフラグとして保持されることになる。
実施例のブロツク図を第１図に示す。この装置は
第３図に示す従来の装置に更に、オーバーフロー
指示回路７を設けたものである。この実施例では
オーバーフロー指示回路７は第２のレジスタ２内
のデータＣのキヤリーフラグを示すものである。
したがつて、第２のレジスタ２内のデータＣを左
へシフトしたときの、もともとの最上位ビツト
は、第１のレジスタ１の最下位ビツトに入れられ
るとともに、オーバーフロー指示回路７内にキヤ
リーフラグとして保持されることになる。
この装置による除算の手順を第２図の流れ図に
示す。ステツプS1およびステツプS2は従来の手
順と全く同様である。ところが、従来のステツプ
S3，S4は行われることなしに、ステツプS6から
の除算手順が始められる。すなわち、予めオーバ
ーフローするか否かを確認することなく除算手順
が進められることになる。ステツプS6〜S11まで
の商を求める繰返し手順は、従来の手順とほぼ同
じである。ただ、ステツプS8′に示すように、デ
ータＣをシフトする手順では、データＣの最下位
ビツトは第１のレジスタ１の最下位ビツトに入れ
られるとともに、オーバーフロー指示回路７に保
持される。
示す。ステツプS1およびステツプS2は従来の手
順と全く同様である。ところが、従来のステツプ
S3，S4は行われることなしに、ステツプS6から
の除算手順が始められる。すなわち、予めオーバ
ーフローするか否かを確認することなく除算手順
が進められることになる。ステツプS6〜S11まで
の商を求める繰返し手順は、従来の手順とほぼ同
じである。ただ、ステツプS8′に示すように、デ
ータＣをシフトする手順では、データＣの最下位
ビツトは第１のレジスタ１の最下位ビツトに入れ
られるとともに、オーバーフロー指示回路７に保
持される。
このようにして、所定回数の繰返しが終了する
と、ステツプS12においてオーバーフロー指示回
路７の内容のチエツクが行われる。このオーバー
フロー指示回路７内に保持されている１ビツトの
フラグは、もともと第１回目のALU４における
演算結果が負か否かを示すフラグである。すなわ
ち、第１回目のALU４による演算終了時に除算
結果生成回路５から出力された１ビツトが、第２
のレジスタ２における所定回数のシフト動作によ
つて、最終的にオーバーフロー指示回路７までシ
フトされたものである。したがつて、ステツプ
S12において、このフラグが“１”であると判断
されれば、第１回目のALU４による演算結果が
負でなかつた、別言すれば、最初の時点でＡ≧Ｂ
であつたことになる。そこでこの場合は第２のレ
ジスタ２に最終的に得られたデータＣは商として
正しい値ではないので、ステツプS5においてオ
ーバーフローの処理が行われる。逆に、オーバー
フロー指示回路７内のフラグが“０”であれば、
データＣに正しい商が得られたことになる。
と、ステツプS12においてオーバーフロー指示回
路７の内容のチエツクが行われる。このオーバー
フロー指示回路７内に保持されている１ビツトの
フラグは、もともと第１回目のALU４における
演算結果が負か否かを示すフラグである。すなわ
ち、第１回目のALU４による演算終了時に除算
結果生成回路５から出力された１ビツトが、第２
のレジスタ２における所定回数のシフト動作によ
つて、最終的にオーバーフロー指示回路７までシ
フトされたものである。したがつて、ステツプ
S12において、このフラグが“１”であると判断
されれば、第１回目のALU４による演算結果が
負でなかつた、別言すれば、最初の時点でＡ≧Ｂ
であつたことになる。そこでこの場合は第２のレ
ジスタ２に最終的に得られたデータＣは商として
正しい値ではないので、ステツプS5においてオ
ーバーフローの処理が行われる。逆に、オーバー
フロー指示回路７内のフラグが“０”であれば、
データＣに正しい商が得られたことになる。
上述のように従来の除算演算装置における演算
では、ステツプS3，S4というオーバーフローの
判断手順を除算手順の前に必ず行わなくてはなら
ないが、本発明に係る除算演算装置では、除算手
順終了後にステツプS12において、オーバーフロ
ー指示回路７内のフラグの確認を行うだけでよ
い。このため、余分な演算を省くことができ、演
算時間が短縮される。
では、ステツプS3，S4というオーバーフローの
判断手順を除算手順の前に必ず行わなくてはなら
ないが、本発明に係る除算演算装置では、除算手
順終了後にステツプS12において、オーバーフロ
ー指示回路７内のフラグの確認を行うだけでよ
い。このため、余分な演算を省くことができ、演
算時間が短縮される。
以上のとおり本発明に係る除算演算装置によれ
ば、最終的に商の得られるレジスタから最後にシ
フトされてきた１ビツトのデータにより、オーバ
ーフローの有無を判断するようにしたため、余分
な演算を省くことができ、演算速度を向上させる
ことができる。
ば、最終的に商の得られるレジスタから最後にシ
フトされてきた１ビツトのデータにより、オーバ
ーフローの有無を判断するようにしたため、余分
な演算を省くことができ、演算速度を向上させる
ことができる。
第１図は本発明の一実施例に係る除算演算装置
のブロツク図、第２図は第１図に示す装置の動作
を説明するための流れ図、第３図は従来の除算演
算装置のブロツク図、第４図は第３図に示す装置
の動作を説明するための流れ図である。 １……第１のレジスタ、２……第２のレジス
タ、３……第３のレジスタ、４……ALU、５…
…除算結果生成回路、６……ALU機能選択回路、
７……オーバーフロー指示回路、S1〜S12……流
れ図の各ステツプ。
のブロツク図、第２図は第１図に示す装置の動作
を説明するための流れ図、第３図は従来の除算演
算装置のブロツク図、第４図は第３図に示す装置
の動作を説明するための流れ図である。 １……第１のレジスタ、２……第２のレジス
タ、３……第３のレジスタ、４……ALU、５…
…除算結果生成回路、６……ALU機能選択回路、
７……オーバーフロー指示回路、S1〜S12……流
れ図の各ステツプ。
Claims (1)
- 【特許請求の範囲】 １ 正数化された被除数の上位桁を入れるための
第１のレジスタと、前記被除数の下位桁を入れる
ための第２のレジスタと、正数化された除数を入
れるための第３のレジスタと、前記第１のレジス
タの内容と前記第３のレジスタの内容との間で減
算または加算を行うALUと、このALUの演算結
果が負になつたことを示す除算結果生成回路と、
この除算結果生成回路が負を示しているときにだ
け前記ALUに加算を行わせるALU機能選択回路
と、を備え、 前記ALUが一回の演算を終了した後、その演
算結果を１ビツト分左へシフトさせて前記第１の
レジスタに入れ、前記第２のレジスタの内容を１
ビツト分左へシフトさせるとともにその最上位ビ
ツトを前記第１のレジスタの最下位ビツトに入
れ、前記除算結果生成回路が負を示しているとき
には“０”を、その他のときには“１”を、前記
第２のレジスタの最下位ビツトに入れて次の演算
を行い、以下前記第２のレジスタに商が得られる
までの必要な回数だけ演算動作を続けるように構
成された除算演算装置において、 前記必要な回数目の演算終了後に前記２のレジ
スタの最上位ビツトからシフトされてくるビツト
を保持し、このビツトが“１”である場合に除算
がオーバーフローであることを示すオーバーフロ
ー指示回路を更に設けたことを特徴とする除算演
算装置。 ２ 第１のレジスタ、第２のレジスタ、および第
３のレジスタが、それぞれ同じビツト要領をもつ
ことを特徴とする特許請求の範囲第１項記載の除
算演算装置。 ３ 除算結果生成回路が、負を示しているときに
“０”を、それ以外のときに“１”を、それぞれ
出力することを特徴とする特許請求の範囲第１項
または第２項記載の除算演算装置。 ４ 正数化された被除数の上位桁を入れるための
第１のレジスタと、前記被除数の下位桁を入れる
ための第２のレジスタと、正数化された除数を入
れるための第３のレジスタと、前記第１のレジス
タの内容と全第３のレジスタの内容との間で減算
を行うALUと、このALUの演算結果が負になつ
たことを示す除算結果生成回路と、を備え、 前記ALUが一回の演算を終了した後、演算結
果が０または正になつた時のみその演算結果を１
ビツト分左へシフトさせて前記第１のレジスタの
内容を１ビツト分左へシフトさせ、前記第２のレ
ジスタの内容を１ビツト分左へシフトさせるとと
もにその最上位ビツトを前記第１のレジスタの最
下位ビツトに入れ、前記除算結果生成回路が負を
示しているときには“０”を、その他のときには
“１”を、前記第２のレジスタの最下位ビツトに
入れて次の演算を行い、以下前記第２のレジスタ
に商が得られるまでの必要な回数だけ演算動作を
続けるように構成された除算演算装置において、 前記必要な回数目の演算終了後に前記第２のレ
ジスタの最上位ビツトからシフトされてくるビツ
トを保持し、このビツトが“１”である場合に除
算がオーバーフローであることを示すオーバーフ
ロー指示回路を更に設けたことを特徴とする除算
演算装置。 ５ 第１のレジスタ、第２のレジスタ、および第
３のレジスタが、それぞれ同じビツト要領をもつ
ことを特徴とする特許請求の範囲第４項記載の除
算演算装置。 ６ 除算結果生成回路が、負を示しているときに
“０”を、それ以外のときに“１”を、それぞれ
出力することを特徴とする特許請求の範囲第４項
または第５項記載の除算演算装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62079158A JPS63245518A (ja) | 1987-03-31 | 1987-03-31 | 除算演算装置 |
| US07/167,173 US4891780A (en) | 1987-03-31 | 1988-03-11 | Divisional operation system for obtaining a quotient by repeated subtraction and shift operations |
| KR1019880003423A KR950006580B1 (ko) | 1987-03-31 | 1988-03-29 | 나눗셈연산장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62079158A JPS63245518A (ja) | 1987-03-31 | 1987-03-31 | 除算演算装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63245518A JPS63245518A (ja) | 1988-10-12 |
| JPH0477338B2 true JPH0477338B2 (ja) | 1992-12-08 |
Family
ID=13682148
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62079158A Granted JPS63245518A (ja) | 1987-03-31 | 1987-03-31 | 除算演算装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4891780A (ja) |
| JP (1) | JPS63245518A (ja) |
| KR (1) | KR950006580B1 (ja) |
Families Citing this family (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5097435A (en) * | 1988-12-24 | 1992-03-17 | Kabushiki Kaisha Toshiba | High speed dividing apparatus |
| JPH02194430A (ja) * | 1989-01-24 | 1990-08-01 | Oki Electric Ind Co Ltd | 除算器 |
| JPH0797313B2 (ja) * | 1989-08-30 | 1995-10-18 | 株式会社東芝 | 計算機及びこの計算機に用いられる演算方法 |
| KR920009092B1 (ko) * | 1990-04-03 | 1992-10-13 | 정호선 | 나눗셈기 회로 |
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Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4466077A (en) * | 1981-09-25 | 1984-08-14 | International Business Machines Corporation | Method and apparatus for division employing associative memory |
| JPS60101640A (ja) * | 1983-11-07 | 1985-06-05 | Hitachi Ltd | １０進除算装置 |
-
1987
- 1987-03-31 JP JP62079158A patent/JPS63245518A/ja active Granted
-
1988
- 1988-03-11 US US07/167,173 patent/US4891780A/en not_active Expired - Lifetime
- 1988-03-29 KR KR1019880003423A patent/KR950006580B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR950006580B1 (ko) | 1995-06-19 |
| KR890015121A (ko) | 1989-10-28 |
| US4891780A (en) | 1990-01-02 |
| JPS63245518A (ja) | 1988-10-12 |
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