JPH01237831A - 除算装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は数値演算処理装置、特に除算装置に関する。

（従来の技術） 従来、数値演算処理装置のうち任意の被除数を他の任意
の除数で除算する除算装置は、除数、あるいは商などの
値を保持する複数のレジスタ、および加算器を有してお
り、その演算処理は被除数の上位ビットから除数を引き
、その剰余について順次減算を繰り返すことによって行
われる。

（発明が解決しようとする課題） ２進数の除算装置によって、例えばｚｃｙである被除数
Ｘを除数ｙで除算する場合、まず、初期値である被除数
×１、除数Ｙｌ、および商２１（初期値は０）をそれぞ
れのレジスタＸ、ｙ、および２に設定する。次に、被除
数×１および商Ｚｌの値をそれぞれ２倍して上記の各レ
ジスタに格納する。その後、２倍した後の被除数Ｘ２か
ら除数Ｙ１を減算して減算後の値Ｄ１をレジスタＸに格
納し、その減算値Ｄ１がｒＱＪ以上か否かを判断する。

「０」以上の場合にはレジスタ２に格納された商の値Ｚ
１にＩ’ｌｌをシリアル入力する。「０」より小さい場
合にはレジスタＸに格納された値Ｄ１にＹｌを加算し、
加算後の値Ｘ３をレジスタＸに格納する。減算値器が「
０」以上の場合にはＤｌ、ｒＯＪより小さい場合には加
算後の値×３について、上述した初期値の設定以外の動
作を行い、所定のビット数分、つまり必要な精度になる
まで繰り返していた。このように従来の２進数の除算装
置は、減算値が負となる場合には除数を再び加算するた
めに多くのステップ数を必要としていたため、処理時間
が長くなるという欠点があった。また、例えば上述した
ような繰り返し行われる処理の機能がマイクロプロセッ
サ内にない場合には、ステップ数がさらに増加するとい
う問題があった。

本発明はこのような従来技術の欠点を解消し、短いステ
ップ数で２進数の除算処理が可能な除算装置を提供する
ことを目的とする。

（課題を解決するための手段） 本発明は上述の課題を解決するために、被除数のデータ
を保持する第１の保持手段と、除数のデータを保持する
第２の保持手段と、第１の保持手段に保持された被除数
のデータと第２の保持手段に保持された除数のデータと
の差な算出する演算手段とを有する除算装置は、演算手
段において算出された演算結果のデータの符号ビットを
保持する７ＪＳ３の保持手段と、演算結果のデータと第
１の保持手段に保持された被除数のデータとを選択する
選択手段と１選択手段により選択されたデータをシフト
し、シフト後のデータを第１の保持手段に送出するシフ
ト手段とを有し、選択手段は、第３の保持手段に保持さ
れた演算結果のデータの符号ビットのデータに従って、
演算結果のデータと第１の保持手段に保持された被除数
のデータのうち一方のデータを選択する。

（作　用） 本発明によれば、第１の保持手段に保持された被除数の
データと、第２の保持手段に保持された除数のデータが
演算手段に入力されると、入力された両データの差を算
出し、算出した差のデータの符号ビットを保持する。こ
の符号ビットによって算出結果のデータと第１の保持手
段に保持された被除数のデータのうちの一方を選択し、
選択後のデータをシフト手段で左１ピントシフトを行っ
て次の演算処理の被除数とする。

（実施例） 次に添付図面を参照して本発明による除算装置の実施例
を詳細に説明する。

第１図を参照すると１本発明の特定の実施例による除算
装置は、マイクロプロセッサ内に設けられており、２進
数の被除数Ｘを除数ｙ　（ｙ）りにより除算するための
ものである。この除算装置は。

演算部４　（ＡｌＯ２）を有し、ＡｌＯ２にはＡレジス
タ１およびＢレジスタ２が接続され、またＡｌＯ２の符
号ストア４４にはインバータ６を介してＣレジスタ３が
接続されている。

Ａレジスタ１は、被除数Ｘの初期値、および入力１０２
から入力されるＡｌＯ２の演算過程における被除数Ｘの
データを保持し、また図示しない制御部からの制御信号
に従って保持した被除数Ｘのデータを出力１０４に出力
する。Ｂレジスタ２は、除数ｙ　（ｙ）ｘ）のデータを
保持し、そのデータを制御信号に従い出力１０６に出力
する。また、Ｃレジスタ３はインバータ６から入力１１
０に入力されるデータをＡｌＯ２の演算過程における除
算の結果面として順次保持する。なお、説明を容易にす
るため、以下の説明では各部を制御する制御部および制
御信号を省略する。

ＡｌＯ２は、Ｂレジスタ２に保持された除Ｂｙのデータ
が入力１０８から入力され、Ａレジスタ１に保持された
被除数Ｘのデータが他の入力１０４から入力されると、
入力されたデータに基づいて２進数の除算処理を実行す
る。なお、本実施例のＡｌＯ２は、入力されたデータを
２の補数により演算処理を行うものである。

第２図を参照すると、本実施例の除算装置がより詳細に
示されている。図によればＡｌＨ３はＡレジスタ１から
のデータと、Ｂレジスタ２からのデータとを加算する加
算器４２、加算器４２において加算したデータと、加算
前のＡレジスタｌのデータとを選択するスイッチ４８、
スイッチ４Ｂで選択されたデータを左１ビツトシフト、
つまり入力されたデータを２倍にするシフトスイッチ４
８、および加算器４２において加算したデータの最上位
のピッ）　（ＭＳＢ）を保持する符号ストア４４を有し
ている。

加算器４２は、一方の入力１０４がＡレジスタ１と接続
され、Ａレジスタｌに保持されている所定のビット数か
らなる被除数の初期値、あるいは演算途中における被除
数のデータがプラスのデータとして、すなわちそのまま
の符号で入力される。また、加算器４２の他の入力１０
６は、Ｂレジスタ２に接続されておりＢレジスタ２に保
持されている所定のビット数からなる除数のデータがマ
イナスのデータとして、すなわち符号を負に変換して入
力される。加算器４２は、これら２つの入力から入力さ
れたプラスの被除数のデータと、マイナスの除数のデー
タとを加算し、加算後のデータを出力１１２に出力する
。つまり、加算器４２では被除数のデータと、除数のデ
ータとの差を算出する。

符号ストア４４は、加算器４２の出力１１２から出力さ
れた加算後のデータを保持し、保持したデータの最上位
ピッ）　（ＭＳＢ）を出力１０８からインバータ６に出
力し、またＭＳＢのデータに応じた制御信号を制ｇｇ線
１１６を通してスイッチ４６に出力する。なお、ＭＳＢ
は加算後のデータが「正」または「０」のときは「０」
、負のときには「ｌｊになるように設定されている。

スイッチ４６の一方の入力端子４６ａは加算器４２の出
力１１２に接続され、加算器４２の加算後のデータが入
力される。また、他方の入力端子４８ｂには、Ａレジス
タｌの出力１０４に出力された被除数のデータが入力さ
れる。スイッチ４８は、制御線１１６を通して送られる
ストア４４からの制御信号に従って入力端子４６ａ、あ
るいは入力端子４１３ｂを出力端子に接続させ、接続し
た方からのデータを出力１１４に出力する。

シフトスイッチ４８は、スイッチ４６で選択され、入力
１１４から入力されたデータを「０」詰め左１ビツトシ
フト、つまり入力されたデータを２倍にして桁上げし、
出力１０２に出力する。

インバータ６は、ＡｌＨ３の符号ストア４４から入力１
０Ｂとして入力されるデータを反転する。つまり入力デ
ータが「１」の場合は「０」に、逆に入力データが「０
」の場合にはｒｌＪに変換して、出力１１０に出力する
。

次に第３図のフローチャートを参照して動作を説明する
。

例えば、演算する被除数ｘ１が３ビツトの（０１１）　
　除数Ｙｌが３ビツトの（１０１）２とすると、２゛ まずＡレジスタ１に被除数×１を２倍したデータｘ２、
つまり（１１０）２が設定され、Ｂレジスタ２には除数
Ｙｌの（１０１）、、が設定される（３００）。

Ａレジスタ１に設定されたデータｘ２は、Ａレジスタｌ
の出力１０４に出力され、加算器４２の入力端子にプラ
スのデータとして入力される。データ×２はまた、スイ
ッチ４６の入力端子４１３ｂにも入力される。Ｂレジス
タ２に設定されたデータＹ１は、Ｂレジスタ２の出力１
０８に出力され、加算器４２の他の入力端子にマイナス
のデータとして入力される。

プラスのデータｘ２とマイナスのデータＹ１は、加算器
４２において加算され、Ｘ２−Ｙｌの演算が行われ、演
算後のデータ２１（００１）２としてスイッチ４６の入
力端子４１３ａに出力される（３０２）　。

一方データＺ１は符号ストア４４にも出力される。

符号ストア４４に入力されたデータＺ１が「正」または
「０」か、「負」かを判断しく３０４）　、データＺｌ
が「正」またはｒＱＪの場合はスイッチ４６が入力端子
４８ａに接続されるように制御信号を制御線１１６に出
力し、データＺ１が「負」の場合にはスイッチ４６が入
力端子４８ｂに接続されるように制御信号を制御線１１
Ｂに出力する。この例の場合は、データＺ１が「正」で
あることからスイッチ４６は入力端子４６ａに接続され
る。また、データＺ１のＭＳＢｒＯＪはインバータ６の
入力１０８に入力され、インバータ６においてこのデー
タが反転され、データＺ１のＭＳＢのデータｒＱ’Ｊを
「１」として出力１１０に出力される。出力１１０に出
力された反転後の２１のＭＳＨのデータは、Ｃレジスタ
３にＡＬＵ４の演算過程における除算の結果面としてシ
リアルに入力され、順次保持される。

この例の場合スイッチ４６は前述したように入力端子４
６ａに接続される。したがって、Ｚｌのデータがスイッ
チ４６の出力１１４に出力され、シフトスイッチ４８に
送られる。シフトスイッチ４８に入力されたＺｌのデー
タは、左ｌピントシフト（２倍）される。したがって、
Ｚｌのデータは２×２１である（０１０）２となる。シ
フトスイッチ４８で２倍にされたＺｌのデータはシフト
スイッチ４８の出力１０２からＡレジスタ１に送られ、
つぎの被除数×２として保持される（３０１３）。なお
、ステップ３０４においてデータＺ１が「負」の場合に
は、スイッチ４６が入力端子４６ｂに接続されることに
なるため、入力端子４６ｂに入力されているデータｘ２
がシフトスインチ４８に送られ、シフトスインチ４８で
左１ビツトシフトされ（３０８）　、　Ａレジスタｌに
被除数×２のデータとして保持される（３０ｆ（）。

被除数×２のデータは、Ａレジスタ１の出力１０４から
加算器４２に戻り、ステップ３０２〜ステツプ３０６、
あるいはステシブ３０２〜ステツプ３０８の動作が実行
され、所定の精度（ビット数）になるまで繰り返される
。

参考のため、第４図には従来の除算装置における演算処
理の動作のフローチャートが示されている。この従来の
除算装置は、被除数Ｘを保持するレジスタＡ、除数ｙを
保持するレジスタＢ、減算器、およびｇｔ算の結果を保
持するレジスタＣを有している。この従来の除算装置に
より、例えばｚｔ４である被除数Ｘを除数ｙで除算する
場合、まず、各レジスタに初期値を設定する（５０）。

レジスタＣのデータと、レジスタＡのデータをそれぞれ
２倍し、２倍したレジスタＡのデータからレジスタＢの
データをｇ′Ｑする（５２）。減算したデータが「正」
または「０」か否かを判断しく５４）、データが「正」
または「０」の場合はレジスタＣのデータに「１」を加
算して（５８）、ステップ５２に戻り、減算したデータ
が「負」の場合にはレジスタＡのデータにレジスタＢの
データを加算して（５８）、ステンプ５２に戻る。次に
、この加算後のデータについて上述した初期値の設定以
外の動作を行い、所定のヒツト数分、つまり必要な精度
になるまでこの動作を繰り返していた。このように従来
の除算装置では減算したデータが負となる場合には除数
を再び加算するため、ステップ数が多くなり、処理時間
が長くなるという欠点があった。

しかし、本発明による除算装置では以上の実施例に示し
たように、ＡＬｔ１４が符号ストア４４．スイッチ４６
、およびシフトスインチ４８を有し、被除数と除数との
差であるＺｌのデータの符号ピッ）　（ＭＳＢ）のデー
タを利用してスイッチ４６を制御し、スイッチ４６で選
択されたデータを１つのシフトスイッチ４８で左１ビツ
トシフトを行い、シフト後のデータを次の＠算処理にお
ける被除数とする。したがって、Ｚｌのデータが負とな
る場合にも除数を’＋Ｍび加算する必要がないため、除
算処理のステップ数を少なくすることができ、除算速度
を向上させることができる。

本発明による除算装置は高速性が重要視される数値演算
プロセッサや、ディジタルシグナルプロセッサにより有
利に使用することができる。

（発明の効果） このように本発明によれば、除算装置の演算処理過程に
おけるデータの選択制御を、被除数と除数の差のデータ
の符号ビン）により行い、選択したデータをシフト手段
で左１ビ・・・トシフトを行って次の演算処理の被除数
とするため、除算処理のステップ数が少なくなり、除算
速度を向上させることができる。

【図面の簡単な説明】 第１図は本発明による除算装置の実施例を示すブロック
図、 第２図は第１図に示す装置の具体的な回路構成を示す機
能回路図、 第３図は第１図に示す装置の動作を示すフローチャート
、 第４図は従来の除算装置の動作の一例を示すフローチャ
ートである。 主要部分の符号の説明 １．２，３　　、　、　、　、レジスタ４、、、、、、
ＡＬｔｌ ６、、、、、、インバータ ４２、、、、、、加算器 ４４、、、、、、符号ストア ４Ｂ、、、、、、スイッチ ４Ｂ、、、、、、シフトスイッチ 特許出願人　沖電気工業株式会社 代　理　人　香取　孝雄 丸山　隆夫 第　１１ 第　３１ 第　４−１

Claims (1)

1. 【特許請求の範囲】 被除数のデータを保持する第１の保持手段と、除数のデ
   ータを保持する第２の保持手段と、前記第１の保持手段
   に保持された前記被除数のデータと前記第２の保持手段
   に保持された前記除数のデータとの差を算出する演算手
   段とを有する除算装置において、該装置は、前記演算手
   段において算出された演算結果のデータの符号ビットを
   保持する第３の保持手段と、 前記演算結果のデータと前記第１の保持手段に保持され
   た前記被除数のデータとを選択する選択手段と、 該選択手段により選択されたデータをシフトし、シフト
   後のデータを前記第１の保持手段に送出するシフト手段
   とを有し、 前記選択手段は、前記第３の保持手段に保持された前記
   演算結果のデータの符号ビットのデータに従って、前記
   演算結果のデータと前記第１の保持手段に保持された前
   記被除数のデータのうちの一方のデータを選択すること
   を特徴とする除算装置。