JPS58119046A - 加減算器 - Google Patents
加減算器Info
- Publication number
- JPS58119046A JPS58119046A JP131782A JP131782A JPS58119046A JP S58119046 A JPS58119046 A JP S58119046A JP 131782 A JP131782 A JP 131782A JP 131782 A JP131782 A JP 131782A JP S58119046 A JPS58119046 A JP S58119046A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- bit
- carry
- adder
- signals
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/50—Adding; Subtracting
- G06F7/505—Adding; Subtracting in bit-parallel fashion, i.e. having a different digit-handling circuit for each denomination
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/499—Denomination or exception handling, e.g. rounding or overflow
- G06F7/49931—Modulo N reduction of final result
Landscapes
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computational Mathematics (AREA)
- Mathematical Analysis (AREA)
- Pure & Applied Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Computing Systems (AREA)
- Mathematical Optimization (AREA)
- General Engineering & Computer Science (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は加減算器、特に２つの正の整数について所定の
整数を法とする減算を行なうための加減算器に関する。
整数を法とする減算を行なうための加減算器に関する。
ディジタル計算機やディジタル通信装置において、整数
論の原理に基づいてディジタル符号の変換や演算を行な
うことがしばしばある。この場合に、ある正の整数Ｍを
定めて整数Ｍを法とする整数環における加算あるいは減
算を行なうための加減算器が多数用いられるため、その
加減算器の規模を小さくしかつ演算時間を短かくするこ
とが実２つの正の整数ＸおよびＹ（ただし、０≦Ｘ。
論の原理に基づいてディジタル符号の変換や演算を行な
うことがしばしばある。この場合に、ある正の整数Ｍを
定めて整数Ｍを法とする整数環における加算あるいは減
算を行なうための加減算器が多数用いられるため、その
加減算器の規模を小さくしかつ演算時間を短かくするこ
とが実２つの正の整数ＸおよびＹ（ただし、０≦Ｘ。
Ｙ（Ｍ）を入力として、整数Ｘから整数Ｙを減算した結
果（ｘ−ｙ）を整数Ｍで割ったときの剰余Ｒ（ただし、
０≦Ｒ，（Ｍ）を出力とする。通常これらの整数Ｘ、Ｙ
、ＭおよびＲは、２進法によるディジタル信号で表わさ
れる。
果（ｘ−ｙ）を整数Ｍで割ったときの剰余Ｒ（ただし、
０≦Ｒ，（Ｍ）を出力とする。通常これらの整数Ｘ、Ｙ
、ＭおよびＲは、２進法によるディジタル信号で表わさ
れる。
従来の加減算器は、整数ＸおよびＹを示す２つの信号（
以下信号Ｘ、Ｙと略記する）を受けて減算結果を示す信
号（ｘ−ｙ）を送出する減算器と信号（ｘ−ｙ）および
Ｍを受けて前者を後者で割ったときの剰余を示す信号Ｒ
を送出する演算器とを備えており、信号Ｍを法とする減
算結果を示す信号Ｒを出力する。信号Ｍがｎビット（す
なわち、Ｍ〈２）であれば信号ＸおよびＹもそれぞれｎ
ビットであるが、一般には信号（ｘ−ｙ）が（ｎ−Ｈ）
ビットの長さＫなるから前記の演算器も（ｎ＋１ ）ビ
ットの演算を行なわねばならない。このため従来の加減
算器には、並列演算を行なうときにはその回路の規模が
余分に増大し、あるいは直列演算を行なうときには演算
時間が余分な１ビ、ト分だけ長くなるという問題点があ
り、特に多数の加減算器を用いる場合には著しい問題点
となる。
以下信号Ｘ、Ｙと略記する）を受けて減算結果を示す信
号（ｘ−ｙ）を送出する減算器と信号（ｘ−ｙ）および
Ｍを受けて前者を後者で割ったときの剰余を示す信号Ｒ
を送出する演算器とを備えており、信号Ｍを法とする減
算結果を示す信号Ｒを出力する。信号Ｍがｎビット（す
なわち、Ｍ〈２）であれば信号ＸおよびＹもそれぞれｎ
ビットであるが、一般には信号（ｘ−ｙ）が（ｎ−Ｈ）
ビットの長さＫなるから前記の演算器も（ｎ＋１ ）ビ
ットの演算を行なわねばならない。このため従来の加減
算器には、並列演算を行なうときにはその回路の規模が
余分に増大し、あるいは直列演算を行なうときには演算
時間が余分な１ビ、ト分だけ長くなるという問題点があ
り、特に多数の加減算器を用いる場合には著しい問題点
となる。
本発明の目的は、上記問題点を解決しｎビットの信号に
より表わされる整数を法とする減算をｎビットの加減の
みで実行でき、従って使用部品数が少なく演算時間が短
い加減算器を提供することにある。
より表わされる整数を法とする減算をｎビットの加減の
みで実行でき、従って使用部品数が少なく演算時間が短
い加減算器を提供することにある。
本発明の加減算器は、所定の正整数（Ｍ）に満たない第
１および第２の正整数（ＸおよびＹ）をそれぞれ示すｎ
ピッ）（ｎは予め定めた自然数）の第１および第２の信
号を受けて前記第１の正整数（Ｘ）から前記第２の正整
数（Ｙ）を減算して（ｎ＋ｘ）ビット目への桁上げの有
無を示す桁上げ信号と前記（ｎ＋１ ）ビット目以外の
減算結果を示すｎビットの差信号とを送出する減算手段
と、所定の前記正整数（Ｍ）を示すｎビットの第３の信
号と前記差信号とを受けて所定の前記正整数（Ｎ１）と
前記差信号が示す整数とを加算し７て加算結果を示すｎ
ビットの和信号を送出する加算手段と、前記差信号と前
記和信号とを受けて前記桁上げ信号が桁上げ有りを示し
ているときには前記差信号を送出し前記桁上げ信号が桁
上げ無しを示しているときＫは前記和信号を送出する選
択出力手段とを備えている。
１および第２の正整数（ＸおよびＹ）をそれぞれ示すｎ
ピッ）（ｎは予め定めた自然数）の第１および第２の信
号を受けて前記第１の正整数（Ｘ）から前記第２の正整
数（Ｙ）を減算して（ｎ＋ｘ）ビット目への桁上げの有
無を示す桁上げ信号と前記（ｎ＋１ ）ビット目以外の
減算結果を示すｎビットの差信号とを送出する減算手段
と、所定の前記正整数（Ｍ）を示すｎビットの第３の信
号と前記差信号とを受けて所定の前記正整数（Ｎ１）と
前記差信号が示す整数とを加算し７て加算結果を示すｎ
ビットの和信号を送出する加算手段と、前記差信号と前
記和信号とを受けて前記桁上げ信号が桁上げ有りを示し
ているときには前記差信号を送出し前記桁上げ信号が桁
上げ無しを示しているときＫは前記和信号を送出する選
択出力手段とを備えている。
次に図面を参照して本発明の詳細な説明する。
第１図は本発明の第１の実施例を示すブロック図である
。同図は並列演算を行なう場合を示す。
。同図は並列演算を行なう場合を示す。
それぞれ並列ｎビットの信号Ｘ、ＹおよびＭは入力端１
，２および３から入力されて、信号Ｘ、Ｙは並列ｎビッ
トの減算器５へ送られ、また信号Ｍは並列ｎビットの加
算器６へ送られる。減算器５は、信号Ｘに信号Ｙの真補
数（すなわち２°−Ｙ）を加算して、桁上けを示すｌビ
、ト色号Ｃを選択回路７５送るとともに桁上は以外の和
を示す並列ｎビットの信号Ａを選択回路７と加算器６と
に送る。
，２および３から入力されて、信号Ｘ、Ｙは並列ｎビッ
トの減算器５へ送られ、また信号Ｍは並列ｎビットの加
算器６へ送られる。減算器５は、信号Ｘに信号Ｙの真補
数（すなわち２°−Ｙ）を加算して、桁上けを示すｌビ
、ト色号Ｃを選択回路７５送るとともに桁上は以外の和
を示す並列ｎビットの信号Ａを選択回路７と加算器６と
に送る。
加算器６は信号ＡおよびＭを加算１−で、桁上げ以外の
和を示す並列ｎビットの信号Ｂを選択回路７へ送る。選
択回路７Ｆｉ、信号Ｃが数値「ｌ」（あるいは「０」）
を示しているときには信号Ａ（あるいは）３）１＆：選
択しそれを信号Ｒとして出力端４を介して送出する。前
記の減３１１５における信号Ｘ、Ｙについての演算結果
は（２ｎ＋（Ｘ−Ｙ月であるから、（Ｘ−Ｙ）≧０であ
れば信号ＣおよびＡはそれぞれ数値「１」および（Ｘ−
Ｙ）を示し、（Ｘ−Ｙ）＜０であれば信号ＣおよびＡに
それぞれ数値ｒＯＪおよび（２ｎ−（Ｙ−Ｘ ） ）を
示す。後者の場合に、は、加算器６における信ｇｈおよ
びＭについての演算結果は（２ｎ＋Ｍ−（Ｙ−Ｘ））と
なるから、信号Ｂは数値（Ｍ−（Ｙ−Ｘ月を示す。
和を示す並列ｎビットの信号Ｂを選択回路７へ送る。選
択回路７Ｆｉ、信号Ｃが数値「ｌ」（あるいは「０」）
を示しているときには信号Ａ（あるいは）３）１＆：選
択しそれを信号Ｒとして出力端４を介して送出する。前
記の減３１１５における信号Ｘ、Ｙについての演算結果
は（２ｎ＋（Ｘ−Ｙ月であるから、（Ｘ−Ｙ）≧０であ
れば信号ＣおよびＡはそれぞれ数値「１」および（Ｘ−
Ｙ）を示し、（Ｘ−Ｙ）＜０であれば信号ＣおよびＡに
それぞれ数値ｒＯＪおよび（２ｎ−（Ｙ−Ｘ ） ）を
示す。後者の場合に、は、加算器６における信ｇｈおよ
びＭについての演算結果は（２ｎ＋Ｍ−（Ｙ−Ｘ））と
なるから、信号Ｂは数値（Ｍ−（Ｙ−Ｘ月を示す。
従って選択回路７から送出される並列ｎビットの信４Ｉ
ｊ几は、信号Ｃが数値「１」を示すときには〇≦Ｒ−（
Ｘ−Ｙ）（Ｍの関係を満足するＲを示し、信号Ｃが数値
「０」を示すときには０≦Ｒ＝（Ｍ−（Ｙ−Ｘ））＜Ｍ
を満足するＲを示す。すなわち信号Ｒはつねに（Ｘ−Ｙ
）をＭで割ったときの剰余Ｒ（ただし、０≦Ｒ＜Ｍ）の
伽を示す。
ｊ几は、信号Ｃが数値「１」を示すときには〇≦Ｒ−（
Ｘ−Ｙ）（Ｍの関係を満足するＲを示し、信号Ｃが数値
「０」を示すときには０≦Ｒ＝（Ｍ−（Ｙ−Ｘ））＜Ｍ
を満足するＲを示す。すなわち信号Ｒはつねに（Ｘ−Ｙ
）をＭで割ったときの剰余Ｒ（ただし、０≦Ｒ＜Ｍ）の
伽を示す。
以上に説明上たごとく第１図に示す加減具ムは、並列（
ｎ＋１）ビットの演算を必要とせすに、並列ｎビットの
加減算によって所定整数を法とする整数環における減算
を行なうことができる。
ｎ＋１）ビットの演算を必要とせすに、並列ｎビットの
加減算によって所定整数を法とする整数環における減算
を行なうことができる。
第２図は本発明の第２の実施例を示すプロ、り図である
。同図は泊列演算を行なう場合を示し、その演算の原理
は第１図の場合と同じである。それぞれ直列ｎビットの
信号ｘ、ｙおよびｍは入力端１．２および３から入力さ
れて、信号ＸｅＹは１ビツトの減算器８へ送られ、また
信号ｍは１ビツトの加算器９へ送られる。減算器８は、
信号Ｘに信号ｙの真補数（すなわち２−ｙ）を加算して
、最終桁上けを示す直列ｎビットの信号ｇを選択回路１
２へ送るとともに最終桁上げ以外の和を示す直列ｎビッ
トの信号ａをレジスタ１０と加算器９ノとに送る。加算
器９は信号ａおよびｍを加算して、最終桁上げ以外の和
を示す直列ｎビットの信号すをレジスタ１１へ送る。選
択回路１２は、信号ｇが数値「ｌ」（あるいは「Ｏ」）
を示しているときにはレジスタ１０（あるいは１１）を
通して送られてくる信号ａ（あるいはｂ）を選択しそれ
を信号ｒとして出力端４から送出する。なお入力端１３
．１４および１５からそれぞれ送られてくる信号ｄ、ｅ
およびｆは、信号ｘ、ｙおよびｍＫ同期しており、前記
の直列演算を制御するための信号である。
。同図は泊列演算を行なう場合を示し、その演算の原理
は第１図の場合と同じである。それぞれ直列ｎビットの
信号ｘ、ｙおよびｍは入力端１．２および３から入力さ
れて、信号ＸｅＹは１ビツトの減算器８へ送られ、また
信号ｍは１ビツトの加算器９へ送られる。減算器８は、
信号Ｘに信号ｙの真補数（すなわち２−ｙ）を加算して
、最終桁上けを示す直列ｎビットの信号ｇを選択回路１
２へ送るとともに最終桁上げ以外の和を示す直列ｎビッ
トの信号ａをレジスタ１０と加算器９ノとに送る。加算
器９は信号ａおよびｍを加算して、最終桁上げ以外の和
を示す直列ｎビットの信号すをレジスタ１１へ送る。選
択回路１２は、信号ｇが数値「ｌ」（あるいは「Ｏ」）
を示しているときにはレジスタ１０（あるいは１１）を
通して送られてくる信号ａ（あるいはｂ）を選択しそれ
を信号ｒとして出力端４から送出する。なお入力端１３
．１４および１５からそれぞれ送られてくる信号ｄ、ｅ
およびｆは、信号ｘ、ｙおよびｍＫ同期しており、前記
の直列演算を制御するための信号である。
第３図（ａ） 、 （ｂ）および第４図は、それぞれ第
２図における減算器８．加算器９について、その構成例
を示すブロック図および減算器８の動作を示すタイムチ
ャートである。第３図（ａ）に示す減算器８において、
直列ｎビットの信号Ｘおよびｙは、それぞれ第４図に示
すごとく最下位ビット（以下ではＬＳＢと略称する）す
なわちＸＱおよびＹｏから順次に信号ｆのクロックパル
スに同期して、おのおの１ビツトの全加算器１６および
反転器１７へ送られる。信号ｄは、信４ｇｆに同期して
ＬＳＢの一方の入力端へ送られる。今加Ｎ益１６Ｕ、信
−＠Ｘ、信号ｙを反転したイぎ号およびＮＡへＤゲート
２１から送られてくる信号Ｃの３つの信号を各ビットご
とに加算して、桁上げを示す信号りをレジスタ１８およ
び１９へ送るとともに和を示す信号ａをレジスタ１０へ
送出する。レジスタ１９は、信号ｆのクロックパルスに
同期して、信号りを１ビツト分の時間だけ遅延させて反
転器２ｏへ送る。
２図における減算器８．加算器９について、その構成例
を示すブロック図および減算器８の動作を示すタイムチ
ャートである。第３図（ａ）に示す減算器８において、
直列ｎビットの信号Ｘおよびｙは、それぞれ第４図に示
すごとく最下位ビット（以下ではＬＳＢと略称する）す
なわちＸＱおよびＹｏから順次に信号ｆのクロックパル
スに同期して、おのおの１ビツトの全加算器１６および
反転器１７へ送られる。信号ｄは、信４ｇｆに同期して
ＬＳＢの一方の入力端へ送られる。今加Ｎ益１６Ｕ、信
−＠Ｘ、信号ｙを反転したイぎ号およびＮＡへＤゲート
２１から送られてくる信号Ｃの３つの信号を各ビットご
とに加算して、桁上げを示す信号りをレジスタ１８およ
び１９へ送るとともに和を示す信号ａをレジスタ１０へ
送出する。レジスタ１９は、信号ｆのクロックパルスに
同期して、信号りを１ビツト分の時間だけ遅延させて反
転器２ｏへ送る。
反転器２０が送出量る信号はＮＡＮＤゲート２１の他方
の入力端へ送られる。従って信号Ｃは、ＬＳＢでは反転
器２０から送られてくる信号の如何によらず常に数値「
１」を示し、ＬＳＢ以外のビットでは１ビツト前の信号
りすなわち１ビツト前の加算における桁上けＣ１〜Ｃｎ
−１を示す。また反転器１７から送られてくる信号は信
＠ｙの各ビ。
の入力端へ送られる。従って信号Ｃは、ＬＳＢでは反転
器２０から送られてくる信号の如何によらず常に数値「
１」を示し、ＬＳＢ以外のビットでは１ビツト前の信号
りすなわち１ビツト前の加算における桁上けＣ１〜Ｃｎ
−１を示す。また反転器１７から送られてくる信号は信
＠ｙの各ビ。
トｙ０〜Ｙ ｎ−１を反転したものすなわち信号ｙの擬
補Ｆ（２ｎ−）ｒ−１）を示すから、全加算器１６が送
出する信号ａは、演算結果（２＋（ｘ−ｙ））のうちの
最終桁上け（ｃ！。以外の和を示す直列ｎビットａ０〜
ａ ｎ−１から成る信号となる。レジスタ１８は、信号
ｆに同期しており最上位ビット（以下ではＭＯＢと略記
する）において立下るパルスの現われる信号ｅに応答し
て、信号ｅにパルスの現われたときの信号りすなわちＭ
ＯＢの加算における桁上げを示す最終桁上げｃｎを次の
演算時間Ｔの間で保持して、信号ｇとして選択回路１２
へ送出する。
補Ｆ（２ｎ−）ｒ−１）を示すから、全加算器１６が送
出する信号ａは、演算結果（２＋（ｘ−ｙ））のうちの
最終桁上け（ｃ！。以外の和を示す直列ｎビットａ０〜
ａ ｎ−１から成る信号となる。レジスタ１８は、信号
ｆに同期しており最上位ビット（以下ではＭＯＢと略記
する）において立下るパルスの現われる信号ｅに応答し
て、信号ｅにパルスの現われたときの信号りすなわちＭ
ＯＢの加算における桁上げを示す最終桁上げｃｎを次の
演算時間Ｔの間で保持して、信号ｇとして選択回路１２
へ送出する。
第３図（ｂ）に示す加算器では、１ビツトの全加算器２
２は信号ａ、ｍおよび論理積ゲート２４から送られてく
る信号にの３つの信号を各ビットごとに加算して、桁上
げを示す信号ｌをレジスタ２３へ送るとともに和を示す
信号すをレジスタ１１へ送出する。レジスタ２３は、信
号ｆのクロックパルスに同期して、信号ｌを１ビツト分
の時間だけ遅延させて論理積ゲート２４の一方の入力端
へ送る。論理積ゲート２４の他方の入力端には信号ｄが
印加されているから、信号には、ＬＳＢではレジスタ２
４から送られてくる信号の如何によらず常に数値ｒＯＪ
を示し、Ｌ８Ｂ以外のビットでは１ビツト前の信号りす
なわち１ビツト前の加算における桁上げを示す。従って
全加算器２２から送出される信号すは、信−５ｅａおよ
びｍの加算結果のうちの最終桁上げ以外の和を示す直列
ｎビットの信号となる。
２は信号ａ、ｍおよび論理積ゲート２４から送られてく
る信号にの３つの信号を各ビットごとに加算して、桁上
げを示す信号ｌをレジスタ２３へ送るとともに和を示す
信号すをレジスタ１１へ送出する。レジスタ２３は、信
号ｆのクロックパルスに同期して、信号ｌを１ビツト分
の時間だけ遅延させて論理積ゲート２４の一方の入力端
へ送る。論理積ゲート２４の他方の入力端には信号ｄが
印加されているから、信号には、ＬＳＢではレジスタ２
４から送られてくる信号の如何によらず常に数値ｒＯＪ
を示し、Ｌ８Ｂ以外のビットでは１ビツト前の信号りす
なわち１ビツト前の加算における桁上げを示す。従って
全加算器２２から送出される信号すは、信−５ｅａおよ
びｍの加算結果のうちの最終桁上げ以外の和を示す直列
ｎビットの信号となる。
第２図に示す加減算器のレジスタ１０および１１択回路
１２へ送る。従って時刻Ｕから時刻■までの間に現われ
る信号ａおよびｂは、時刻Ｖから時刻Ｗまでの関ＫＪ［
次に選択回路１２へ送られる。
１２へ送る。従って時刻Ｕから時刻■までの間に現われ
る信号ａおよびｂは、時刻Ｖから時刻Ｗまでの関ＫＪ［
次に選択回路１２へ送られる。
一方、時刻Ｖから時刻Ｗまでの間に選択回路１２へ送ら
れてくる信号ｇｏｄｓその間に送られてくる信号ａに対
応する最終桁上げＣｎをｎビット続ける。選択回路１２
は、信号ｇが数値「１」（あるいは「０」）を示してい
る間に信号ａ（あるい拡ｈ）を選択しそれを信号ｒとし
て送出する。以上の演算は第１図の加減算器における並
列演算を直列演算化したものに相当するから、信号ｒは
（Ｘ−ｙ）をｍで割ったときの剰余（ただし、０≦ｒ〈
ｍ）の値を示す。
れてくる信号ｇｏｄｓその間に送られてくる信号ａに対
応する最終桁上げＣｎをｎビット続ける。選択回路１２
は、信号ｇが数値「１」（あるいは「０」）を示してい
る間に信号ａ（あるい拡ｈ）を選択しそれを信号ｒとし
て送出する。以上の演算は第１図の加減算器における並
列演算を直列演算化したものに相当するから、信号ｒは
（Ｘ−ｙ）をｍで割ったときの剰余（ただし、０≦ｒ〈
ｍ）の値を示す。
以上に説明した第２図の加減算器は、直列（ｎ＋１）ビ
ットの演算を必要とせずに、直列ｎビットの加減算によ
って所定整数を法とする整数＠における減算を行なうこ
とができる。なお第２図の加減算器では直列ｎビットの
加減算を１ビツトずつ直列に行なっているが、これに限
定する必要はなく、複数ビット並列にした信号を直列演
算処理してもよい。
ットの演算を必要とせずに、直列ｎビットの加減算によ
って所定整数を法とする整数＠における減算を行なうこ
とができる。なお第２図の加減算器では直列ｎビットの
加減算を１ビツトずつ直列に行なっているが、これに限
定する必要はなく、複数ビット並列にした信号を直列演
算処理してもよい。
以上の説明から明らかなように、本発明には、ｎビ、ト
の整数を法とする減算をｎビットの加減算により行なう
ことにより、使用部品数が少なく演算時間が短い加減算
器を実現できるという効果がある。
の整数を法とする減算をｎビットの加減算により行なう
ことにより、使用部品数が少なく演算時間が短い加減算
器を実現できるという効果がある。
第１図は本発明の第１の実施例を示すブロック図、第２
図、第３図（ａ）および（ｂ）は本発明の第２の実施例
を示すブロック図、第４図は第３１＜Ｉ（ａ）の回路の
動作を示すタイムチャートである。 １．２．３．１３．１４．１５・・・°°°入力端、４
・・・・・・出力端、５，８・・・・・・減算器、６，
９・・・・・・加算器、７ 、１２ ・−・・−選択回
路、１０＋１１＋１８＋１９．２３・・・・・・レジス
タ、１６．２２・°゛・°゛全力１算器、１７＋２０・
・・・・・反転器、２１・・・・・・ＮＡＮＤ（ナンド
）ゲート、２４・・・・・・論理積ゲート。 第１図 ｂ 第２図 （司） （ｂ） １３ Ｉｓ 墾３図
図、第３図（ａ）および（ｂ）は本発明の第２の実施例
を示すブロック図、第４図は第３１＜Ｉ（ａ）の回路の
動作を示すタイムチャートである。 １．２．３．１３．１４．１５・・・°°°入力端、４
・・・・・・出力端、５，８・・・・・・減算器、６，
９・・・・・・加算器、７ 、１２ ・−・・−選択回
路、１０＋１１＋１８＋１９．２３・・・・・・レジス
タ、１６．２２・°゛・°゛全力１算器、１７＋２０・
・・・・・反転器、２１・・・・・・ＮＡＮＤ（ナンド
）ゲート、２４・・・・・・論理積ゲート。 第１図 ｂ 第２図 （司） （ｂ） １３ Ｉｓ 墾３図
Claims (1)
- 所定の正整数（Ｍ）に満たない第１および第２の正整数
（ＸおよびＹ）をそれぞれ示すｎビット（ｎは予め定め
た自然数）の第１および第２の信号を受けて前記第１の
正整数（Ｘ）から前記第２の正整数（Ｙ）を減算して（
ｎ＋１）ビット目への桁上げの有無を示す桁上げ信号と
前記（ｎ＋１）ビット目以外の減算結果を示すｎビット
の差信号とを送出する減算手段と、所定の前記正整数（
Ｍ）を示すｎビットの第３の信号と前記差信号とを受け
て所定の前記正整数（Ｍ）と前記差信号が示す整数とを
加算して加算結果を示すｎビ、トの和信号を送出する加
算手段と、前記差信号と前記和信号とを受けて前記桁上
げ信号が桁上げ有りを示しているときには前記差信号を
送出し前記桁上げ信号が桁上げ無しを示しているときに
は前記和信号を送出する選択出力手段とを備えたことを
特徴とする加減算器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP131782A JPS58119046A (ja) | 1982-01-07 | 1982-01-07 | 加減算器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP131782A JPS58119046A (ja) | 1982-01-07 | 1982-01-07 | 加減算器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58119046A true JPS58119046A (ja) | 1983-07-15 |
Family
ID=11498112
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP131782A Pending JPS58119046A (ja) | 1982-01-07 | 1982-01-07 | 加減算器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58119046A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61223946A (ja) * | 1985-03-25 | 1986-10-04 | モトローラ・インコーポレーテツド | モジュロ演算装置 |
-
1982
- 1982-01-07 JP JP131782A patent/JPS58119046A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61223946A (ja) * | 1985-03-25 | 1986-10-04 | モトローラ・インコーポレーテツド | モジュロ演算装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0101318B1 (en) | Digital filters | |
| US4683548A (en) | Binary MOS ripple-carry parallel adder/subtracter and adder/subtracter stage suitable therefor | |
| EP0416869B1 (en) | Digital adder/accumulator | |
| JPH05314165A (ja) | 擬似移動平均回路 | |
| US4754422A (en) | Dividing apparatus | |
| US5181184A (en) | Apparatus for multiplying real-time 2's complement code in a digital signal processing system and a method for the same | |
| US4761757A (en) | Carry-save-adder three binary dividing apparatus | |
| JPS58119046A (ja) | 加減算器 | |
| EP0353041A2 (en) | Signal processing apparatus and method using modified signed digit arithmetic | |
| JP2991788B2 (ja) | 復号器 | |
| JPH07118654B2 (ja) | 算術演算装置 | |
| JP3074958B2 (ja) | 加算機能付きシリアル乗算器 | |
| US6076098A (en) | Adder for generating sum and sum plus one in parallel | |
| JP3123060B2 (ja) | ディジタル演算回路 | |
| JPH07120964B2 (ja) | 伸張回路 | |
| JP2699358B2 (ja) | デコーダ回路 | |
| KR950010822B1 (ko) | 다치논리와 2치논리의 배타적 논리합 연산기 및 연산방법 | |
| JPS59168543A (ja) | ２進−１０進変換回路 | |
| KR940007925B1 (ko) | 부호처리 기능을 가진 누산기 | |
| JPH02209005A (ja) | ディジタルアッテネータ | |
| JPH0580978A (ja) | 演算処理回路 | |
| EP0561411A2 (en) | Adding multiplier | |
| JPH01237831A (ja) | 除算装置 | |
| GB2179770A (en) | Method and digital circuit for fixed coefficient serial multiplication | |
| JPH029366B2 (ja) |