JP2699358B2

JP2699358B2 - デコーダ回路

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Publication number: JP2699358B2
Application number: JP62287101A
Authority: JP
Inventors: ▲しゅん▼ 高山; 健二宮; 忠男藤田; 義明稲場
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1987-11-12
Filing date: 1987-11-12
Publication date: 1998-01-19
Anticipated expiration: 2013-01-19
Also published as: JPH01126829A

Description

【発明の詳細な説明】以下の順序で本発明を説明する。Ａ産業上の利用分野Ｂ発明の概要Ｃ従来の技術（第６図及び第７図）Ｄ発明が解決しようとする問題点（第６図及び第７図）Ｅ問題点を解決するための手段（第１図）Ｆ作用（第１図）Ｇ実施例（第１図〜第５図）（G1）実施例の原理（第１図）（G2）実施例の構成（第２図〜第５図）（G3）実施例の動作（第２図〜第５図）（G4）実施例の効果（G5）他の実施例Ｈ発明の効果Ａ産業上の利用分野本発明はデコーダ回路に関し、例えばデイジタルフイ
ルタ回路等のデイジタル信号処理回路に適用して好適な
ものである。Ｂ発明の概要本発明は、MRCの手法を用いてRNSデータをバイナリデ
ータに復調するデコーダ回路において、スケールダウン
処理した後加算データを得るまでの間のビツト長の短い
データに対して、所定ビツトに値１を加算することによ
り、全体として簡易な構成で丸め処理機能を備えたデコ
ーダ回路を得ることができる。Ｃ従来の技術従来、デイジタル信号処理回路においては、剰余演算
法を利用して演算処理するシステム（residue number s
ystem（RNS））が提案されている（「IRE transactions
on electronic computers」Vol.EL−8,No.6,June 195
9,pp.140−147「IEEE computer」Vol.17,No.5,May 198
4,pp.50−61）。この手法を用いてデイジタル信号処理システムとして
例えばデイジタルフイルタ回路を構成すれば、演算処理
の際の桁上げ処理が不要になることから、高精度かつ高
速度でデイジタル信号を演算処理することができる。
（「電子通信学会論文誌」'84/4 Vol.J67−１）No.4 p
p.536−543）。すなわち第６図に示すように、エンコーダ回路１は、
バイナリコードの入力データ（以下バイナリデータと呼
ぶ）で構成されたデイジタル映像信号D_BIを受け、これ
を互いに素な関係の例えば値７、11、13及び15でなる４
つの正の整数m₀、m₁、m₂、m₃で剰余演算してそれぞれ整
数m₀、m₁、m₂、m₃に対応する剰余データをデイジタルフ
イルタ回路２に出力する。その結果、デイジタルフイルタ回路２にはm₀、m₁、
m₂、m₃によつて表される剰余データで構成されるデータ
D_R1（以下RNSデータと呼ぶ）が得られ、これをそれぞれ
演算処理することにより、バイナリデータを直接演算処
理する場合に比して格段的に高速度で、所望の演算処理
を実行することができる。第７図に示すように、デコーダ回路３は、例えばMRC
（mixed radix conversion）の手法に基づいて、デイジ
タルフイルタ回路２から出力されるRNSデータD_ROからバ
イナリデータを復調し、これをデイジタル信号D_BOとし
て出力する。すなわち法m₀、m₁、m₂及びm₃に関する剰余データD₀、
D₁、D₂及びD₃で構成されたRNSデータD_ROのうち、法m₀、
m₁及びm₂に関する剰余データD₀、D₁及びD₂をラツチ回路
10、11及び12を介してROM（read only memory）テーブ
ル回路13、14及び15にそれぞれ与える。さらにROMテーブル回路13、14及び15は、法m₃に関す
る剰余データD₃をラツチ回路16を介して受け、剰余デー
タD₀、D₁、D₂及びD₃の値に対応する所定の剰余データD
₁₀、D₁₁及びD₁₂を出力する。すなわち法m_iに関するｘの剰余を、記号MODを用いて
次式、 r_i＝xMOD m_i ……（１）で表して、次式、１＝（x_i・ｘ）MOD m_i ……（２）０≦x_i＜m_i ……（３）で表される値x_iを法m_iに関するｘの乗法逆元と定義す
る。 ROMテーブル回路13は、剰余データD₀及びD₃の値をr₀
及びr₃とおき、法m₀に関する値m₃（すなわち剰余データ
D₃の法でなる）の乗法逆元x₀₃を用いて、次式、 r₁₀＝｛（r₀−r₃）・x₀₃｝MOD m₀ ……（４）で表される値r₁₀の剰余データD₁₀を出力する。因に、この明細書においては、所定の法に関する乗法
逆元を用いて（４）式で表されるような剰余データを出
力する処理を、それぞれスケールダウン処理と呼び、乗
法逆元が法m_iに関する法m_jの乗法逆元x_ijでなるとき、
これを法m_jに関するスケールダウン処理と呼ぶ。これに対してROMテーブル回路14は、剰余データD₁の
値をr₁とおき、法m₁に関する値m₃の乗法逆元x₁₃を用い
て、次式、 r₁₁＝｛（r₁−r₃）・x₁₃｝MOD m₁ ……（５）で表される値r₁₁の剰余データD₁₁を出力する。さらにROMテーブル回路15は、剰余データD₂の値をr₂
とおき、法m₂に関する値m₃の乗法逆元x₂₃を用いて、次
式、 r₁₂＝｛（r₂−r₃）・x₂₃｝MOD m₂ ……（６）で表される値r₁₂の剰余データD₁₂を出力する。かくしてROMテーブル回路13、14及び15は、それぞれ
法m₃に関してRNSデータD_ROをスケールダウン処理して剰
余データD₁₀、D₁₁及びD₁₂を出力するスケールダウン処
理手段を構成する。 ROMテーブル回路17は、ラツチ回路16及び18を介して
法m₃の剰余データD₃を受けると共にラツチ回路19を介し
てROMテーブル回路15から出力される剰余データD₁₂を受
け、次式、 S_A1＝r₁₂・m₃＋r₃ ……（７）で表される値S_A1の加算データD_A1をラツチ回路20及び21
を介して加算回路22に出力する。かくしてROMテーブル回路17は、剰余データD₁₂を法m₃
で乗算処理する乗算手段を構成すると共にその結果得ら
れる乗算データ（r₁₂・m₃）と、剰余データD₃を加算す
る加算手段を構成する。これに対してROMテーブル回路23は、ラツチ回路24及
び19を介して剰余データD₁₀及びD₁₂を受け、法m₀に関す
る値m₂（すなわち剰余データD₂の法でなる）の乗法逆元
x₀₂を用いて、次式、 r₂₀＝｛（r₁₀−r₁₂）・x₀₂｝MOD m₀ ……（８）で表される値r₂₀の剰余データD₂₀を出力する。これに対してROMテーブル回路25は、ラツチ回路26及
び19を介して剰余データD₁₁及びD₁₂を受け、法m₁に関す
る値m₂の乗法逆元x₁₂を用いて、次式、 r₂₁＝｛（r₁₁−r₁₂）・x₁₂｝MOD m₁ ……（９）で表される値r₂₁の剰余データD₂₁を出力する。かくしてROMテーブル回路23及び25は、それぞれ法m₂
に関するスケールダウン処理を実行して、剰余データD
₂₀及びD₂₁を出力するスケールダウン処理手段を構成す
る。これに対してROMテーブル回路30は、ラツチ回路31及
び32を介して剰余データD₂₀及びD₂₁を受け、法m₀に関す
る値m₁の乗法逆元x₀₁を用いて、次式、 r₃₀＝｛（r₂₀−r₂₁）・x₀₁｝MOD m₀ ……（10）で表される値r₃₀の剰余データD₃₀を形成する。かくしてROMテーブル回路30は法m₁に関してスケール
ダウン処理して剰余データD₃₀を形成するスケールダウ
ン処理手段を構成する。またROMテーブル回路30は、このスケールダウン処理
をすると共に、剰余データD₂₁及び上述のように形成さ
れた剰余データD₃₀を用いて、次式、 S_A2＝r₃₀・m₁・m₂・m₃＋r₂₁・m₂・m₃ ……（11）で表される値S_A2の加算データD_A2を形成し、これをラツ
チ回路27を介して加算回路22に出力する。その結果、加算回路22を介して（７）式及び（11）式
から、次式、 S_A＝S_A1＋S_A2 ＝r₃₀・m₁・m₂・m₃＋r₂₁・m₂・m₃＋r₁₂・m₃＋r₃ ……（12）の関係式で表される値S_Aのバイナリコードで表された出
力データを得ることができ、法m₀〜m₃の剰余データD₀〜
D₃で構成されたRNSデータD_ROをバイナリデータD_BOに変
換することができる。かくしてROMテーブル回路30は、剰余データD₃₀及びD
₂₁をそれぞれ所定の法m₁・m₂・m₃及びm₂・m₃で乗算処理
する乗算手段を構成すると共にその結果得られる乗算デ
ータを加算処理する加算手段を構成する。従つて当該MRCの手法においては、所定の法に関する
乗法逆元を用いてスケールダウン処理を順次並列的に繰
り返すことにより、段階的にスケールダウン処理に要す
る剰余データの数を低減してRNSデータの各法に対応す
る複数の剰余データを得、当該剰余データを所定の法を
用いて乗算処理した後、加算データを得ることにより、
RNSデータをバイナリデータに変換するようになされて
いる。Ｄ発明が解決しようとする問題点ところで、この種のデコーダ回路においては、バイナ
リデータを出力する際に、加算データの所定のビツトに
値１を加算した後、当該加算ビツト以下を切り捨てて出
力するいわゆる丸め処理の機能を備えたものがある。ところが、このようにして得られた加算データに対し
て直接所定ビツトに値１を加算して丸め処理して出力す
るためには、一段余分に加算回路22と同じビツト長の加
算回路を設けなければならず、その分デコーダ回路全体
の構成が煩雑になり（実際上、パイプラインの段数が１
段多くなる）、遅延時間が増大するという問題がある。本発明は以上の点を考慮してなされたもので、全体と
して簡易な構成で丸め処理機能を備えたデコーダ回路を
提案しようとするものである。Ｅ問題点を解決するための手段かかる問題点を解決するため本発明においては、複数
の入力剰余データD₀、D₁、D₂、D₃、D₄を各法m₀、m₁、
m₂、m₃、m₄に関する乗法逆元x₀₄、x₁₄、x₂₄、x₃₄、
x₀₃、x₁₃、x₂₃、x₀₂、x₁₂、x₀₁を用いて順次複数のスケ
ールダウン処理段においてスケールダウン処理をするこ
とによつて各処理段から複数の剰余データD₄₀、D₃₁、D
₂₂、D₁₃を得、当該各処理段の剰余データD₄₀、D₃₁、
D₂₂、D₁₃をそれぞれ所定の法m₁・m₂・m₃、m₂・m₃、m₃で
乗算処理した後、加算データD_BOを得ることにより、複
数の入力剰余データD₀、D₁、D₂、D₃、D₄をバイナリデー
タD_BOに復調するようになされたデコーダ回路92におい
て、所定のスケールダウン処理段を介して入力剰余デー
タD₀、D₁、D₂、D₃、D₄をスケールダウン処理することに
よつて得た第１、第２、第３及び第４の剰余データ
D₁₀、D₁₁、D₁₂、D₁₃に基づいて、当該第１、第２及び第
３の剰余データD₁₀、D₁₁、D₁₂を各法のうちの第１の法m
₃に関してスケールダウン処理した第５、第６及び第７
の剰余データD₂₀、D₂₁、D₂₂を出力する第１のテーブル
手段57、58、59と、第５、第６及び第７の剰余データD
₂₀、D₂₁、D₂₂に基づいて、当該第５及び第６の剰余デー
タD₂₀、D₂₁を各法のうちの第２の法m₂に関してスケール
ダウン処理した第８及び第９の剰余データD₃₀、D₃₁を出
力する第２のテーブル手段65、66と、第８及び第９の剰
余データD₃₀、D₃₁に基づいて、当該第８の剰余データD
₃₀を各法のうちの第３の法m₁に関してスケールダウン処
理した第10の剰余データD₄₀を得、当該第10の剰余デー
タD₄₀（＝r₄₀）に対して第１、第２及び第３の法m₃、
m₂、m₁をそれぞれ乗算して得られる第１の乗算データr
₄₀・m₁・m₂・m₃に、第９の剰余データD₃₁（＝r₃₁）に対
して上記第１及び第２の法m₃、m₂をそれぞれ乗算して得
られる第２の乗算データr₃₁・m₂・m₃を加算した第１の
加算データD_A3（＝r₄₀・m₁・m₂・m₃＋r₃₁・m₂・m₃）を
出力する第３のテーブル手段70、71と、第７の剰余デー
タD₂₂（＝r₂₂）に基づいて、当該第７の剰余データD₂₂
に対して第１の法m₃を乗算した第３の乗算データr₃₃・m
₃を出力する第４のテーブル手段59と、第３の乗算デー
タr₂₂・rm₃に第４の剰余データD₁₃（＝r₁₃）を加算して
第２の加算データD_A4（＝r₂₂・m₃＋r₁₃）を得ると共
に、当該第２の加算データD_A4の所定ビツトに丸め処理
のための値１を加算して第３の加算データD₄₃及びD₄₄を
生成する第１の加算手段83と、第１の加算データD_A3と
第３の加算データD₄₃及びD₄₄とを加算してバイナリデー
タD_BOを出力する第２の加算手段76とを設けるようにし
た。Ｆ作用第４のテーブル手段59の後に第１の加算手段83を設
け、ここで第３の乗算データr₂₂・m₃に第４の剰余デー
タD₁₃（＝r₁₃）を加算して第２の加算データD_A4（＝r₂₂
・m₃＋r₁₃）を得ると共に、当該第２の加算データD_A4の
所定ビツトに丸め処理のための値１を加算するようにす
れば、第１の加算手段83としては値r₁₂・m₃＋r₃で定ま
るビツト数（桁数）だけ有していれば良くなる。従つ
て、従来のように第２の加算手段76の後に加算手段を設
けて丸めた処理のための値１を加算した場合に比して、
少ないビツト数（桁数）の加算手段で丸め処理すること
ができる。Ｇ実施例以下図面について、本発明の一実施例を詳述する。（G1）実施例の原理第７図と対応部分に同一符号を付して示す第１図にお
いて、35は全体としてデコーダ回路を示し、ラツチ回路
20及び21間に８ビツトの加算回路36を設け、加算データ
D_BOに代えて加算データD_BOを得る前のデータ（この場合
は加算データD_A1でなる）に丸め処理データD_Sを加算す
ることにより、加算データD_BOの所定ビツトに値１を加
算するようにしたものである。具体的には、各法m₀、m₁、m₂及びm₃を値７、11、13及
び15に選定したことにより、（１）及び（４）式から最
大で値12及び14でなる剰余データD₁₂及びD₃が得られ
る。従つて、（７）式から次式、 S_A1max≦12×15＋14 ≦194 ……（13）の関係式で加算回路36に入力される加算データD_A1の最
大値S_A1maxを表すことができる。すなわち加算データD_A1においては、最大値として値1
94のデータが得られ、加算データD_A1を８ビツト長で表
すことができ、さらに次式（2⁸−１）−194＝61 ……（14）で表される値61を加算しても、最上位ビツトを越える桁
上げが生じないことが解る。従つて値61について、次式 2⁶＞61＞2⁵ ……（15）の関係式を得ることができ、2⁵で表される最下位ビツト
から５ビツト目までの範囲で当該加算回路36で値１を加
算するようにすれば、加算回路36から出力される加算デ
ータにおいて、ビツト長が変化しないことが解る。従つて加算回路36において、最下位ビツトから５ビツ
ト目までの範囲で値１を加算するようにすれば、加算回
路22の構成を代えずにそのまま用いて、加算回路22から
出力される加算データD_BOにおいて、その最下位ビツト
から５ビツト目までの範囲で値１を加算した場合と同様
の加算結果を得ることができる。これに対して、加算データD_BOおいては、法m₀〜m₃の
最小公倍数Ｍが次式Ｍ＝m₀・m₁・m₂・m₃ ＝15015 ……（16）で表されることから、最大値として値15014（すなわち
値Ｍ−１でなる）のデータが得られる。従つてこの値15014のデータをバイナリデータで表す
場合、次式 2_n−１≧15014≧2^n-1−１ ……（17）で表される関係式を解いて、値ｎ＝14が得られ、14ビツ
ト長のデータで表されることが解る。従つて加算データD_BOの所定ビツトに値１を加算して
丸め処理する場合は、別途14ビツトの加算回路が必要に
なる。かくして、従来のように加算データD_BOを直接丸め処
理する場合においては、丸め処理用に14ビツトの加算回
路が必要になるのに対し、当該加算回路36を用いて最下
位ビツトから５ビツト目までの範囲で値１を加算するこ
とにより、８ビツトの加算回路36を用意すれば所望のビ
ツト値１を加算した加算データD_BOを得ることができ、
その分全体の構成を簡略化することができる。（G2）実施例の構成第２図において、40は全体としてデコーダ回路を示
し、値７、11、13及び15の法m₀、m₁、m₂及びm₄に加えて
２のべき乗で表される値16の法m₃を用いて表されたRNS
データD_ROをMRCの手法を用いてバイナリデータに変換す
る。すなわち、RNSデータD_ROを構成する剰余データD₀、
D₁、D₂及びD₃（すなわち法m₀、m₁、m₂及びm₃に対応す
る）をそれぞれバツフア回路41、42、43及び44とラツチ
回路45、46、47及び48を介してROMテーブル回路50、5
1、52及び53にそれぞれ受ける。 ROMテーブル回路50、51、52及び53は、それぞれ剰余
データD₀、D₁、D₂及びD₃に加えてバツフア回路54及びラ
ツチ回路55を介して法m₄の剰余データD₄を受け、それぞ
れ法m₀、m₁、m₂及びm₃の剰余データD₁₀、D₁₁、D₁₂及びD
₁₃を出力する。すなわち、値７、11、13及び16の法m₀、m₁、m₂及びm₃
に関する値15（すなわち法m₄でなる）の乗法逆元をそれ
ぞれ値x₀₄、x₁₄、x₂₄及びx₃₄とおいて、次式、 r₁₀＝｛（r₀−r₄）・x₀₄｝MOD m₀ ……（18） r₁₁＝｛（r₁−r₄）・x₁₄｝MOD m₁ ……（19） r₁₂＝｛（r₂−r₄）・x₂₄｝MOD m₂ ……（20） r₁₃＝｛（r₃−r₄）・x₃₄｝MOD m₃ ……（21）で表される値r₁₀、r₁₁、r₁₂及びr₁₃の剰余データD₁₀、D
₁₁、D₁₂及びD₁₃を出力して値15の法m₄に関してスケール
ダウン処理する。 ROMテーブル回路57、58及び59は、ラツチ回路60、61
及び62を介して剰余データD₁₀、D₁₁及びD₁₂をそれぞれ
受けると共にラツチ回路63を介して剰余データD₁₃を受
け、それぞれm₀、m₁及びm₂の剰余データD₂₀、D₂₁及びD
₂₂を出力する。すなわち、値７、11及び13の法m₀、m₁及びm₂に関する
値16（すなわち２のべき乗の法m₃でなる）の乗法逆元
を、それぞれ値x₀₃、x₁₃及びx₂₃とおいて、次式、 r₂₀＝｛（r₁₀−r₁₃）・x₀₃｝MOD m₀ ……（22） r₂₁＝｛（r₁₁−r₁₃）・x₁₃｝MOD m₁ ……（23） r₂₂＝｛（r₁₂−r₁₃）・x₂₃｝MOD m₂ ……（24）で表される値r₂₀、r₂₁及びr₂₂の剰余データD₂₀、D₂₁及
びD₂₂を出力して法m₃に関してスケールダウン処理す
る。因みに、剰余データD₂₂としては、実際には値r₂₂に
法m₃を乗算した値r₂₂・m₃を出力している。さらにROMテーブル回路65及び66は、ラツチ回路67及
び68を介して当該剰余データD₂₀及びD₂₁をそれぞれ受け
ると共にラツチ回路69を介して剰余データD₂₂を受け、
法m₀及びm₁の剰余データD₃₀及びD₃₁を出力する。すなわち、値７及び11の法m₀及びm₁に関する値13（す
なわち法m₂でなる）の乗法逆元を値x₀₂及び値x₁₂とお
き、次式 r₃₀＝｛（r₂₀−r₂₂）・x₀₂｝MOD m₀ ……（25） r₃₁＝｛（r₂₁−r₂₂）・x₁₂｝MOD m₁ ……（26）で表される値r₃₀及びr₃₁の剰余データD₃₀及びD₃₁を出力
して法m₂に関してスケールダウン処理する。 ROMテーブル回路70及び71は、当該剰余データD₃₀及び
D₃₁をラツチ回路72及び73を介して受け、次式 S_A3＝r₄₀・m₁・m₂・m₃＋r₃₁・m₂・m₃ ＝r₄₀・11・13・16＋r₃₁・13・16 ＝（r₄₀・11・13＋r₃₁・13）・2⁴ ……（27）で表される値S_A3の加算データD_A3の上位６ビツト及び下
位４ビツトの加算データD_A3U及びD_A3Lをそれぞれラツチ
回路74及び75を介して加算回路76に出力する。因みに、
値r₄₀は法m₁に関する乗法逆元x₀₁を用いて値r₃₀をスケ
ールダウン処理し剰余データD₄₀の値である。また、ラツチ回路69及びラツチ回路80を介して受ける
剰余データD₂₂及び剰余データD₁₃は、それぞれ次式、 S_S4＝r₂₂・m₃＋r₁₃ ＝r₂₂・16＋r₁₃ ……（28）で表される値S_A4の加算データD_A4の上位４ビット及び下
位４ビツトの加算データD_A4U及びD_A4Lになつている（m₃
の値が２のべき乗であることに注意）。これらはそのま
まラツチ回路81及び82を介して加算回路83に送られる。加算回路83は、デコーダ回路85から反転増幅回路86、
87及び88を介して丸め処理データとして出力される加算
データD_C1を加算データD_A4U及びD_A4Lに加算した後、ラ
ツチ回路89及び90を介して加算回路76に出力する。かくして加算回路76においては、デコーダ回路85から
出力される加算データD_C1の値が値０のとき、（27）式
及び（28）式から次式、 S_A＝r₄₀・m₁・m₂・m₃＋r₃₁・m₂・m₃＋r₂₂・m₃＋r₁₃ ＝r₄₀・11・13・16＋r₃₁・13・16＋r₂₂・16＋r₁₃ ……（29）の関係式で表される値S_Aの加算結果を得ることができ
る。ところでMRCの手法を用いて、法m₀〜m₄で表されるRNS
データから得られる加算データにおいては、法m₀〜m₄の
最小公倍数が次式、で表されるころから、次式、 2^n-1−１≦240239≦2ⁿ−１ ……（31）で表される関係式を解いてｎ＝18の値が得られ、全体と
して18ビツトのバイナリデータでRNSデータD_BOを表すこ
とができる。しかしこの実施例においては、18ビツトの加算データ
を予め値15のm₄によつてスケーリングすることにより、
（28）式で表される14ビツトの加算データD_Aを出力する
ようになされている。 m₃（MRCの手法において最初のスケールダウン処理に
用いられた法であることに注意）の値を２のべき乗
（2₄）にした効果は、（27）式及び（28）式に現われて
いる。すなわち加算回路76は、全14ビツトの加算データ
D_Aの上位10ビツトのみ扱えば良い。また剰余データD₂₂
及びD₁₃は、それぞれそのまま加算データD_A4の上位４ビ
ツトデータD_A4U及び下位４ビツトデータD_A4Lになつてい
る。従つて加算データD_Aを得るには、加算回路76の出力
を４ビツトシフトし、そこにD_A4Lを入れれば良い。さらにこの実施例においては、加算回路83を用いて、
加算回路76から出力される加算データD_Aを所定ビツトで
丸め処理するようになされている。すなわちデコーダ回路85は、バツフア回路91を介して
入力される２ビツトの丸め処理制御信号D_Cを受け、３ビ
ツトの加算データD_C1の値を当該丸め処理制御信号D_Cの
値に応じて切り換えて出力するようになされている。加算回路83は、当該加算データD_C1を受け、ラツチ回
路81及び82から出力された加算データD_A4U、D_A4Lに対し
て、最下位ビツトから３ビツト分ビツトシフトさせて当
該加算データD_C1を加算するようになされている。すなわち加算回路83に入力される加算データD_A4（す
なわち加算データD_A4U及びD_A4Lでなる）においては、
（１）及び（４）式から剰余データr₂₂及びr₁₃が最大で
値12及び値15でなることから、第１図の加算回路36につ
いて上述した場合と同様に、2⁵で表される最下位ビツト
から５ビツト目目までの範囲で当該加算回路83で値１を
加算するようにすれば、加算回路83で桁上げが生じない
ことが解る。従つて加算回路83において、最下位ビツトから５ビツ
ト目までの範囲で値１を加算するようにすれば、加算回
路76から出力される加算データD_Aにおいて、その最下位
ビツトから５ビツト目までの範囲で値１を加算した場合
と同様の加算結果を、８ビツトの加算回路83を用いて得
ることができる。かくして、加算データD_Aを直接丸め処理する場合にお
いては、丸め処理用に14ビツトの加算回路が必要になる
のに対し、８ビツトの加算回路83を用いて最下位ビツト
から５ビツト目までの範囲で丸め処理することができ、
その分全体の構成を簡略化することができる。実際上この実施例においては、丸め処理制御信号D_Cに
応じて加算データD_C1の値を、最上位ビツトから順次値
「１、０、０」、値「０、１、０」及び値「０、０、
１」の間で切り換えて出力するようになされ、当該加算
データD_C1を３ビツト分ビツトシフトさせて加算データD
_A4に加算することにより、全体として14ビツトの加算デ
ータD_Aに対してそれぞれ最下位ビツトから５ビツト目、
４ビツト目及び３ビツト目に値１を加算するようになさ
れている。さらに、これに加えてデコーダ回路85においては、加
算データD_C1の値を値「０、０、０」に切り換え得るよ
うになされ、丸め処理されていない加算データD_Aを選択
し得るようになされている。さらにこの実施例においては、当該丸め処理につき、
値１を加算したビツト以下を切り捨てないで、14ビツト
の加算データD_Aをそのまま出力するようになされ、値１
を加算したビツトに応じて最上位ビツトから必要なビツ
トまで選択して用いることができるようになされてい
る。かくしてバツフア回路41〜44及び54から加算回路76ま
で全体としてRNSデータD_ROを、バイナリデータでなる加
算データD_Aに変換するデータ変換回路92を構成する。加算回路93は、ラツチ回路94を介して加算データD_Aの
上位12ビツトを受けると共に加算データ発生回路95から
出力される値46の加算データD_C2を受け、その加算結果
の最上位ビツトのデータを識別番号D_Jとして送出する。すなわちｎビツトのバイナリデータにおいては、値０
から値2²−１までの範囲で連続した数を表す代わりに、
負数を２の補数で表現する（以下バイポーラと呼ぶ）こ
とにより、全体として演算処理作業を簡略化し得ること
が知られている。従つてRNSデータにおいても、バイポーラのバイナリ
データに対応する領域に負数を割り当てるようにすれ
ば、RNSデータを構成する各剰余データD₀〜D₃の演算処
理作業を簡略化することができると考えられ、その分デ
イジタルフイルタ回路２（第６図）の構成を簡略化する
ことができる。すなわち第３図に示すように、ｎビツトのバイポーラ
でなるバイナリデータにおいては、最上位ビツトをサイ
ンビツトとして用いることにより、当該バイナリデータ
の値Ｓが値０から値2^n-1−１の領域で値S₀が値０から値
2^n-1−１まで連続する整数を表すことができ、値Ｓが値
2^n-1から値2ⁿ−１までの領域で、値S₀が値−2^n-1から値
−１まで連続する負数を表すことができる（第３図
（Ａ）及び（Ｂ））。これに対して法m₀、m₁、m₂及びm₃の剰余データD₀、
D₁、D₂及びD₃を用いたRNSデータにおいては、次式、 S_RNS＝Ｍ−１ ……（32）で表される値S_RNSの領域を用いて正数及び負数を表現す
ることができる（第３図（Ｃ））。従つてRNSデータにおいては、値Ｍが偶数の場合、値S
_RNSが値０から値M/2−１の領域にバイポーラのバイナリ
データで表される領域に対応して値S₀が値０から値M/2
−１まで連続する正数を割り当て、値S_RNSが値M/2から
値Ｍ−１の領域に値S₀が値−M/2から値−１まで連続す
る負数を割り当てることにより、当該RNSデータの演算
処理作業を簡略化することができる。これに対してデコーダ回路においては、第４図に示す
ように、MRCの手法によつて復調された加算データの値S
_Aが値０から値M/2−１の領域にあるとき（すなわち値S₀
が値０から値M/2−１まで連続する正数に対応すると
き）（第４図（Ａ）及び（Ｂ））、ｋビットのバイナリ
データの正数の領域（すなわち値S_BOが値０から値M/2−
１の領域でなる）に割り当て（第４図（Ｃ））、加算デ
ータの値S_Aが値M/2＋１から値Ｍ−１の領域にあるとき
加算データの最大値Ｍ−１（すなわちRNSデータで表さ
れる値−１）が、ｋビツトのバイナリデータの最大値2^k
−１（すなわちバイナリデータで表される値−１）にな
るように、バイナリデータの負数の領域に割り当てる必
要がある。すなわち第５図に示すように、RNSデータを復調した
加算データD_Aにおいては、上位14ビツトの加算データで
なることから、加算値S_Aが値M₁₅/2（この場合値M₁₅は、
加算データD_Aがm₄でスケーリング処理されたことから法
m₀〜m₄の最小公倍数Ｍ＝240240の1/15の値16016でな
る）から値M₁₅−１の範囲で負数を表現するのに対し
（第５図（Ａ））、ｋビツトのバイナリデータにおいて
は、最上位ビツトに値１が立つ値Ｓが値2^k-1から値2^k−
１の範囲で負数が表現される（第５図（Ｃ））。従つて当該加算データD_Aの負数を表す最小値（すなわ
ち値M₁₅/2）が、負数を表す当該バイナリデータの最小
値（すなわち値2^k-1）になるように加算データD_Aに所定
値を加算して加算データD_Aを所定のデータ（以下変換デ
ータと呼ぶ）に変換すれば、当該変換データの値S_TRに
おいて、加算データD_Aの値が負数を表す場合、最上位ビ
ツトが値０から値１に切り換わる。かくして変換データを得る際の加算値を所定の値に選
定することにより、当該変換データの最上位ビツトを用
いて加算データD_Aの正負数を識別することができる。このようにすれば、加算データD_Aが正数を表す値か否
かを加算データD_Aに所定値を加算して最上位ビツトだけ
を出力するだけの簡易な構成を用いて、正負数を識別す
ることができ、その分全体としてデコーダ回路40の構成
を簡略化することができる。さらにこの実施例においては、加算データD_Aのうちの
上位12ビツトだけを用いて正負数を識別するようになさ
れ、その分全体の構成を簡略化するようになされてい
る。すなわち14ビツトの加算データD_Aを用いる場合におい
ては、次式で表される値184を加算すれば、負数を表す加算データD
_Aが入力された際に、最上位ビツトを値１に変化させる
ことができる。これに対して、上記12ビツトを用いて識別する場合に
おいては、２ビツト分切り下げたことにより、値184を
値2²で除算して得られる値46を加算すれば、負数を表す
加算データD_Aが得られた際に、最上位ビツトを値１に変
化させることができる。かくして加算データ発生回路95は、値46の加算データ
D_C2を出力し、加算回路93と共にデータ変換回路92から
出力された加算データD_Aに値46を加算し、その最上位ビ
ツトのデータを識別信号D_Jとして出力するデータ識別回
路を構成する。加算回路95は、ラツチ回路97を介して加算データD_Aを
受け、当該加算データD_Aに加算データ発生回路98から出
力される加算データD_C3を加算して出力する。すなわち加算回路96は、バツフア回路99を介して得ら
れるバイポーラ切換信号D_BIUNを、ラツチ回路100を介し
て得られる識別信号D_Jと共にアンド回路101を介して受
け、識別信号D_Jの論理レベルが論理「１」に立ち上がる
タイミングで加算データ発生回路98から出力される値36
8（すなわち2^k−M₁₅でなる）加算データD_C3を加算して
出力する。その結果加算回路96においては、加算データD_Aが負数
を表してなるときには、加算データD_Aに対して値368を
加算したバイナリデータが得られ、逆に正数を表してな
るときには、加算データD_Aをそのまま出力する。かくして加算データD_Aをバイポーラのバイナリデータ
に変換して出力することができる。これに対して加算回路96は、バイポーラ切換信号D
_BIUNが切り換わると、識別信号D_Jの論理レベルに無関係
に切換データD_C3をそのまま出力する。その結果加算回路96においては、バイポーラ切換信号
D_BIUNを切り換えることにより、必要に応じてバイポー
ラのバイナリデータを切り換えて出力することができ
る。加算回路96は、当該14ビツトのバイナリデータのうち
上位13ビツトをラツチ回路102及びバツフア回路103を介
して出力すると共に当該バイナリデータの最上位ビツト
を反転増幅回路104、ラツチ回路105及びバツフア回路10
6を介して出力することにより、オフセツトバイナリで
なるバイナリデータD_BO0を出力する。（G3）実施例の動作以上の構成において、値７、11、13、16及び15の法m₀
〜m₄で表されるRNSデータD_ROは、MRCの手法に基づいて
順次スケールダウン処理されて加算データD_Aに変換され
る。このとき加算データD_Aを得る前の８ビツトの加算デー
タD_A4の段階で所定ビツトに値１を加算することによ
り、８ビツトの加算回路83を用いて丸め処理した加算デ
ータD_Aを得ることができ、その分全体の構成を簡略化す
ることができる。さらにこのとき、法m₃を２のべき乗で表される値16に
選定すると共に２のべき乗で表される値2⁴の法m₃に関し
て最初にスケールダウン処理することにより、MRC処理
に要する回路の構成を簡略化して、値15のm₄でスケーリ
ング処理した加算データD_Aを出力することができる。加算データD_Aのうち上位12ビツトが加算回路93におい
て値46だけ加算され、その加算結果の最上位ビツトが加
算データD_Aの値S_Aが正数を表しているか否かを識別する
識別信号D_Jとして出力される。さらに加算データD_Aは、加算回路96において識別信号
D_Jに基づいて値０又は値368が加算され、その結果負数
を２の補数で表してなるバイポーラのバイナリデータD
_BO0を得ることができる。さらに加算データD_Aにおいては、バイポーラ切換信号
D_BIUNが切り換わると値０から値2^k−１まで連続する整
数を表すバイナリデータD_BO0を得ることができる。（G4）実施例の効果以上の構成によれば、スケールダウン処理した後、加
算データを得るまでの段階において、データの所定ビツ
トに値１を加算することにより、バイナリデータに変換
された加算データを直接丸め処理する場合に比して、簡
易な構成の加算回路を用いて丸め処理することができ、
その分全体の構成を簡略化することができる。（G5）他の実施例（１）なお上述の実施例においては、RNSデータをバ
イナリデータに変換する際に丸め処理すると共にスケー
リング処理する場合について述べたが、本発明はこれに
限らず、必要に応じて丸め処理だけするようにしても良
い。（２）さらに上述の実施例においては、加算回路83に
おいてオーバフローしないように所定ビツトに値１を加
算するようにした場合について述べたが、本発明はこれ
に限らず、必要に応じてオーバフローするようにしてそ
の分ビツト長の長い加算データを加算回路76に出力する
ようにしてもよい。このようにしても14ビツト長の加算
データに対して加算処理する場合に比して、８ビツト長
の加算データに対して加算処理すれば良く、その分全体
の構成を簡略化することができる。（３）さらに上述の実施例においては、所定ビツトに
値１を加算した14ビツトの加算データを得、13ビツトの
バイナリデータを出力する場合について述べたが、出力
するビツト長はこれに限らず、例えば必要に応じて出力
するビツト長を、値１加算したビツトに応じて切り換え
るようにしても良い。（４）さらに上述の実施例においては、値７、11、1
3、15及び16の５つの法m₀〜m₄についてRNSデータからバ
イナリデータに変換する場合について述べたが、法の数
及び値はこれに限らず、必要に応じて種々の値に選定し
得る。（５）さらに上述の実施例においては、加算データを
バイポーラのバイナリデータに変換して出力する場合に
ついて述べたが本発明はこれらに限らず必要に応じて例
えば直接出力するようにしても良い。（６）さらに上述の実施例においては、本発明をデイ
ジタル映像信号をフイルタリング処理するデイジタルフ
イルタ回路のデコーダ回路に適用した場合について述べ
たが、本発明はこれに限らず、例えばオーデイオ信号、
ビデオ信号等のデイジタル信号処理回路に広く適用する
ことができる。Ｈ発明の効果以上のように本発明によれば、加算データを得る前の
ビツト長の短いデータに対して所定ビツトに値１を加算
して丸め処理することにより、全体として簡易な構成の
デコーダ回路を得ることができる。

【図面の簡単な説明】第１図は本発明によるデコーダ回路の基本的構成を示す
ブロツク図、第２図（Ａ）、（Ｂ）及び（Ｃ）は本発明
によるデコーダ回路の一実施例を示すブロツク図、第３
図、第４図及び第５図はその動作の説明に供する略線
図、第６図は信号処理回路の構成を示すブロツク図、第
７図はそのデコーダ回路の構成を示すブロツク図であ
る。３、35、40……デコーダ回路、13〜15、17、23、25、3
0、50〜53、57〜59、65、66、70、71、……ROMテーブル
回路、22、36、76、83、93、96……加算回路、92……デ
ータ変換回路、95、98……加算データ発生回路。

フロントページの続き (72)発明者稲場義明東京都品川区北品川６丁目７番35号ソニー株式会社内 (56)参考文献特表昭61−501419（ＪＰ，Ａ) 実開昭59−126337（ＪＰ，Ｕ) ＩＥＥＥＴｒａｎｓ．ＣｉｒｃｕｉｔｓＳｙｓｔ．，ｖｏｌ．ＣＡＳ− 32，Ａｐｒ．1985，Ｒ．ＲａｍｎａｒａｙａｎａｎｄＦ．Ｊ．Ｔａｙｌｏｒ，ＯｎＬａｒｇｅＭｏｄｕｌｉＲｅｓｉｄｕｅＮｕｍｂｅｒＳｙｓｔｅｍＲｅｃｕｒｓｉｖｅＤｉｇｉｔａｌＦｉｌｔｅｒｓ，ｐｐ．349− 359 ＩＥＥＥＴｒａｎｓ．ＣｉｒｃｕｉｔｓＳｙｓｔ．，ｖｏｌ．ＣＡＳ− 31，Ｍａｙ．1984，Ｄ．Ｄ．ＭｉｌｌｅｒａｎｄＪ．Ｎ．Ｐｏｌｋｙ，ＡｎＩｍｐｌｅｍｅｎｔａｔｉｏｎｏｆｔｈｅＬＭＳＡｌｇｏｒｉｔｈｍｉｎｔｈｅＲｅｓｉｄｕｅＮｕｍｂｅｒＳｙｓｔｅｍ，ｐｐ．452− 461

Claims

(57)【特許請求の範囲】１．複数の入力剰余データを各法に関する乗法逆元を用
いて順次複数のスケールダウン処理段においてスケール
ダウン処理をすることによつて各処理段から複数の剰余
データを得、当該各処理段の剰余データをそれぞれ所定
の法で乗算処理した後、加算データを得ることにより、
上記複数の入力剰余データをバイナリデータに復調する
ようになされたデコーダ回路において、所定の上記スケールダウン処理段を介して上記入力余剰
データをスケールダウン処理することによつて得た第
１、第２、第３及び第４の剰余データに基づいて、当該
第１、第２及び第３の剰余データを上記各法のうちの第
１の法に関してスケールダウン処理した第５、第６及び
第７の剰余データを出力する第１のテーブル手段と、上記第５、第６及び第７の剰余データに基づいて、当該
第５及び第６の剰余データを上記各法のうちの第２の法
に関してスケールダウン処理した第８及び第９の剰余デ
ータを出力する第２のテーブル手段と、上記第８及び第９の剰余データに基づいて、当該第８の
剰余データを上記各法のうちの第３の法に関してスケー
ルダウン処理した第10の剰余データを得、当該第10の剰
余データに対して上記第１、第２及び第３の法をそれぞ
れ乗算して得られる第１の乗算データに、上記第９の剰
余データに対して上記第１及び第２の法をそれぞれ乗算
して得られる第２の乗算データを加算した第１の加算デ
ータを出力する第３のテーブル手段と、上記第７の剰余データに基づいて、当該第７の剰余デー
タに対して上記第１の法を乗算した第３の乗算データを
出力する第４のテーブル手段と、上記第３の乗算データに上記第４の剰余データを加算し
て第２の加算データを得ると共に、当該第２の加算デー
タの所定ビツトに丸め処理のための値１を加算して第３
の加算データを生成する第１の加算手段と、上記第１の加算データと上記第３の加算データとを加算
して上記バイナリデータを出力する第２の加算手段とを具えることを特徴とするデコーダ回路。