JPH01126829A - デコーダ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 以下の順序で本発明を説明する。

Ａ産業上の利用分野 Ｂ発明の概要 Ｃ従来の技術（第６図及び第７図） Ｄ発明が解決しようとする問題点（第６図及び第７図） Ｅ問題点を解決するための手段（第１図）Ｆ作用（第１
図） Ｇ実施例（第１図〜第５図） （Ｇ１）実施例の原理（第１図） （Ｇ２）実施例の構成（第２図〜第５図）（Ｇ３）実施
例の動作（第２図〜第５図）（Ｇ４）実施例の効果 （Ｇ５）他の実施例 Ｈ発明の効果 Ａ産業上の利用分野 本発明はデコーダ回路に関し、例えばディジタルフィル
タ回路等のディジタル信号処理回路に適用して好適なも
のである。

Ｂ発明の概要 本発明は、ＭＲＣの手法を用いてＲＮＳデータをバイナ
リデータに復調するデコーダ回路において、スケールダ
ウン処理した後加算データを得るまでの間のビット長の
短いデータに対して、所定ビットに値１を加算すること
により、全体として簡易な構成で丸め処理機能を備えた
デコーダ回路を得ることができる。

Ｃ従来の技術 従来、ディジタル信号処理回路においては、剰余演算法
を利用して演算処理するシステム（ｒｅｓｉｄｕｅ　ｎ
ｕｍｂｅｒ　ｓｙｓｔｅｍ　（ＲＮＳ）　）が提案され
ている（　ｒ　Ｉ　ＲＥ　ｔｒａｎｓａｃｔｉｏｎｓ　
ｏｎ　ｅｌｅｃｔｒｏｎｉｃ　ｃｏｍｐｕｔｅｒｓ　Ｊ
　Ｖｏｌ、　ＥＬ−８，Ｎｏ、６．　Ｊｕｎｅ　１９５
９１１：ｌＰ。

１４０−１４７　　ｒ　Ｉ　ＥＥＥ　ｃｏｍｐｕｔｅｒ
　Ｊ　Ｖｏｌ、１７　、　Ｎｏ。

５　、　Ｍａｙ　１９８４．　ｐｐ、５Ｏ−６１）。

この手法を用いてディジタル信号処理システムとして例
えばディジタルフィルタ回路を構成すれば、演算処理の
際の桁上げ処理が不要になることから、高精度かつ高速
度でディジタル信号を演算処理することができる。（「
電子通信学会論文誌Ｊ　　’８４／４　Ｖｏｌ、　　Ｊ
６７−１）　Ｎｏ、４　ｐｐ、　５３６−５４３）。

すなわち第６図に示すように、エンコーダ回路１は、バ
イナリコードの入力データ（以下バイナリデータと呼ぶ
）で構成されたディジタル映像信号ＤＢ＋を受け、これ
を互いに素な関係の例えば値７．１１．１３及び１５で
なる４つの正の整数ｍｅ、ｆｆ１ｌ　％　ｍ２　、Ｉｎ
３で剰余演算してそれぞれ整数ｍ６　、　ｆｆ１４　、
　ｍ２　、ｆｆ１３に対応する剰余データをディジタル
フィルタ回路２に出力する。

その結果、ディジタルフィルタ回路２には、法ｍｏ、、
ｍ１．．ｍ２、ｍ３によって表される剰余データで構成
されるデータＤＲ＋　（以下ＲＮＳデータと呼ぶ）が得
られ、これをそれぞれ演算処理することにより、バイナ
リデータを直接演算処理する場合に比して格段的に高速
度で、所望の演算処理を実行することができる。

第７図に示すように、デコーダ回路３は、例えばＭ　Ｒ
Ｃ（ｍｉｘｅｄ　ｒａｄｉｘ　ｃｏｎｖｅｒｓｉｏｎ）
の手法に基づいて、ディジタルフィルタ回路２から出力
されるＲＮＳデータＩ）＋ｔｏをバイナリデータに復調
してディジタル信号Ｉ）ｉ＋ｏとして出力する。

すなわち法ｍ６　、ｍｌ　、ｒｎｚ及びｍ、に関する剰
余データＤ０、Ｄ１１Ｄ２及びＤ３で構成されたＲＮＳ
データＩ）ｘｏのうち、法ｍｏ、ｍ、及′びｍ２に関す
る剰余データＤ０、ＤＩ及びＤ２をラッチ回路１０．１
１及び１２を介してＲＯＭ　（ｒｅａｄ　ｏｎｌｙ　ｍ
ｅｍｏｒｙ）テーブル回路１３．１４及び１５にそれぞ
れ与える。

さらにＲＯＭテーブル回路１３．１４及び１５は、法ｍ
３に関する剰余データＤ３をラッチ回路１６を介して受
け、剰余データＤ０、Ｄｌ、Ｄ２及びＤ３の値に対応す
る所定の剰余データＤＩＧ、Ｄｌｌ及びり、２を出力す
る。

すなわち法ｍｉに関するＸの剰余を、記号ＭＯＤを用い
て次式、 ｒ　、＝　ｘＭＯＤｍｌ　　　　　　　　　　＝　（１
）で表して、次式、 １　＝（ｘｔ・ｘ）ＭＯＤｍ＋　　　　　　　　　・−
・・（２）０≦Ｘ　ｉ　＜　ｍ　ｉ　　　　　　　　　
　　　　・・・・・・　（３）で表される値Ｘ、を法ｍ
ｉに関するＸの乗法逆光と定義する。

ＲＯＭテーブル回路１３は、剰余データＤ０及びＤ３の
値をｒｏ及びｒ３とおき、法ｍ。に関する値ｍ３　（す
なわち剰余データＤ３の法でなる）の乗法逆光Ｘ（１３
を用いて、次式、 ｒ、ｏ＝　（（ｒｏ−ｒ３ＬＸｏ：＋）　ＭＯＤｍｏ・
・・・・・（４） で表される値ｒ、。の剰余データＤＩｌ）を出力する。

因に、この明細書においては、所定の法に関する乗法逆
光を用いて（４）式で表されるような剰余データを出力
する処理を、それぞれスケールダウン処理と呼び、乗法
逆光が法ｍ、に関する法ｍ、の乗法逆光Ｘｉｊでなると
き、これを法ｍｊに関するスケールダウン処理と呼ぶ。

これに対してＲＯＭテーブル回路１４は、剰余６一 データＤ、の値をｒ、とおき、法ｍ、に関する値ｍ３の
乗法逆光Ｘ１３を用いて、次式、ｒ、、−（（ｒ、−ｒ
３）・ｘ、３）　ＭＯＤｍ。

・・・・・・（５） で表される値ｒ１１の剰余データＤ　Ｉ　１を出力する
。

さらにＲＯＭテーブル回路１５は、剰余データＤ２の値
をｒ２とおき、法ｍ２に関する値ｍ３の乗法逆光Ｘ２３
を用いて、次式、 ｒ、２＝　（（ｒｚ　　ｒ３ＬＸｚ３）　ＭＯＤｍｚ・
・・・・・（６） で表される値ｒ１２の剰余データＩ）＋ｇを出力する。

かくしてＲＯＭテーブル回路１３．１４及び１５は、そ
れぞれ法ｍ３に関してＲＮＳデータＤＲＯをスケールダ
ウン処理して剰余データＤＩＧ、Ｄｌｌ及びＩ）＋ｇを
出力するスケールダウン処理手段を構成する。

ＲＯＭテーブル回路１７は、ラッチ回路１６及び１８を
介して法ｍ３の剰余データＤ３を受けると共にラッチ回
路１９を介してＲＯＭテーブル回路１５から出力される
剰余データＤＩ２を受け、次式、 ＳＡ、＝　ｒ、２−ｍ３＋ｒ３　　　　　　・・・・・
−（７）で表される値ＳＡＩの加算データＤＡ＋をラッ
チ回路２０及び２１を介して加算回路２２に出力する。

かくしてＲＯＭテーブル回路１７は、剰余データＤＩ２
を法ｍ、ｌで乗算処理する乗算手段を構成すると共にそ
の結果得られる乗算データ（ｒ、２・ｍ３）と、剰余デ
ータＤ３を加算する加算手段を構成する。

これに対してＲＯＭテーブル回路２３は、ラッチ回路２
４及び１９を介して剰余データＤＩＧ及びＩ）＋ｚを受
け、法ｍ０に関する値ｍｚ（すなわち剰余データＤ２の
法でなる）の乗法逆光ＸＯＺを用いて、次式、 ｒ、Ｏ＝　（（ｒ、Ｏ−ｒ、２）−ｘＯ２）ＭＯＤｍｏ
・・・・・・　（８） で表される値ｒ２゜の剰余データＤ２゜を出力する。

これに対してＲＯＭテーブル回路２５は、ラッチ回路２
６及び１９を介して剰余データＤ１１及びＩ）＋ｚを受
け、法ｍＩに関する値ｍ２の乗法逆光ＸＩ２を用いて、
次式、 ｒｚ＋＝　（（ｒ＋ｏ　　ｒ＋ｚＬＸ＋ｄ　ＭＯＤｍ＋
・・・・・・（９） で表される値ｒｚ＋の剰余データＤ２＋を出力する。

かくしてＲＯＭテーブル回路２３及び２５は、それぞれ
法ｍ２に関するスケールダウン処理を実行して、剰余デ
ータＤ２゜及びＤ２＋を出力するスケールダウン処理手
段を構成する。

ＲＯＭテーブル回路３０は、ＲＯＭテーブル回路２３及
び２５から出力される剰余データＤ２゜及びＩ）ｚ＋を
ラッチ回路３１及び３２を介して受け、次式、 ＳＡ、＝ｒ、、−ｍ、−ｍ、・ｍ３＋ｒ　ｚ、−ｍｚ−
ｍ３・・・・・・　（１０） で表される値ＳＡＺの加算データＤＡ２をラッチ回路２
７を介して加算回路２２に出力する。

その結果加算回路２２を介して（７）式及、び（１０）
式から、次式、 ５Ａ＝ＳＡＩ＋Ｓ＾２ ＝　ｒ　ｚｏ＋ｍ＋＋ｍ２・ｍ、、十ｒ　ｚ＋−ｍｚ・
ｍｘ＋　ｒ　１２−ｍ、＋　ｒ３　　　　　　・・・・
・・（１１）の関係式で表される値ＳＡのバイナリコー
ドで表された出力データを得ることができ、法ｍ０〜ｍ
３の剰余データＤ０〜Ｄ３で構成されたＲＮＳデータＩ
）＋ｔｏをバイナリデータＩ）Ｂｏに変換することがで
きる。

かくしてＲＯＭテーブル回路３０は、剰余データＤ２゜
及びＩ）ｚ＋をそれぞれ所定の法ｍ　、　−ｍ　、・ｍ
３及びｍ２・ｍ３で乗算処理する乗算手段を構成すると
共にその結果得られる乗算データを加算処理する加算手
段を構成する。

従って当該ＭＲＣの手法においては、所定の法に関する
スケールダウン処理を順次並列的に繰り返すことにより
、段階的にスケールダウン処理に要する剰余データの数
を低減してＲＮＳデータの法に対応する複数の剰余デー
タを得、当該剰余データを所定の法を用いて乗算処理し
た後、加算データを得ることにより、ＲＮＳデータをバ
イナリデータに変換するようになされたものでなる。

Ｄ発明が解決しようとする問題点 ところで、この種のデコーダ回路においては、バイナリ
データを出力する際に、加算データの所定のビットに値
１を加算した後、当該加算ビット以下を切り捨てて出力
するいわゆる丸め処理の機能を備えたものがある。

ところが、このようにして得られた加算データに対して
直接所定ビットに値１を加算して丸め処理して出力する
ためには、−段余分に加算回路２２と同じビット長の加
算回路を設けなければならず、その分デコーダ回路全体
の構成が煩雑になる問題がある。

本発明は以上の点を考慮してなされたもので、全体とし
て簡易な構成で丸め処理機能を備えたデコーダ回路を提
案しようとするものである。

Ｅ問題点を解決するための手段 かかる問題点を解決するため本発明においては、ＲＮＳ
データＤＲＯを順次スケールダウン処理してＲＮＳデー
タＤＲＯの各法ｍ０、ｍｌ、、ｍｚ、ｍｚに対応する複
数の剰余データＤ２０％　Ｄ２１、Ｄ１□、Ｄ３を得、
剰余データＤ２゜、Ｄ２いＤ＋□、Ｄ３をそれぞれ所定
の法ｍ１・ｍｚ・ｍｚ、ｍｚ・ｍｚ、ｍｚで乗算処理し
た後、加算データＤＩ１０を得ることにより、ＲＮＳデ
ータＩ）＋ｔｏをバイナリデータＤＢＯに復調するよう
になされたデコーダ回路３５において、スケールダウン
処理した後、加算データＩ）ｎ。

を得るまでの間の所定のデータＤＡＩに対して、所定ビ
ットに値ｌを加算する加算回路３６を備えるようにする
。

Ｆ作用 スケールダウン処理した後当該加算データＤｌｌ。

を得るまでの間の所定のデータＤＡＩに対して所定ビッ
トに値１を加算するようにすれば、ビット長の短い加算
回路３６を用いて丸め処理することができる。

Ｇ実施例 以下図面について、本発明の一実施例を詳述する。

（Ｇ１）実施例の原理 第７図との対応部分に同一符号を付して示す第１図にお
いて、３５は全体としてデコーダ回路を示し、ラッチ回
路２０及び２１間に８ビツトの加算回路３６を設け、加
算データＩ）ｉ＋ｏに代えて加算データＤＢｏを得る前
のデータ（この場合は加算データＤＡＩでなる）に丸め
処理データＤ、を加算することにより、加算データＤ！
ｌｏの所定ビットに値１を加算するようにしたものであ
る。

具体的には、各法ｍ０、ｍＩ、ｍｚ及びｍ、を値７．１
１．１３及び１５に選定したことにより、（１）及び（
４）式から最大で値１２及び１４でなる剰余データＤＩ
□及びＤ３が得られる。

従って、（７）式から次式、 ＳＡＩ□８≦１２　Ｘ　１５　＋　１４≦１９４　　　
　　　　　　　・・・・・・（１２）の関係式で加算回
路３６に入力される加算データＤＡＩの最大値ＳＡＩ□
、を表すことができる。

すなわち加算データＤＡ、においでは、最大値として値
１９４のデータが得られ、加算データＤＡＩを８ビツト
長で表すことができ、さらに次式％式％（１３） で表される値６１を加算しても、最上位ビットを越える
桁上げが生じないことが解る。

従って値６１について、次式 ％式％（１４） の関係式を得ることができ、２５で表される最下位ビッ
トから５ビツト目までの範囲で当該加算回路３６で値１
を加算するようにすれば、加算回路３６から出力される
加算データにおいて、ビット長が変化しないことが解る
。

従って加算回路３６において、最下位ビットから５ビツ
ト目までの範囲で値１を加算するようにすれば、加算回
路２２の構成を代えずにそのまま用いて、加算回路２２
から出力される加算データＤＢｏにおいて、その最下位
ビットから５ビツト目までの範囲で値１を加算した場合
と同様の加算結果を得ることができる。

これに対して、加算データＤＩＩＯにおいては、法ｍ０
〜ｍ３の最小公倍数Ｍが次式 ％式％ で表されることから、最大値として値１５０１４　　（
すなわち値Ｍ−１でなる）のデータが得られる。

従ってこの値１５０１４のデータをバイナリデータで表
す場合、次式 ％式％（１６） で表される関係式を解いて、値ｎ−１４が得られ、１４
ビツト長のデータで表されることが解る。

従って加算データＤＢＯの所定ビットに値１を加算して
丸め処理する場合は、別途１４ビツトの加算回路が必要
になる。

かくして、従来のように加算データＤＢＯを直接丸め処
理する場合においては、丸め処理用に１４ビツトの加算
回路が必要になるのに対し、当該加算回路３６を用いて
最下位ビットから５ビツト目までの範囲で値１を加算す
ることにより、８ビツトの加算回路３６を用意すれば所
望のビットに値ｌを加算した加算データＩ）Ｂｏを得る
ことができ、その分全体の構成を簡略化することができ
る。

（Ｇ２）実施例の構成 第２図において、４０は全体としてデコーダ回路を示し
、値７．１１．１３及び１５の法ＩＱ、ｍｌ、ｍ２及び
ｍ３に加えて２のべき乗で表される値１６の法ｍ４を用
いて表されたＲＮＳデータＤＲＯをＭＲＣの手法を用い
てバイナリデータに変換する。

すなわち、ＲＮＳデータＩ）ｔｏを構成する剰余データ
Ｄ０、Ｄｌ、Ｄ２及びＤ３　（すなわち法ｍ０、ｍ、、
ｍｇ及びｍ３に対応する）をそれぞれバッファ回路４１
．４２．４３及び４４とラッチ回路４５．４６．４７及
び４８を介してＲＯＭテーブル回路５０．５１．５２及
び５３にそれぞれ受ける。

ＲＯＭテーブル回路５０．５１，５２及び５３は、それ
ぞれ剰余データＤ０、ＤＩ、Ｄｚ及びＤ３に加えてバッ
ファ回路５４及びラッチ回路５５を介して法ｍ４が値１
６でなる剰余データＤ４を受け、それぞれ法ｍｏ　、ｍ
、、ｍ、及びｍ３の剰余データＤＩ６、ＤＩｌ、ＤＩ！
及びＤＩ、を出力する。

すなわち、値７．１１．１３及び１５の法ｍ０、ｍ１１
ｍ２及びｍ３に関する値１６　（すなわち法ｍ４でなる
）の乗法逆光をそれぞれ値ｘ０いＸＩ４、Ｘ２４及びＸ
３４とおいて、次式、 ｒ　＋ｏ＝　（（ｒ　ｏ　　ｒ　ｎ）・Ｘ０４）　ＭＯ
Ｄｍ。

＝１７＝ ・・・・・・　（１７） ｒ、、＝　　（（ｒ＋　　ｒ４ＬＸ＋４）　ＭＯＤｍ＋
・・・・・・　（１８） ｒ、２＝　　（（ｒｚ　　ｒ４）・Ｘｚ４）　ＭＯＤｍ
ｚ・・・・・・　（１９） ｒ＋３＝　　（（ｒ３　　ｒｚＬＸ３４）　　ＭＯＤｍ
３・・・・・・　（２０） で表される値ｒ、。、　、いｒ１□及びｒｌｌの剰余デ
−タＤＩＧ、ＤＩＩ％ＤＩ２及びＤｌ３を出力して２の
べき乗で表される値１６の法ｍ４に関してスケールダウ
ン処理する。

ＲＯＭテーブル回路５７．５８及び５９は、ラッチ回路
６０．６１及び６２を介して剰余データＤ、。、ＤＩｌ
及びＤＩ□をそれぞれ受けると共にラッチ回路６３を介
して剰余データＤＩ３を受け、それぞれ法ｍＱ、ｍｌ及
びｍ２の剰余データＤ２０、Ｉ）ｚ＋及びＤ２□を出力
する。

すなわち、値７．１１及び１３の法ｍ。−、ＴｒｙＩ及
びｍ２に関する値１５（すなわち法ｍ３でなる）の乗法
逆光を、それぞれ値ＸＯ３、ＸＩ３及びｘｚ３とおいて
、次式、 ｒ　ｚｏ＝　（（ｒ　＋ｏ　　ｒ　＋＋Ｌ　Ｘ０３）　
ＭＯＤｍ。

・・・・・・（２１） ｒｚ、＝　（（ｒ、、−ｒ、３）・ｘ、、）ＭＯＤｍ。

・・・・・・（２２） ｒ　ｚｚ＝　（（ｒ　１２　　ｒ　＋３）・Ｘ２３）　
ＭＯＤｍｚ・・・・・・（２３） で表される値ｒ２いｒｚ＋及びｒ２□の剰余データＤ２
０、ＤＨ及びＤ２□を出力して法ｍ３に関してスケール
ダウン処理する。

さらにＲＯＭテーブル回路６５及び６６は、ラッチ回路
６７及び６８を介して当該剰余データＤ２゜及びＤ！＋
をそれぞれ受けると共にラッチ回路６９を介して剰余デ
ータＤ、を受け、法ｍ０及びｍ、の剰余データＤ３Ｇ及
びＤ３１を出力する。

すなわち、値７及び１１の法ｍ０及びｍ、に関する値１
３（すなわち法ｍ２でなる）の乗法逆光を値ＸＯ２及び
値ｘ＋ｚとおき、次式 ％式％ で表される値ｒ３゜及びｒ３１の剰余データＤ３゜及び
Ｄ３１を出力して法ｍ２に関してスケールダウン処理す
る。

ＲＯＭテーブル回路７０及び７１は、当該剰余データＤ
３０及びＤ３１をラッチ回路７２及び７３を介して受け
、次式 ％式％ で表される値ＳＡ３の加算データＤＡ３の上位６ビツト
及び下位８ビツトの加算データ　Ｄ　Ａ３ｔ＋及びＤＡ
３Ｌをそれぞれラッチ回路７４及び７５を介して加算回
路７６に出力する。

これに対してＲＯＭテーブル回路７８及び７９は、ラッ
チ回路６９及びラッチ回路８０を介して剰余データＤ２
□及び剰余データＤＩ３を受け、次式３式％ で表される値ＳＡ４の加算データＤＡ４の上位４ビツト
及び下位４ビツトの加算データ　Ｄ　Ａ４Ｕ及びＤ　Ａ
４Ｌをそれぞれラッチ回路８１及び８２を介して加算回
路８３に出力する。

加算回路８３は、デコーダ回路８５から反転増幅回路８
６．８７及び８８を介して丸め処理データとして出力さ
れる加算データＤＣＩを加算データＤ　Ａ４Ｕ及びＤ　
Ａ４Ｌに加算した後、ラッチ回路８９−２１＝ 及び９０を介して加算回路７６に出力する。

かくして加算回路７６においては、デコーダ回路８５か
ら出力される加算データＤＣＩの値が値Ｏのとき、（２
６）式及び（２７）式から次式、Ｓ　６　＝　ｒ　３６
−ＩＴＬ　１−ｍ　Ｚ　・ＩＴＬ３＋　ｒ　３１−　ｍ
２　・ｍ３＋　ｒ　ｚ２・ｍ３＋　ｒ　、３ ＝ｒ　１ｏ４１４３・１５　＋ｒ　：ｉ＋４３・１５＋
ｒ、□・１５＋ｒ＋３　　　　　　　・・・・・・（２
８）の関係式で表される値ＳＡの加算結果を得ることが
できる。

従って次式、 ＳＡ＝Ｓａ−ｍ、＋ｒ４ −（ｒ３゜・１１・１３・１５＋ｒ３＋・１３・１５＋
　ｒ　ｚｚ４５＋ｒ　１３）’１６＋　ｒ　ａ＝ｒ　３
ｏ４１４３４５４６＋ｒ　３＋４３４５４６＋ｒ２□・
１５・１６＋ｒ＋ｉ・１６＋ｒ４・・・・・・　（２９
） の関係式で表されるように、演算処理すればＲＮＳデー
タＤＲｏを値ＳＡのバイナリデータに復調することがで
きる。

さらにこの場合、加算結果ＳＡを２のべき乗で表された
法ｍ４の指数部の値４に対応して４ビットだけビットシ
フトして値ｒ４でなる剰余データＤ４を加算するように
すれば、ＭＲＣの手法で表される加算データを得ること
ができる。

従って、最初にスケールダウン処理する法ｍ。

を２のべき乗で表される値２４に設定したことにより、
４ビツトビツトシフトして剰余データＤ４を加算すれば
、ＲＮＳデータＤＲＯをバイナリデータに復調し得、（
２９）式右辺第４項で表される値ｒ１３・１６の乗算デ
ータを出力するＲＯＭテーブル回路を省略することがで
きると共にＲＯＭテーブル回路７０及び７１と７８及び
７９において値１６を乗算処理する必要がないので、そ
の分ＲＯＭテーブル回路の構成を簡略化することができ
る。

かくして全体として簡易な構成のデコーダ回路４０を得
ることができる。

さらにこの実施例においては、加算回路７６において（
２９）式で表される加算データに代えて、（２８）式で
表される１４ビツトの加算データＤＡを出力することに
より、スケーリング処理した加算データＤＡを出力する
ようになされている。

すなわちＭＲＣの手法を用いて、法ｍ０〜ｍ４で表され
るＲＮＳデータから得られる加算データにおいては、法
ｍ。−＝４の最小公倍数が次式、＝７・１１・１３・１
５・１６ ＝　２４０２４０　　　　　　　　　　　・・・・・・
（３０）で表されることから、次式、 ２”−’−１≦２４０２３９≦２’−１　　　・・・・
・・（３１）で表される関係式を解いてｎ＝１８の値が
得られ、全体として１８ビツトのバイナリデータでＲＮ
ＳデータＤ、。を表すことができる。

従って（２９）式で表される加算データを得るようにす
ると、加算回路７６に代えて１８ビツトの加算回路を用
意しなければならず、その分加算回路の構成が大型化し
、デコーダ回路４０全体の構成が煩雑化゛する問題があ
る。

この問題を解決するためこの実施例においては、１８ビ
ツトの加算データを予め４ビット分切り下げることによ
り、１４ビツトの加算データＤＡを出力するようになさ
れている。

すなわちスケーリング処理する際には、（２９）式で表
される値ＳＡを２のべき乗で表される値例えば値２４　
（すなわち法ｍ４の値と等しい値でなる）で除算した後
、剰余を除いて出力すれば良い。

このとき、法ｍ４を値１６に設定して、最初にスケール
ダウン処理したことにより、法ｍ４の剰余データＤ４の
値ｒ４が当該スケーリング処理の際得られる剰余に相当
し、法ｍ４の値１６を２のべき乗で表してなる指数部の
値４が、スケーリング処理するビット数に相当する。

すなわち、（２９）式で表される加算データをスケーリ
ング処理して４ビット切り下げる際には、（２日）式で
表されるＲＯＭテーブル回路７０．７１．７８及び７９
から出力される加算データＤＡ３ＬＩ　、、　ＤＡ３Ｌ
　、ＤＡ４Ｕ及びＤ　Ａ４Ｌをそのまま加算するだけで
、値１６で除算した分の４ビット切り下げるスケーリン
グ処理を実行することができる。

かくして法ｍ４を値１６に設定してすると共に当該法ｍ
４に関して最初にスケールダウン処理することにより、
スケーリング処理する際の加算回路の構成を簡略化する
ことができ、その分デコーダ回路４０全体の構成を簡略
化することができる。

さらにこの実施例においては、加算回路８３を用いて、
加算回路７６から出力される加算データＤＡを所定ビッ
トで丸め処理するようになされている。

すなわちデコーダ回路８５は、バッファ回路９１を介し
て入力される２ビツトの丸め処理制御信号Ｄｃを受け、
３ビツトの加算データＩ）ｃ＋の値を当該丸め処理制御
信号ＤＣの値に応じて切り換えて出力するようになされ
ている。

加算回路８３は、当該加算データｌ）ｃ＋を受け、ＲＯ
Ｍテーブル回路７８及び７９から出力された加算データ
ＤＡ４Ｕ　％　ＤＡ４Ｌに対して、最下位ビットから３
ビツト分ビットシフトさせて当該加算データＤＣＩを加
算するようになされている。

すなわち加算回路８３に入力される加算データＤＡ４（
すなわち加算データＤ　Ａ４ＬＩ及びＤ　Ａ４Ｌでなる
）においては、（１）及び（４）式から剰余データｒ２
□及びｒ１３が最大で値１２及び値１４でなることから
、第１図の加算回路３６について上述した場合と同様に
、２５で表される最下位ビットから５ビツト目までの範
囲で当該加算回路８３で値１を加算するようにすれば、
加算回路８３で桁上げが生じないことが解る。

従って加算回路８３において、最下位ビットから５ビツ
ト目までの範囲で値１を加算するようにすれば、加算回
路７６から出力される加算データＤＡにおいて、その最
下位ビットから５ビツト目までの範囲で値１を加算した
場合と同様の加算結果を、８ビツトの加算回路８３を用
いて得ることができる。

かくして、加算データＤＡを直接丸め処理する場合にお
いては、丸め処理用に１４ビツトの加算回路が必要にな
るのに対し、８ビツトの加算回路８３を用いて最下位ビ
ットから５ビツト目までの範囲で丸め処理することがで
き、その分全体の構成を簡略化することができる。

実際上この実施例においては、丸め処理制御信号ＤＣに
応じて加算データＤＣＩの値を、最上位ビットから順次
値「１、Ｏｌｏ」、値「０．１．０」及び値「０．０．
１」の間で切り換えて出力するようになされ、当該加算
データＤＣＩを３ビツト分ビットシフトさせて加算デー
タＤＡ４に加算することにより、全体として１４ビツト
の加算データＤＡに対してそれぞれ最下位ビットから５
ビツト目、４ビツト目及び３ビツト目に値１を加算する
ようになされている。

さらに、これに加えてデコーダ回路８５においては、加
算データＩ）ｃ＋の値を値「０．０．０」に切り換え得
るようになされ、丸め処理されていない加算データＤＡ
を選択し得るようになされている。

さらにこの実施例においては、当該丸め処理につき、値
１を加算したビット以下を切り捨てないで、１４ビツト
の加算データＤＡをそのまま出力するようになされ、値
１を加算したビットに応じて最上位ビットから必要なビ
ットまでを選択して用いることができるようになされて
いる。

かくしてバッファ回路４１〜４４及び５４から加算回路
７６まで全体としてＲＮＳデータＤＲＯを、バイナリデ
ータでなる加算データＤＡに変換するデータ変換回路９
２を構成する。

加算回路９３は、ラッチ回路９４を介して加算データＤ
Ａの上位１２ビツトを受けると共に加算データ発生回路
９５から出力される値１７１の加算データＤＣ２を受け
、その加算結果の最上位ビットのデータを識別信号り、
として送出する。

すなわちｎビットのバイナリデータにおいては、値Ｏか
ら値２”−１までの範囲で連続した数を表す代わりに、
負数を２の補数で表現する（以下バイポーラと呼ぶ）こ
とにより、全体として演算処理作業を簡略化し得ること
が知られている。

従ってＲＮＳデータにおいても、バイポーラのバイナリ
データに対応する領域に負数を割り当てるようにすれば
、ＲＮＳデータを構成する各剰余データＤ０〜Ｄ３の演
算処理作業を簡略化することができると考えられ、その
分ディジタルフィルタ回路２　（第６図）の構成を簡略
化することができる。

すなわち第３図に示すように、ｎビットのバイポーラで
なるバイナリデータにおいては、最上位ビットをサイン
ビットとして用いることにより、当該バイナリデータの
値Ｓが値Ｏから値２ｎ−１−１の領域で値Ｓ０が値０か
ら値２”−’−１まで連続する正数を表すことができ、
値Ｓが値２１１−１から値２”−１までの領域で、値Ｓ
０が値−２１１−１から値−１まで連続する負数を表す
ことができる（第３図（Ａ）及び（Ｂ））。

これに対して法ｍ。、ｍ、　、ｍ２及びｍ３の剰余デー
タＤ０、ＤＩ、Ｄ２及びＤ３を用いたＲＮＳデータにお
いては、次式、 Ｓ＊Ｎｓ＝Ｍ　　１　　　　　　　　　　・・”・・（
３２）Ｍ＝見ｍｉ ＝ｍｏ−ｍ、−ｍ２・ｍ３　　　　　・・−・−（３３
）で表される値Ｓ　ＲＮＳの領域を用いて正数及び負数
を表現することができる（第３図（Ｃ））。

従ってＲＮＳデータにおいては、値Ｍが奇数の場合、値
Ｓ　ＩＮＳが値Ｏから値（Ｍ−１）／２の領域にバイポ
ーラのバイナリデータで表される領域に対応して値Ｓ０
が値０から値（Ｍ−１）／２まで連続する正数を割り当
て、値Ｓ　ＩＮＳが値（Ｍ−１）／２＋１から値Ｍ−１
の領域に値Ｓ０が値−（Ｍ−１）／２から値−１まで連
続する負数を割り当てることにより、当該ＲＮＳデータ
の演算処理作業を簡略化することができる。

これに対してデコーダ回路においては、第４図に示すよ
うに、ＭＲＣの手法によって復調された加算データの値
ＳＡが値Ｏから値（Ｍ−１）／２の領域にあるとき（す
なわち値Ｓ０が値０から値（Ｍ−１）／２まで連続する
正数に対応するとき）（第４図（Ａ）及び（Ｂ））　、
ｋビットのバイナリデータの正数の領域（すなわち値５
ｉｌｏが値０から値（Ｍ−１）／２の領域でなる）に割
り当て（第４図（Ｃ））、加算データの値ＳＡが値（Ｍ
−１＞／２＋１から値Ｍ−１の領域にあるとき加算デー
タの最大値Ｍ−１（すなわちＲＮＳデータで表される値
−１）が、ｋビットのバイナリデータの最大値２に−１
（すなわちバイナリデータで表される値−１）になるよ
うに、バイナリデータの負数の領域に割り当てる必要が
ある。

すなわち第５図に示すように、ＲＮＳデータを復調した
加算データＤＡにおいては、上位１４ビツトの加算デー
タでなることから、加算値ＳＡが値（Ｍい−１）／２＋
１（この場合値Ｍ、６は、加算データＤＡが４ビット分
スケーリング処理されたことから法ｍ０〜ｍ４の最小公
倍数Ｍ　＝　２４０２４０の１／１６の値１５０１５で
なる）から値Ｍ＋６　１の範囲で負数を表現するのに対
しく第５図（Ａ）　）　、ｋビットのバイナリデータに
おいては、最上位ビットに値１が立つ値Ｓが値２に−１
から値２’−１の範囲で負数が表現される（第５図（Ｃ
））。

従って当該加算データＤＡの負数を表す最小値（すなわ
ち値（Ｍ＋６−１）／２＋１）が、負数を表す当該バイ
ナリデータの最小値（すなわち値２に−１）になるよう
に加算データＤＡに所定値を加算して加算データＤＡを
所定のデータ（以下変換データと呼ぶ）に変換すれば、
当該変換データの値５Ｔｊｌにおいて、加算データＤＡ
の値が負数を表す場合、最上位ビットが値０から値１に
切り換わる。

かくして変換データを得る際の加算値を所定の値に選定
することにより、当該変換データの最上位ビットを用い
て加算データＤＡの正負数を識別することができる。

このようにすれば、加算データＤＡが正数を表す値か否
かを加算データＤＡに所定値を加算して最上位ビットだ
けを出力するだけの簡易な構成を用いて、正負数を識別
することができ、その分合体としてデコーダ回路４０の
構成を簡略化することができる。

さらにこの実施例においては、加算データＤＡのうちの
上位１２ビツトだけを用いて正負数を識別するようにな
され、その分合体の構成を簡略化するようになされてい
る。

すなわち１４ビツトの加算データＤＡを用いる場合にお
いては、次式 ％式％（３４） で表される値６８４を加算すれば、負数を表す加算デー
タＤＡが入力された際に、最上位ビットを値１に変化さ
せることができる。

これに対して、上位１２ビツトを用いて識別する場合に
おいては、２ビット分切り下げたことにより、値６８５
を値２２で除算して得られる値１７１を加算すれば、負
数を表す加算データＤＡが得られた際に、最上位ビット
を値１に変化させることができる。

かくして加算データ発生回路９５は、値１７１の加算デ
ータＤ。２を出力し、加算回路９３と共にデータ変換回
路９２から出力された加算データＤＡに値１７１を加算
し、その最上位ビットのデータを識別信号り、として出
力するデータ識別回路を構成する。

加算回路９６は、ラッチ回路９７を介して加算データＤ
Ａを受け、当該加算データＤＡに加算データ発生回路９
８から出力される加算データＤＣ３を加算して出力する
。

すなわち加算回路９６は、バッファ回路９９を介して得
られるバイポーラ切換信号ＤＩＩＵＮを、ラッチ回路１
００を介して得られる識別信号り、と共にアンド回路１
０１を介して受け、識別信号り、の論理レベルが論理「
１」に立ち上がるタイミングで加算データ発生回路９８
から出力される値１３６９　（すなわち２ｋ　Ｍｌｂで
なる）加算データＩ）Ｇ３を加算して出力する。

その結果加算回路９６においては、加算データＤＡが負
数を表してなるときには、加算データＤＡに対して値１
３６９を加算したバイナリデータが得られ、逆に正数を
表してなるときには、加算データＤＡをそのまま出力す
る。

かくして加算データＤＡをバイポーラのバイナリデータ
に変換して出力することができる。

これに対して加算回路９６は、バイポーラ切換信号Ｄ！
１１ＵＮが切り換わると、識別信号り、の論理レベルに
無関係に加算データＤ。３をそのまま出力する。

その結果加算回路９６においては、バイポーラ切換信号
ＤＢ、ＵＮを切り換えることにより、必要に応じてバイ
ポーラのバイナリデータを切り換えて出力することがで
きる。

加算回路９６は、当該１４ビツトのバイナリデータのう
ち上位１３ビツトをラッチ回路１０２及びバッファ回路
１０３を介して出力すると共に当該バイナリデータの最
上位ビットを反転増幅回路１０４、ラッチ回路１０５及
びバッファ回路１０６を介して出力することにより、オ
フセットバイナリでなるバイナリデータＤＩ１０゜を出
力する。

（Ｇ３）実施例の動作 以上の構成において、値７．１１．１３．１５及び１６
の法ｍｏ〜ｍ４で表されるＲＮＳデータＤＲＯは、ＭＲ
Ｃの手法に基づいて順次スケールダウン処理されて加算
データＤＡに変換される。

このとき加算データＤＡを得る前の８ビツトの加算デー
タＤＡ４の段階で所定ビットに値１を加算することによ
り、８ビツトの加算回路８３を用いて丸め処理した加算
データＤＡを得ることができ、その分合体の構成を簡略
化することができる。

さらにこのとき、法ｍ４を２のべき乗で表される値１６
に選定すると共に２のべき乗で表される値２４の法ｍ４
に関して最初にスケールダウン処理することにより、当
該スケールダウン処理に要するＲＯＭテーブル回路の構
成を簡略化し得ると共に、全体として簡易な構成で加算
データＤＡを４ビツトだけスケーリング処理した加算デ
ータを出力することができる。

加算データＤＡのうち上位１２ビツトが加算回路９３に
おいて値１７１だけ加算され、その加算結果の最上位ビ
ットが加算データＤＡの値ＳＡが正数を表しているか否
かを識別する識別信号ＤＪとして出力される。

さらに加算データＤＡは、加算回路９６において識別信
号Ｄ１に基づいて値Ｏ又は値１３６９が加算され、その
結果負数を２の補数で表してなるバイポーラのバイナリ
データＤ　Ｗｏｏを得ることができる。

さらに加算データＤＡにおいては、バイポーラ切換信号
Ｄ＋ＨｏＮが切り換わると値Ｏから値２に−１まで連続
する整数を表すバイナリデータＤＢＯＱを得ることがで
きる。

（Ｇ４）実施例の効果 以上の構成によれば、スケールダウン処理した後、加算
データを得るまでの段階において、データの所定ビット
に値１を加算することにより、バイナリデータに変換さ
れた加算データを直接丸め処理する場合に比して、簡易
な構成の加算回路を用いて丸め処理することができ、そ
の分合体の構成を簡略化することができる。

（Ｇ５）他の実施例 （１）なお上述の実施例においては、ＲＮＳデータをバ
イナリデータに変換する際に丸め処理すると共にスケー
リング処理する場合について述べたが、本発明はこれに
限らず、必要に応じて丸め処理だけするようにしても良
い。

（２）　　さらに上述の実施例においては、ＲＯＭテー
ブル回路７８及び７９から出力される加算データＤＡ４
に対して、所定ビットに値１を加算するようにした場合
について述べたが、本発明はこれに限らず例えば剰余デ
ータＤＩ３の所定ビットに値１を加算するようにしても
良い。

（３）さらに上述の実施例においては、加算回路８３に
おいてオーバフローしないように所定ビットに値１を加
算するようにした場合について述べたが、本発明はこれ
に限らず、必要に応じてオーバフローするようにしてそ
の分ビット長の長い加算データを加算回路７６に出力す
るようにしても良い。このようにしても１４ビツト長の
加算データに対して加算処理する場合に比して、８ビツ
ト長の加算データに対して加算処理すれば良く、その分
合体の構成を簡略化することができる。

（４）　　さらに上述の実施例においては、所定ビット
に値１を加算した１４ビツトの加算データを得、１３ビ
ツトのバイナリデータを出力する場合について述べたが
、出力するビット長はこれに限らず、例えば必要に応じ
て出力するビット長を、値１加算したビットに応じて切
り換えるようにしても良い。

（５）さらに上述の実施例においては、値７．１１．１
３．１５及び１６の５つの法ｍＱ”’ｍ４についてＲＮ
Ｓデータからバイナリデータに変換する場合について述
べたが、法の数及び値はこれに限らず、必要に応じて種
々の値に選定し得る。

（６）　　さらに上述の実施例においては、加算データ
をバイポーラのバイナリデータに変換して出力する場合
について述べたが本発明はこれに限らず必要に応じて例
えば直接出力するようにしても良い。

（７）　　さらに上述の実施例においては、本発明をデ
ィジタル映像信号をフィルタリング処理するディジタル
フィルタ回路のデコーダ回路に適用した場合について述
べたが、本発明はこれに限らず、例えばオーディオ信号
、ビデオ信号等のディジタル信号処理回路に広く適用す
ることができる。

Ｈ発明の効果 以上のように本発明によれば、加算データを得る前のビ
ット長の短いデータに対して所定ビットに（Ｉ！１を加
算して丸め処理することにより、全体として簡易な構成
のデコーダ回路を得ることができる。

【図面の簡単な説明】

第１図は本発明によるデコーダ回路の基本的構成を示す
ブロック図、第２図（Ａ）及び（Ｂ）は本発明によるデ
コーダ回路の一実施例を示すブロック図、第３図、第４
図及び第５図はその動作の説明に供する路線図、第６図
は信号処理回路の構成を示すブロック図、第７図はその
デコーダ回路の構成を示すブロック図である。 ３．３５．４０・・・・・・デコーダ回路、１３〜１５
．１７．２３．２５．３０．５０〜５３．５７〜５９．
６５．６６．７０．７１．７８．７９・・・・・・ＲＯ
Ｍテーブル回路、２２．３６．７６．８３．９３．９６
・・・・・・加算回路、９２・・・・・・データ変換回
路、９５．９８・・・・・・加算データ発生回路。

Claims (1)

1. 【特許請求の範囲】 ＲＮＳデータを順次スケールダウン処理してＲＮＳデー
   タの各法に対応する複数の剰余データを得、上記剰余デ
   ータをそれぞれ所定の法で乗算処理した後、加算データ
   を得ることにより、ＲＮＳデータをバイナリデータに復
   調するようになされたデコーダ回路において、 上記スケールダウン処理した後、上記加算データを得る
   までの間の所定のデータに対して、所定ビットに値１を
   加算する加算回路を 具えるようにしたことを特徴とするデコーダ回路。