JPH0199325A - エンコーダ回路 - Google Patents
エンコーダ回路Info
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- JPH0199325A JPH0199325A JP25702587A JP25702587A JPH0199325A JP H0199325 A JPH0199325 A JP H0199325A JP 25702587 A JP25702587 A JP 25702587A JP 25702587 A JP25702587 A JP 25702587A JP H0199325 A JPH0199325 A JP H0199325A
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Links
- 238000000034 method Methods 0.000 abstract description 11
- 238000006243 chemical reaction Methods 0.000 abstract description 10
- 102100022264 Disks large homolog 4 Human genes 0.000 description 5
- 101000902096 Homo sapiens Disks large homolog 4 Proteins 0.000 description 5
- 101001047515 Homo sapiens Lethal(2) giant larvae protein homolog 1 Proteins 0.000 description 5
- 230000000295 complement effect Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 101000902100 Homo sapiens Disks large homolog 3 Proteins 0.000 description 2
- 101001115426 Homo sapiens MAGUK p55 subfamily member 3 Proteins 0.000 description 2
- 102100023260 MAGUK p55 subfamily member 3 Human genes 0.000 description 2
- 101001115423 Homo sapiens MAGUK p55 subfamily member 4 Proteins 0.000 description 1
- 102100023261 MAGUK p55 subfamily member 4 Human genes 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000005236 sound signal Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
以下の順序で本発明を説明する。
Ａ産業上の利用分野
Ｂ発明の概要
Ｃ従来の技術（第４図）
Ｄ発明が解決しようとする問題点（第４図）Ｅ問題点を
解決するための手段（第１図及び第２図） Ｆ作用（第１図及び第２図） Ｇ実施例（第１図〜第３図） （Ｇ１）変換原理（第１図） （Ｇ２）実施例の構成（第１図〜第３図）（Ｇ３）実施
例の動作（第１図〜第３図）（Ｇ４）実施例の効果（第
１図〜第３図）（Ｇ５）他の実施例 。
解決するための手段（第１図及び第２図） Ｆ作用（第１図及び第２図） Ｇ実施例（第１図〜第３図） （Ｇ１）変換原理（第１図） （Ｇ２）実施例の構成（第１図〜第３図）（Ｇ３）実施
例の動作（第１図〜第３図）（Ｇ４）実施例の効果（第
１図〜第３図）（Ｇ５）他の実施例 。
Ｈ発明の効果
Ａ産業上の利用分野
本発明はエンコーダ回路に関し、例えばディジタルフィ
ルタ回路等のディジタル信号処理回路に適用して好適な
ものである。
ルタ回路等のディジタル信号処理回路に適用して好適な
ものである。
Ｂ発明の概要
本発明は、エンコーダ回路において、入力データを複数
のデータに分割してＲＮＳデータを構成する剰余データ
を得るようにしたことにより、全体として簡易な構成の
エンコーダ回路を得ることができる。
のデータに分割してＲＮＳデータを構成する剰余データ
を得るようにしたことにより、全体として簡易な構成の
エンコーダ回路を得ることができる。
Ｃ従来の技術
従来、ディジタル信号処理回路においては、剰余演算法
を利用して演算処理するシステム（ｒｅｓｉｄｕｅ ｎ
ｕｍｂｅｒ ５ｙｓｔｅｎ＋ （ＲＮ Ｓ ） ）が提
案されている（ ｒ Ｉ ＲＥ ｔｒａｎｓａｃｔｉｏ
ｎｓ ｏｎ ｅｌｅｃｔｒｏｎｉｃ ｃｏ＋５ｐｕｔｅ
ｒｓ Ｊ Ｖｏｌ、 ＥＬ −８，Ｎｏ、 ６． Ｊｕ
ｎｅ １９５９ 、 ｐｐ。
を利用して演算処理するシステム（ｒｅｓｉｄｕｅ ｎ
ｕｍｂｅｒ ５ｙｓｔｅｎ＋ （ＲＮ Ｓ ） ）が提
案されている（ ｒ Ｉ ＲＥ ｔｒａｎｓａｃｔｉｏ
ｎｓ ｏｎ ｅｌｅｃｔｒｏｎｉｃ ｃｏ＋５ｐｕｔｅ
ｒｓ Ｊ Ｖｏｌ、 ＥＬ −８，Ｎｏ、 ６． Ｊｕ
ｎｅ １９５９ 、 ｐｐ。
１４０−１４７ ｒ Ｉ Ｅ Ｅ Ｅ ｃｏｍｐｕｔ
ｒｅ Ｊ Ｖｏｌ、１７ 、 Ｎｏ。
ｒｅ Ｊ Ｖｏｌ、１７ 、 Ｎｏ。
５ 、 Ｍａｙ １９８４． ｐｐ、５Ｏ−６１）。
この手法を用いてディジタル信号処理システムとして例
えばディジタルフィルタ回路を構成すれば、演算処理の
際の桁上げ処理が不要になることから、高精度かつ高速
度でディジタル信号を演算処理することができる（「電
子通信学会論文誌」’８４／４ Ｖｏｌ、 Ｊ６７−１
） Ｎｏ、 ４ ｐｐ、 ５３６−５４３） 。
えばディジタルフィルタ回路を構成すれば、演算処理の
際の桁上げ処理が不要になることから、高精度かつ高速
度でディジタル信号を演算処理することができる（「電
子通信学会論文誌」’８４／４ Ｖｏｌ、 Ｊ６７−１
） Ｎｏ、 ４ ｐｐ、 ５３６−５４３） 。
すなわち第４図に示すように、エンコーダ回路１は、バ
イナリコードで表されてなる入力データ（以下バイナリ
データと呼ぶ）で構成されたデイ算してそれぞれ整数
ｍｅ 、ｍＩ、ｍｚ 、・・・・・・、ｍ７に対応する
剰余データをディジタルフィルタ回路２に出力する。
イナリコードで表されてなる入力データ（以下バイナリ
データと呼ぶ）で構成されたデイ算してそれぞれ整数
ｍｅ 、ｍＩ、ｍｚ 、・・・・・・、ｍ７に対応する
剰余データをディジタルフィルタ回路２に出力する。
その結果ディジタルフィルタ回路２には、法ｎｏ 、ｍ
ＩＳｍｔ ％・・・・・・、ｍ、１によって表される剰
余データで構成されるデータＤ、＋ （以下ＲＮＳデー
タと呼ぶ）が得られ、これをそれぞれ演算処理すること
により、バイナリコードを直接演算処理する場合に比し
て格段的に高速度で、所望の演算処理を実行することが
できる。
ＩＳｍｔ ％・・・・・・、ｍ、１によって表される剰
余データで構成されるデータＤ、＋ （以下ＲＮＳデー
タと呼ぶ）が得られ、これをそれぞれ演算処理すること
により、バイナリコードを直接演算処理する場合に比し
て格段的に高速度で、所望の演算処理を実行することが
できる。
デコーダ回路３は、ディジタルフィルタ回路２から出力
されるＲＮＳデータＤ、・を例えば中国人の剰余定理（
ｃｈｉｎｅｓｅ ｒｅｍａｉｎｄｅｒ ｔｈｅｏｒｅｍ
）に基づいて、バイナリデータに復調してディジタル信
号り、。として出力する。
されるＲＮＳデータＤ、・を例えば中国人の剰余定理（
ｃｈｉｎｅｓｅ ｒｅｍａｉｎｄｅｒ ｔｈｅｏｒｅｍ
）に基づいて、バイナリデータに復調してディジタル信
号り、。として出力する。
すなわち中国人の剰余定理によれば、法ｍ！に関するＸ
の剰余ｒｉを記号ＭＯＤを用いて、次式％式％（１） で表せば、法ｍ０、ｍＩ、ｍ２、・・・・・・、ｍｎｃ
よって表される剰余データを値Ｒｅ 、Ｒｔ 、Ｒｔ、
・・・・・・、Ｒ７でＲＮＳデータ０１１０を表して、
次式％式％（４） の関係式で表される値Ｍ、ＭＬ及びＮ！から、次Ｂ−＜
ｉＲ直・Ｍ！・ＮりＭＯＤＭ ・・・・・・（５
）五−〇 の関係式を解いて値Ｂのバイナリデータに復調すること
ができる。
の剰余ｒｉを記号ＭＯＤを用いて、次式％式％（１） で表せば、法ｍ０、ｍＩ、ｍ２、・・・・・・、ｍｎｃ
よって表される剰余データを値Ｒｅ 、Ｒｔ 、Ｒｔ、
・・・・・・、Ｒ７でＲＮＳデータ０１１０を表して、
次式％式％（４） の関係式で表される値Ｍ、ＭＬ及びＮ！から、次Ｂ−＜
ｉＲ直・Ｍ！・ＮりＭＯＤＭ ・・・・・・（５
）五−〇 の関係式を解いて値Ｂのバイナリデータに復調すること
ができる。
従って当該エンコーダ回路１及びデコーダ回路３をＲＯ
Ｍ （ｒｅａｄ ｏｎｌｙ ａ＋ｅａ＋ｏｒｙ）テーブ
ル回路で構成するようにすれば、高速度でＲＮＳデータ
ＤＲＯ及びバイナリデータＩ）ｇｏを得ることができ、
法ｍ、〜ｍ１を必要に応じて所望の値に選定すること
により、高速度かつ高精度のディジタル信号処理回路を
得ることができる。
Ｍ （ｒｅａｄ ｏｎｌｙ ａ＋ｅａ＋ｏｒｙ）テーブ
ル回路で構成するようにすれば、高速度でＲＮＳデータ
ＤＲＯ及びバイナリデータＩ）ｇｏを得ることができ、
法ｍ、〜ｍ１を必要に応じて所望の値に選定すること
により、高速度かつ高精度のディジタル信号処理回路を
得ることができる。
Ｄ発明が解決しようとする問題点
ところが、この種のエンコーダ回路をＲＯＭテーブル回
路で構成するようにすると、ＲＯＭテーブル回路の構成
が大規模になる問題があった。
路で構成するようにすると、ＲＯＭテーブル回路の構成
が大規模になる問題があった。
具体的には、例えばｎビットのバイナリデータをに！ビ
ットの剰余データで表されるＲＮＳデ−夕に変換するに
は、剰余データの各法ｍｅ”’ｍｉにつき、それぞれ次
式、 Ａ−２”・Ｋｉ （ｂｉｔ） ・・・・・
・（６）で表される容量ＡのＲＯＭテーブル回路が必要
になり、例えばバイナリデータを１４ビツト、剰余デー
タを４ビツトで表すと（６）式から次式、Ａ−２Ｉ４Ｘ
４ ＝６５５３６ （ｂｉｔ） ・・・・
・・（７）で表される値の容量が必要になる。
ットの剰余データで表されるＲＮＳデ−夕に変換するに
は、剰余データの各法ｍｅ”’ｍｉにつき、それぞれ次
式、 Ａ−２”・Ｋｉ （ｂｉｔ） ・・・・・
・（６）で表される容量ＡのＲＯＭテーブル回路が必要
になり、例えばバイナリデータを１４ビツト、剰余デー
タを４ビツトで表すと（６）式から次式、Ａ−２Ｉ４Ｘ
４ ＝６５５３６ （ｂｉｔ） ・・・・
・・（７）で表される値の容量が必要になる。
このようにＲＯＭテーブル回路の容量が大きくなると、
その分ＲＯＭテーブル回路のアクセス時間が長大になり
、バイナリデータを高速度でＲＮＳデータに変換するこ
とが困難になる問題があった。
その分ＲＯＭテーブル回路のアクセス時間が長大になり
、バイナリデータを高速度でＲＮＳデータに変換するこ
とが困難になる問題があった。
本発明は以上の点を考慮してなされたもので、全体とし
て簡易な構成で変換速度の速いエンコーダ回路を提案し
ようとするものである。
て簡易な構成で変換速度の速いエンコーダ回路を提案し
ようとするものである。
Ｅ問題点を解決するための手段
かかる問題点を解決するため本発明においては、バイナ
リコードで構成された入力データＤ□をＲＮＳデータＤ
Ｉ＋に変換するようになされたエンコーダ回路２０にお
いて、入力データＤＩ＋を所定ビットで分割して複数の
データＤｕ−Ｄｔに分割するデータ分割手段２１．２２
と、 複数のデータｎｕ 、ＤＬを重み付け処理して所
定の法 ｍｏ、ｍ、・ｍｔ・ｍ３・ｍ４ごとに剰余デー
タＩ）ｕｃｏ・ＤＩＪＧＩ ％ ＤＩＪＧＩ ５ＤｏＧ
ｓ ％ ＤＩＪＧＩ −、ＤＩＪＧＩ ％Ｄｔａ＋ ％
Ｄｔｃｚ 、ＤＬＧ３ 、ＤＬＧ４に変換する第１１
７）ＲＯＭテーブル回路２３．２４．２５．２６．２７
．２８と・剰余データＤｕａｏ ％ Ｄｕｃ＋ ５Ｄｕ
ａｚ ｓ ＤＵＧＩ 、Ｄｕａａ 、ＤＬＧＩ ｓ Ｄ
ＬＧＩ、ＤＬＧＩ 、Ｄｔａｚ −、ＤＬＧ４の法ｍ６
、ｍｌ ％ ｍｚ、ｍ ３ 、ｍ ４ごとの加算値を
対応する法ｍ０、ｍＩ、ｍｚ 、ｍｚ 、ｍ４の剰余デ
ータＤ０、ＤＩ、Ｄ！、Ｄ３、Ｄ４に変換する第２のＲ
ＯＭテーブル回路３５．３６．３７．３８．３９とを備
え、第２のＲＯＭテーブル回路３５．３６．３７．３８
．３９を介して得られる剰余デニタＤｏ 、ＤＩ 、Ｄ
ｔ、Ｄ３、Ｄ４を、ＲＮＳデータＤＩＩｌを構成する剰
余データＤ０、ＤＩ、Ｄｔ、Ｄ３、Ｄ４として出力する
ようにする。
リコードで構成された入力データＤ□をＲＮＳデータＤ
Ｉ＋に変換するようになされたエンコーダ回路２０にお
いて、入力データＤＩ＋を所定ビットで分割して複数の
データＤｕ−Ｄｔに分割するデータ分割手段２１．２２
と、 複数のデータｎｕ 、ＤＬを重み付け処理して所
定の法 ｍｏ、ｍ、・ｍｔ・ｍ３・ｍ４ごとに剰余デー
タＩ）ｕｃｏ・ＤＩＪＧＩ ％ ＤＩＪＧＩ ５ＤｏＧ
ｓ ％ ＤＩＪＧＩ −、ＤＩＪＧＩ ％Ｄｔａ＋ ％
Ｄｔｃｚ 、ＤＬＧ３ 、ＤＬＧ４に変換する第１１
７）ＲＯＭテーブル回路２３．２４．２５．２６．２７
．２８と・剰余データＤｕａｏ ％ Ｄｕｃ＋ ５Ｄｕ
ａｚ ｓ ＤＵＧＩ 、Ｄｕａａ 、ＤＬＧＩ ｓ Ｄ
ＬＧＩ、ＤＬＧＩ 、Ｄｔａｚ −、ＤＬＧ４の法ｍ６
、ｍｌ ％ ｍｚ、ｍ ３ 、ｍ ４ごとの加算値を
対応する法ｍ０、ｍＩ、ｍｚ 、ｍｚ 、ｍ４の剰余デ
ータＤ０、ＤＩ、Ｄ！、Ｄ３、Ｄ４に変換する第２のＲ
ＯＭテーブル回路３５．３６．３７．３８．３９とを備
え、第２のＲＯＭテーブル回路３５．３６．３７．３８
．３９を介して得られる剰余デニタＤｏ 、ＤＩ 、Ｄ
ｔ、Ｄ３、Ｄ４を、ＲＮＳデータＤＩＩｌを構成する剰
余データＤ０、ＤＩ、Ｄｔ、Ｄ３、Ｄ４として出力する
ようにする。
Ｆ作用
入力データＤ□を複数のデータＤｕ１ＤＬに分割して剰
余データＤ０、ＤＩ、Ｄ２、Ｄ２、Ｄ４を得るようにす
れば、その分剰余データ Ｄｏ、Ｄいり、 、Ｄ、 、
Ｄ４に変換する第１及び第２のＲＯＭテーブル回路２３
．２４．２５．２６．２７．２８．３５．３６．３７．
３８．３９の容量を小容量化することができ、全体の構
成を筒略化して変換速度の速いエンコーダ回路２０を得
ることができる。
余データＤ０、ＤＩ、Ｄ２、Ｄ２、Ｄ４を得るようにす
れば、その分剰余データ Ｄｏ、Ｄいり、 、Ｄ、 、
Ｄ４に変換する第１及び第２のＲＯＭテーブル回路２３
．２４．２５．２６．２７．２８．３５．３６．３７．
３８．３９の容量を小容量化することができ、全体の構
成を筒略化して変換速度の速いエンコーダ回路２０を得
ることができる。
Ｇ実施例
以下図面について、本発明の一実施例を詳述す□る。
（Ｇ１）変換原理
第１図は、本発明によるＲＮＳデータへの変換原理を示
すもので、 ＲＮＳデータを構成する法ｍ！の剰余デー
タＤ！を得るようにしたものである。
すもので、 ＲＮＳデータを構成する法ｍ！の剰余デー
タＤ！を得るようにしたものである。
すなわちＲＯＭテーブル回路１０は、例えば１４ビツト
のバイナリデータの上位７ビツトのデータ（以下上位ビ
ットデータと呼ぶ）Ｄｕを受け、当該上位ビットデータ
ＤＵのビット長を値し、当該上位ビットデータＤｕを値
ＳＵとおいて次式０式％ で表される値Ｃ□の剰余データＤｕえをラッチ回路１１
を介してＲＯＭテーブル回路１２に出力する。
のバイナリデータの上位７ビツトのデータ（以下上位ビ
ットデータと呼ぶ）Ｄｕを受け、当該上位ビットデータ
ＤＵのビット長を値し、当該上位ビットデータＤｕを値
ＳＵとおいて次式０式％ で表される値Ｃ□の剰余データＤｕえをラッチ回路１１
を介してＲＯＭテーブル回路１２に出力する。
これに対してＲＯＭテーブル回路１３は、１４ビツトの
バイナリデータの下位７ビツトのデータ（以下下位ビッ
トデータと呼ぶ）ＤＬを受け、当該下位ビットデータＤ
Ｌを値ＳＬとおいて次式、ｃＬｉ−ＳｔＭＯＤｍａ
＋＊＋＋＋ （９
）で表される値０日の剰余データＤＬｉをラッチ回路１
４を介してＲＯＭテーブル回路１２に出力する。
バイナリデータの下位７ビツトのデータ（以下下位ビッ
トデータと呼ぶ）ＤＬを受け、当該下位ビットデータＤ
Ｌを値ＳＬとおいて次式、ｃＬｉ−ＳｔＭＯＤｍａ
＋＊＋＋＋ （９
）で表される値０日の剰余データＤＬｉをラッチ回路１
４を介してＲＯＭテーブル回路１２に出力する。
ＲＯＭテーブル回路１２は、剰余データＤ□及びＤＬ＆
に基づいて、次式 ％式％（１０） で表される値Ｒｉの剰余データＤｔをＲＮＳデータを構
成する法ｍ！の剰余データとして出力する。
に基づいて、次式 ％式％（１０） で表される値Ｒｉの剰余データＤｔをＲＮＳデータを構
成する法ｍ！の剰余データとして出力する。
すなわち、値Ｓｕの上位ビットデータＤｕ及び値ＳＬの
下位ビットデータＤＬで表されるバイナリデータの値Ｓ
は、次式 ％式％ の関係式で表すことができ、当該値Ｓに対応する法ｍ１
の剰余データの値Ｓ、を次式 ３式％ の関係式で表すことができる。
下位ビットデータＤＬで表されるバイナリデータの値Ｓ
は、次式 ％式％ の関係式で表すことができ、当該値Ｓに対応する法ｍ１
の剰余データの値Ｓ、を次式 ３式％ の関係式で表すことができる。
従って（８）、（９）及び（１０）式で表されるように
、上位ビットデータＤ。に当該上位ビットＤｏに相当す
る値（すなわち値２Ｌでなる）の重み付けの後得られる
法ｍ！の剰余データＤＵｉと、下位ビットデータＤＬか
ら得られる法ｍ、の剰余データＤＬｉとの加算値から、
法ｍｉの剰余データＤｉを得ることにより、バイナリデ
ータをＲＮＳデータに変換した法ｍｌの剰余データＤ、
を得ることができる。
、上位ビットデータＤ。に当該上位ビットＤｏに相当す
る値（すなわち値２Ｌでなる）の重み付けの後得られる
法ｍ！の剰余データＤＵｉと、下位ビットデータＤＬか
ら得られる法ｍ、の剰余データＤＬｉとの加算値から、
法ｍｉの剰余データＤｉを得ることにより、バイナリデ
ータをＲＮＳデータに変換した法ｍｌの剰余データＤ、
を得ることができる。
このとき、剰余データＤ、のビット長が４ビツトになる
ように法ｍえの値を選定すると、ＲＯＭテーブル回路１
０及び１３においては、（６）式から次式 ＡＩ＝２ＬＸ４ ＝１０２４ （ｂｉｔ） ・・・・・・
（１３）で表される値の容量が必要になるのに対し、Ｒ
ＯＭテーブル回路１２においては、同様に次式３式％ で表される値の容量が必要になる。従って（１３）及び
（１４）式から法ｍ、の剰余データＤ正を得るにつき、
全体として値３０７０ （ｂｉｔ ）の容量のＲＯＭテ
ーブル回路が必要になる。
ように法ｍえの値を選定すると、ＲＯＭテーブル回路１
０及び１３においては、（６）式から次式 ＡＩ＝２ＬＸ４ ＝１０２４ （ｂｉｔ） ・・・・・・
（１３）で表される値の容量が必要になるのに対し、Ｒ
ＯＭテーブル回路１２においては、同様に次式３式％ で表される値の容量が必要になる。従って（１３）及び
（１４）式から法ｍ、の剰余データＤ正を得るにつき、
全体として値３０７０ （ｂｉｔ ）の容量のＲＯＭテ
ーブル回路が必要になる。
かくして、（７）式で表されるように、従来１４ビツト
のバイナリデータからＲＮＳデータを構成する４ビツト
の剰余データを得るにつき、値６５５３６ （ｂｉｔ
）の容量のＲＯＭテーブル回路が必要であったものを、
この場合、３０７０ （ｂｉｔ ）の容量に低減するこ
とができ、その分エンコーダ回路の構成を全体として簡
略化して高速度でＲＮＳデータを得ることができる。
のバイナリデータからＲＮＳデータを構成する４ビツト
の剰余データを得るにつき、値６５５３６ （ｂｉｔ
）の容量のＲＯＭテーブル回路が必要であったものを、
この場合、３０７０ （ｂｉｔ ）の容量に低減するこ
とができ、その分エンコーダ回路の構成を全体として簡
略化して高速度でＲＮＳデータを得ることができる。
（Ｇ２）実施例の構成
第２図において、２０は全体としてエンコーダ回路を示
し、バイナリデータで構成されたディジタル映像信号Ｄ
１から、値７．１１．１３．１５及び１６の５つの法ｍ
０〜ｍ４の剰余データＤ０〜Ｄ４で構成されるＲＮＳデ
ータＤＲＩを出力する。
し、バイナリデータで構成されたディジタル映像信号Ｄ
１から、値７．１１．１３．１５及び１６の５つの法ｍ
０〜ｍ４の剰余データＤ０〜Ｄ４で構成されるＲＮＳデ
ータＤＲＩを出力する。
すなわちエンコーダ回路２０は、負数が２の補数で表さ
れた１４ビツトのバイナリデータをバッファ回路２１を
介してラッチ回路２２に受け、それぞれ７ビツトの上位
ビットデータＤｏ及び下位ビットデータＤＬに分離して
ＲＯＭテーブル回路２３．２４及び２５と、２６．２７
及び２８に出力する。
れた１４ビツトのバイナリデータをバッファ回路２１を
介してラッチ回路２２に受け、それぞれ７ビツトの上位
ビットデータＤｏ及び下位ビットデータＤＬに分離して
ＲＯＭテーブル回路２３．２４及び２５と、２６．２７
及び２８に出力する。
かくして、バッファ回路２１及びラッチ回路２２は、バ
イナリデータでなる入力データＤＩｌ＋を所望のビット
で分割してこの場合上位ビットデータ及び下位ビットデ
ータでなる複数のデータを出力するデータ分割手段を構
成する。
イナリデータでなる入力データＤＩｌ＋を所望のビット
で分割してこの場合上位ビットデータ及び下位ビットデ
ータでなる複数のデータを出力するデータ分割手段を構
成する。
下位ビットデータＤＬを受けるＲＯＭテーブル回路２６
．２７及び２８は、それぞれ法ｍム （すなわち値７で
なる）、法ｍ、及びｍｔ（すなわち −値１１及び値１
３でなる）、法ｍ３及びｍ４ （すなわち値１５及び値
１６でなる）の剰余データを出力し、これに対し上位ビ
ットデータＤｏを受けるＲＯＭテーブル回路２３．２４
及び２５は、それぞれ法ｍ０、法ｍ、及びｍ２ 、法ｍ
、及びｍ４の剰余データを出力する。
．２７及び２８は、それぞれ法ｍム （すなわち値７で
なる）、法ｍ、及びｍｔ（すなわち −値１１及び値１
３でなる）、法ｍ３及びｍ４ （すなわち値１５及び値
１６でなる）の剰余データを出力し、これに対し上位ビ
ットデータＤｏを受けるＲＯＭテーブル回路２３．２４
及び２５は、それぞれ法ｍ０、法ｍ、及びｍ２ 、法ｍ
、及びｍ４の剰余データを出力する。
かくして上位ビットデータＤｕ及び下位ビットデータＤ
Ｌとに分離して剰余データを出力することにより、ＲＮ
Ｓデータの変換に要するＲＯＭテーブル回路の容量を全
体として小容量化でき、全体として節易な構成で変換速
度の速いエンコーダ回路２０を得ることができる。
Ｌとに分離して剰余データを出力することにより、ＲＮ
Ｓデータの変換に要するＲＯＭテーブル回路の容量を全
体として小容量化でき、全体として節易な構成で変換速
度の速いエンコーダ回路２０を得ることができる。
さらに下位ビットデータＤＬを受けるＲＯＭテーブル回
路２６．２７及び２８は、（９）式で表される値の剰余
データに代えて、次式 で表される値Ｃｔ、ｔの剰余データＤＬＧｉを出力する
。
路２６．２７及び２８は、（９）式で表される値の剰余
データに代えて、次式 で表される値Ｃｔ、ｔの剰余データＤＬＧｉを出力する
。
このことは、下位ビットデータＤＬの最下位ビットに値
１を加算した後、当該最下位ビットを切り捨てることに
より、全体として７ビツトの下位ビットデータを予め６
ビツトのデータに丸め処理し、当該丸め処理した６ビツ
トのデータについて、剰余データＤＬＧｉを出力するこ
とを意味する。
１を加算した後、当該最下位ビットを切り捨てることに
より、全体として７ビツトの下位ビットデータを予め６
ビツトのデータに丸め処理し、当該丸め処理した６ビツ
トのデータについて、剰余データＤＬＧｉを出力するこ
とを意味する。
すなわち１４ビツト長のバイナリデータ全体としては、
当該バイナリデータを１３ビツト長に予め丸め処理した
ことを意味する。
当該バイナリデータを１３ビツト長に予め丸め処理した
ことを意味する。
実際上映像信号をディジタル信号処理する場合において
は、ディジタル符号化したビット長として１３ビット有
れば実用上十分である。
は、ディジタル符号化したビット長として１３ビット有
れば実用上十分である。
従ってこの実施例のように、１４ビツトのディジタル映
像信号Ｓ□を受けて予めこれを１３ビツトに丸め処理す
ることにより、１３ビツト又は１４ビツトのいずれのビ
ット長のディジタル映像信号３１１が入力された場合で
も実用上十分な精度でＲＮＳデータに変換することがで
きる。
像信号Ｓ□を受けて予めこれを１３ビツトに丸め処理す
ることにより、１３ビツト又は１４ビツトのいずれのビ
ット長のディジタル映像信号３１１が入力された場合で
も実用上十分な精度でＲＮＳデータに変換することがで
きる。
これに対して上位ビットデータＤＵを受けるＲＯＭテー
ブル回路２３．２４及び２５は、上位ビットデータＤｔ
＋の値Ｓｔｌが次式 ０式％（１６） で表される範囲にあるとき、すなわち値しにビット長の
値７を代入して次式 ％式％（１７） で表される範囲にあるとき、下位ビットデータＤＬを６
ビツトに丸め処理したことに対応して、値２″でなる重
み付け処理した剰余データＩ）ｕｅｔを出力する。
ブル回路２３．２４及び２５は、上位ビットデータＤｔ
＋の値Ｓｔｌが次式 ０式％（１６） で表される範囲にあるとき、すなわち値しにビット長の
値７を代入して次式 ％式％（１７） で表される範囲にあるとき、下位ビットデータＤＬを６
ビツトに丸め処理したことに対応して、値２″でなる重
み付け処理した剰余データＩ）ｕｅｔを出力する。
すなわち、（８）式に対応して、次式
Ｃｔ＋ａｔ−（ｓｕｘ ２ ｂ）ＭＯＤｍｔ ”
”” （１８）の関係式で表される値ＣｔｌＧ！剰余デ
ータＤｔｌＧｉを出力するのに対し、当該上位ビットデ
ータＤ、Ｊの値Ｓｕが、次式 ％式％（１９） すなわち、値しにビット長７を代入して次式６４≦ＳＵ
≦１２７ ・・・・・−（２０）で
表される範囲にあるとき、次式 ％式％ で表される値Ｃｕ、ｉの剰余データＤｔ＋Ｇｉを出力す
る。
”” （１８）の関係式で表される値ＣｔｌＧ！剰余デ
ータＤｔｌＧｉを出力するのに対し、当該上位ビットデ
ータＤ、Ｊの値Ｓｕが、次式 ％式％（１９） すなわち、値しにビット長７を代入して次式６４≦ＳＵ
≦１２７ ・・・・・−（２０）で
表される範囲にあるとき、次式 ％式％ で表される値Ｃｕ、ｉの剰余データＤｔ＋Ｇｉを出力す
る。
ここで値Ｍは、（２）式から次式
一７Ｘ１１Ｘ１３Ｘ１５Ｘ１６
＝ ２４０２４０ ・・・・・・
（２２）で表される値でなる。
（２２）で表される値でなる。
すなわち、第３図に示すように、ｎビットのバイナリデ
ータにおいて、負数を２の補数で表現すると、値−２１
１１−１から値２”−’−１までの値の数（第３図（Ｂ
））を表現することができる。
ータにおいて、負数を２の補数で表現すると、値−２１
１１−１から値２”−’−１までの値の数（第３図（Ｂ
））を表現することができる。
すなわち、値０から値２”−’−１までの正数が、負数
を２の補数で表したバイナリデータにおいては、値０か
ら値２”−’−１までの領域で表されるのに対し、正数
から値０を間に挟んで連続する値−１から値−２ｎ−１
までの負数がバイナリデータにおいては、正数とは逆向
きに値２ｆｉ−１から値２１１−１までの領域で連続し
て表される（第３図（Ａ））。
を２の補数で表したバイナリデータにおいては、値０か
ら値２”−’−１までの領域で表されるのに対し、正数
から値０を間に挟んで連続する値−１から値−２ｎ−１
までの負数がバイナリデータにおいては、正数とは逆向
きに値２ｆｉ−１から値２１１−１までの領域で連続し
て表される（第３図（Ａ））。
具体的には、１３ビツトに丸め処理してなることから、
バイナリデータ全体の値Ｓが値０から値８１９１の領域
においては、値０から値８１９１までの正数を表すこと
ができ、値８１９２から値１６３８３までの領域におい
ては、値−８１９１から値−１までの負数を表すことが
できる。
バイナリデータ全体の値Ｓが値０から値８１９１の領域
においては、値０から値８１９１までの正数を表すこと
ができ、値８１９２から値１６３８３までの領域におい
ては、値−８１９１から値−１までの負数を表すことが
できる。
すなわち、上位ビットデータＤＯが値０から値６３まで
の領域においては正数を、値６４から値１２７までの領
域においては負数を表してなることが解る。
の領域においては正数を、値６４から値１２７までの領
域においては負数を表してなることが解る。
これに対して法ｍ０〜ｍ４を値７．１１．１３．１５及
び１６に設定してなるＲＮＳデータにおいては、全体と
して値０から値Ｍ−１（すなわち値２４０２３９でなる
）の領域を用いて正数及び負数を表現することができる
（第３図（Ｃ））。
び１６に設定してなるＲＮＳデータにおいては、全体と
して値０から値Ｍ−１（すなわち値２４０２３９でなる
）の領域を用いて正数及び負数を表現することができる
（第３図（Ｃ））。
このとき、当該ＲＮＳデータを構成する剰余データを演
算処理する際に、バイナリデータにおいて、負数を２の
補数で表した場合と同様の手法を用いて演算処理するこ
とができれば、演算処理回路の構成をその分簡略化する
ことができる。
算処理する際に、バイナリデータにおいて、負数を２の
補数で表した場合と同様の手法を用いて演算処理するこ
とができれば、演算処理回路の構成をその分簡略化する
ことができる。
このためには値０から値Ｍ−１までの領域をバイナリデ
ータに対応して正数及び負数の領域に割り当てる必要が
ある。
ータに対応して正数及び負数の領域に割り当てる必要が
ある。
この場合ＲＮＳデータで表される値Ｓ ＲＮ３が、値０
から値Ｍ／２−１までの領域で値Ｏから値Ｍ／２−１の
正数を表し、値Ｍ−１から値Ｍ／２までの領域で値−１
から値−Ｍ／２までの負数を表すよ゛うにすれば良い。
から値Ｍ／２−１までの領域で値Ｏから値Ｍ／２−１の
正数を表し、値Ｍ−１から値Ｍ／２までの領域で値−１
から値−Ｍ／２までの負数を表すよ゛うにすれば良い。
すなわち、バイナリデータの値Ｓが、次式〇≦Ｓ≦８１
９１ ・・・・・・（２３）の範囲
にあるとき、次式 ％式％（２４） で表される値Ｃ□３の剰余データを出力し、値Ｓが次式 ％式％（２５） までの範囲にあるとき、次式 ＣｌＮ５＝ （Ｓ ＋ Ｍ ２ ’）ＭＯＤｍＬ＝
（Ｓ ＋２３２０４８）ＭＯＤｍ、 ＝ （２６）
で表される値Ｃ□、の剰余データを出力すれば良い。
９１ ・・・・・・（２３）の範囲
にあるとき、次式 ％式％（２４） で表される値Ｃ□３の剰余データを出力し、値Ｓが次式 ％式％（２５） までの範囲にあるとき、次式 ＣｌＮ５＝ （Ｓ ＋ Ｍ ２ ’）ＭＯＤｍＬ＝
（Ｓ ＋２３２０４８）ＭＯＤｍ、 ＝ （２６）
で表される値Ｃ□、の剰余データを出力すれば良い。
さらにこの場合、上位ビットデータＤｕ及び下位ビット
データＤＬとに分離してＲＯＭテーブル回路で変換する
につき、（２５）式の括弧内を次式Ｓ＋Ｍ−２’＝（Ｓ
ｇＸ２Ｌ＋Ｓｔ）＋Ｍ ２”＝（ＳｕＸ２Ｌ＋Ｍ−２
’）＋ＳＬ ・・・・・・（２７） の関係式に書き直すことができ、上位とットデータＤｏ
に値２Ｌの重み付けをした後、値Ｍ−２１１を加算した
加算値から剰余データを得るようにすれば、バイナリデ
ータの場合と同様にＲＮＳデータの値０から値Ｍ−１の
領域に負数を割り当てることができる。
データＤＬとに分離してＲＯＭテーブル回路で変換する
につき、（２５）式の括弧内を次式Ｓ＋Ｍ−２’＝（Ｓ
ｇＸ２Ｌ＋Ｓｔ）＋Ｍ ２”＝（ＳｕＸ２Ｌ＋Ｍ−２
’）＋ＳＬ ・・・・・・（２７） の関係式に書き直すことができ、上位とットデータＤｏ
に値２Ｌの重み付けをした後、値Ｍ−２１１を加算した
加算値から剰余データを得るようにすれば、バイナリデ
ータの場合と同様にＲＮＳデータの値０から値Ｍ−１の
領域に負数を割り当てることができる。
すなわち下位ビットデータＤＬに対しては、（１５）式
で表される剰余データＤＬＧｉを出力し、上位ビットデ
ータＤｕに対してはその値ＳＩＪを（１７）及び（２０
）式で表されるように正数及び負数の場合に場合骨けし
、それぞれ（２４）式及び（２６）式に対応する（１８
）式及び（２１）式で表される値Ｃｌ１１１五の剰余デ
ータＤＵＧｉを出力することにより、正数及び負数をＲ
ＮＳデータで表される領域に割り当てることができる。
で表される剰余データＤＬＧｉを出力し、上位ビットデ
ータＤｕに対してはその値ＳＩＪを（１７）及び（２０
）式で表されるように正数及び負数の場合に場合骨けし
、それぞれ（２４）式及び（２６）式に対応する（１８
）式及び（２１）式で表される値Ｃｌ１１１五の剰余デ
ータＤＵＧｉを出力することにより、正数及び負数をＲ
ＮＳデータで表される領域に割り当てることができる。
かくしてＲＯＭテーブル回路２３．２４．２５．２６．
２７及び２８は、上位ビットデータＤｏ及び下位ビット
データＤＬを、それぞれ値２６及び２０だけ重み付け処
理して、５つの法ｍ＠’＝ｍ４ごとに剰余データ Ｄ
ｕｃｏ 、Ｄｕｒ、ｔ ％ Ｄｕａｔ、Ｄｕａｓ ｓ
Ｄｕｃａ ｓ ＤＬａｏ ％ ＤＬｃｔ ｓ ＤＬａｚ
−。
２７及び２８は、上位ビットデータＤｏ及び下位ビット
データＤＬを、それぞれ値２６及び２０だけ重み付け処
理して、５つの法ｍ＠’＝ｍ４ごとに剰余データ Ｄ
ｕｃｏ 、Ｄｕｒ、ｔ ％ Ｄｕａｔ、Ｄｕａｓ ｓ
Ｄｕｃａ ｓ ＤＬａｏ ％ ＤＬｃｔ ｓ ＤＬａｚ
−。
ＤＬＧ３ 、ＤＬＧ４に変換する第１のＲＯＭテープル
回路を構成する。
回路を構成する。
ＲＯＭテーブル回路３５は、それぞれＲＯＭテーブル回
路２３及び２６から出力される法７の上位ビットデータ
ＤＬＬ及び下位ビットデータＤＬの剰余データＩ）ｕａ
。及びＤＬＧ６をラッチ回路２９及び３０を介して受け
、当該剰余データＩ）ｕａ。及びＤＬＧ。に基づいて、
（１０）式で表される値の剰余データＤ０をラッチ回路
４０及びバッファ回路４１を介して出力する。
路２３及び２６から出力される法７の上位ビットデータ
ＤＬＬ及び下位ビットデータＤＬの剰余データＩ）ｕａ
。及びＤＬＧ６をラッチ回路２９及び３０を介して受け
、当該剰余データＩ）ｕａ。及びＤＬＧ。に基づいて、
（１０）式で表される値の剰余データＤ０をラッチ回路
４０及びバッファ回路４１を介して出力する。
これに対してＲＯＭテーブル回路３６及び３７は、ＲＯ
Ｍテーブル回路２４及び２７から出力される法１１及び
法１３の上位ビットデータＤｔ、及び下位ビットデータ
ＤＬの剰余データＤＩＪＩＩＩ 、Ｄｔｃ＋及びＤｕｃ
ｔ 、ＤＬａｚをそれぞれラッチ回路３１及び３２を介
して受け、ＲＯＭテーブル回路３５と同様に（１０）式
で表される値の剰余データＤ、及びＤ２をそれぞれラッ
チ回路４２及び４３とバッファ回！４４及び４５を介し
て出力する。
Ｍテーブル回路２４及び２７から出力される法１１及び
法１３の上位ビットデータＤｔ、及び下位ビットデータ
ＤＬの剰余データＤＩＪＩＩＩ 、Ｄｔｃ＋及びＤｕｃ
ｔ 、ＤＬａｚをそれぞれラッチ回路３１及び３２を介
して受け、ＲＯＭテーブル回路３５と同様に（１０）式
で表される値の剰余データＤ、及びＤ２をそれぞれラッ
チ回路４２及び４３とバッファ回！４４及び４５を介し
て出力する。
ＲＯＭテーブル回路３８及び３９は、ＲＯＭテーブル回
路２５及び２８から出力される法１５及び法１６の上位
ビットデータＤｕ及び下位ビットデータＤ、の剰余デー
タＤｕｒ、ｓ 、ＤＬｌ！及びＤｔｌ（＋４、Ｄｔｌ４
をそれぞれラッチ回路３３及び３４を介して受け、（１
０）式で表される値の剰余データＤ。
路２５及び２８から出力される法１５及び法１６の上位
ビットデータＤｕ及び下位ビットデータＤ、の剰余デー
タＤｕｒ、ｓ 、ＤＬｌ！及びＤｔｌ（＋４、Ｄｔｌ４
をそれぞれラッチ回路３３及び３４を介して受け、（１
０）式で表される値の剰余データＤ。
及びＤ４をラッチ回路４６及び４７とバッファ回路４８
及び４９を介して出力する。
及び４９を介して出力する。
かくしてバッファ回路４１．４４．４５．４８及び４９
を介して法７．１１．１３．１５及び１６の剰余データ
Ｄ０〜Ｄ４が得られ、当該剰余データＤ。
を介して法７．１１．１３．１５及び１６の剰余データ
Ｄ０〜Ｄ４が得られ、当該剰余データＤ。
〜Ｄ４で構成されるＲＮＳデータＤＩｌ＋を得ることが
できる。
できる。
かくして、ＲＯＭテーブル回路３５．３６．３７．３８
及び、３９は、剰余データＤｕａｏ 、ＤＬＧＯ１Ｄｕ
ａ＋ ％ Ｄｔｓ＋ ｓ Ｄｕ、ｔ 、ＤＬｔｒｚ ｓ
Ｄｕｔｙｓ、ＤＬ、３、ＤｕＧ４及びＤＬＧ４の法ｍ
（１、ｍＩ、ｍｇ、ｍ、及びｍ４ごとの加算値を対応す
る法 ｍｏ、ｆｆ１ｌ 、ｍｔ 、、ｒｎ、及びｍ４の
剰余データ Ｄｏ、Ｄ＋ −Ｄｚ 、Ｄｚ及びＤ４に変
換する第２のＲＯＭテーブル回路を構成する。
及び、３９は、剰余データＤｕａｏ 、ＤＬＧＯ１Ｄｕ
ａ＋ ％ Ｄｔｓ＋ ｓ Ｄｕ、ｔ 、ＤＬｔｒｚ ｓ
Ｄｕｔｙｓ、ＤＬ、３、ＤｕＧ４及びＤＬＧ４の法ｍ
（１、ｍＩ、ｍｇ、ｍ、及びｍ４ごとの加算値を対応す
る法 ｍｏ、ｆｆ１ｌ 、ｍｔ 、、ｒｎ、及びｍ４の
剰余データ Ｄｏ、Ｄ＋ −Ｄｚ 、Ｄｚ及びＤ４に変
換する第２のＲＯＭテーブル回路を構成する。
（Ｇ３）実施例の動作
以上の構成において、バッファ回路２１及びラッチ回路
２２を介して入力された１４ビツトのディジタル映像信
号Ｄ□のバイナリデータは、７ビツトの上位ビットデー
タＤｔ、がＲＯＭテーブル回路２３．２４及び２５に、
７ビツトの下位ビットデータＤＬがＲＯＭテーブル回ｌ
ｌｌ１２６．２７及び２８に入力される。
２２を介して入力された１４ビツトのディジタル映像信
号Ｄ□のバイナリデータは、７ビツトの上位ビットデー
タＤｔ、がＲＯＭテーブル回路２３．２４及び２５に、
７ビツトの下位ビットデータＤＬがＲＯＭテーブル回ｌ
ｌｌ１２６．２７及び２８に入力される。
７ビツトの下位ビットデータは、それぞれＲＯＭテーブ
ル回路２６．２７及び２８において６ビツトに丸め処理
された後、値７．１１．１３．１５及び１６の各法ｍ、
〜ｍ４について剰余データＤＬＧＯ〜ＤＬ、、が得られ
、当該剰余データＤＬ１Ｆ。〜ＤＬ！４がそれぞれＲＯ
Ｍテーブル回路３５〜３９に出力される。
ル回路２６．２７及び２８において６ビツトに丸め処理
された後、値７．１１．１３．１５及び１６の各法ｍ、
〜ｍ４について剰余データＤＬＧＯ〜ＤＬ、、が得られ
、当該剰余データＤＬ１Ｆ。〜ＤＬ！４がそれぞれＲＯ
Ｍテーブル回路３５〜３９に出力される。
これに対して、上位ビットデータＤｕは、それぞれＲＯ
Ｍテーブル回路２３．２４及び２５において、当該上位
ビットデータＤＩ、の値ＳＵに応じて正数の領域及び負
数の領域に割り当てられて、当該上位ビットデータの分
だけ重み付け処理された後、法ｍ、〜ｍ４について剰余
データＩ）ｕａ。〜Ｄｕａａが得られ、当該剰余データ
Ｄ０゜。〜Ｄｔ１．４がそれぞれラッチ回路２９〜３４
を介してＲＯＭテーブル回路３５〜３９に出力される。
Ｍテーブル回路２３．２４及び２５において、当該上位
ビットデータＤＩ、の値ＳＵに応じて正数の領域及び負
数の領域に割り当てられて、当該上位ビットデータの分
だけ重み付け処理された後、法ｍ、〜ｍ４について剰余
データＩ）ｕａ。〜Ｄｕａａが得られ、当該剰余データ
Ｄ０゜。〜Ｄｔ１．４がそれぞれラッチ回路２９〜３４
を介してＲＯＭテーブル回路３５〜３９に出力される。
ＲＯＭテーブル回路３５〜３９において、各剰余データ
ＤＩＩ６＠ 〜ＤＬＧ４は、各法ｍ、〜ｍ４毎に加算さ
れた後、改めて各法ｍ、〜ｍ４につき剰余データＤ、〜
Ｄ４が得られ、当該剰余データＤ０〜Ｄ４が、ＲＮＳデ
ータＤＩを構成する剰余データＤ、〜Ｄ４としてラッチ
回路４０．４２．４３．４６．４７及びバッファ回路４
１．４４．４５．４８及び４９を介して出力される。
ＤＩＩ６＠ 〜ＤＬＧ４は、各法ｍ、〜ｍ４毎に加算さ
れた後、改めて各法ｍ、〜ｍ４につき剰余データＤ、〜
Ｄ４が得られ、当該剰余データＤ０〜Ｄ４が、ＲＮＳデ
ータＤＩを構成する剰余データＤ、〜Ｄ４としてラッチ
回路４０．４２．４３．４６．４７及びバッファ回路４
１．４４．４５．４８及び４９を介して出力される。
（Ｇ４）実施例の効果
以上の構成によれば、所定の法に基づいてＲＯＭテーブ
ル回路を用いて剰余データを得るにつき、上位ピッドデ
ータ及び下位ビットデータに分離して処理したことによ
り、ＲＯＭテーブル回路の容量を小容量化することがで
きる。
ル回路を用いて剰余データを得るにつき、上位ピッドデ
ータ及び下位ビットデータに分離して処理したことによ
り、ＲＯＭテーブル回路の容量を小容量化することがで
きる。
従ってその分エンコーダ回路全体の構成を簡略化して、
変換速度を高速化することができる。
変換速度を高速化することができる。
（Ｇ５）他の実施例
（１１なお上述の実施例においては、下位ビットデータ
を丸め処理した場合について述べたが、本発明はこれに
限らず、必要に応じて丸め処理すれば良い。
を丸め処理した場合について述べたが、本発明はこれに
限らず、必要に応じて丸め処理すれば良い。
（２） さらに上述の実施例においては、１４ビツト
のバイナリデータを７ビツトの上位ビットデータ及び７
ビツトの下位ビットデータとに分離して処理した場合に
ついて述べたが、分離するビット長はこれに限らず例え
ば６ビツト及び８ビットに分離したり、必要に応じて所
望の値に選定することができる。
のバイナリデータを７ビツトの上位ビットデータ及び７
ビツトの下位ビットデータとに分離して処理した場合に
ついて述べたが、分離するビット長はこれに限らず例え
ば６ビツト及び８ビットに分離したり、必要に応じて所
望の値に選定することができる。
（３） さらに上述の実施例においては上位ビットデ
ータ及び下位ビットデータの２つのデータに分離して処
理する場合について述べたが、本発明はこれに限らず例
えば、３つのデータに分離したり、要は必要に応じて複
数のデータに分離して処理するようにすれば良い。
ータ及び下位ビットデータの２つのデータに分離して処
理する場合について述べたが、本発明はこれに限らず例
えば、３つのデータに分離したり、要は必要に応じて複
数のデータに分離して処理するようにすれば良い。
（４） さらに上述の実施例において正数及び負数を
ＲＮＳデータで表される領域に割り当てるにつき、上位
ビットデータに所定礒（すなわち値Ｍ−２・でなる）を
加算した場合について述べたが、正数及び負数を割り当
てる方法はこれに限らず、例えば下位ビットデータに所
定値（Ｍ−２’）を加算した後、当該加算結果から剰算
データを得る場合、上位ビットデータ及び下位ビットデ
ータから得られる剰余データの加算値に値Ｍ−２’を加
算して剰余データを得る場合等広く適用することができ
る。
ＲＮＳデータで表される領域に割り当てるにつき、上位
ビットデータに所定礒（すなわち値Ｍ−２・でなる）を
加算した場合について述べたが、正数及び負数を割り当
てる方法はこれに限らず、例えば下位ビットデータに所
定値（Ｍ−２’）を加算した後、当該加算結果から剰算
データを得る場合、上位ビットデータ及び下位ビットデ
ータから得られる剰余データの加算値に値Ｍ−２’を加
算して剰余データを得る場合等広く適用することができ
る。
（５） さらに上述の実施例においては、値７．１１
．１３．１５及び１６の５つの法についてＲＮＳデータ
を得るようにした場合について述べたが、法の数及び値
はとれに限らず、必要に応じて種々の値に選定し得る。
．１３．１５及び１６の５つの法についてＲＮＳデータ
を得るようにした場合について述べたが、法の数及び値
はとれに限らず、必要に応じて種々の値に選定し得る。
（６） さらに上述の実施例においては、１４ビツト
のバイナリデータで構成されたディジタル映像信号をＲ
ＮＳデータに変換する場合について述べたが、バイナリ
データのビット長はこれに躍らず広く適用することがで
きる。
のバイナリデータで構成されたディジタル映像信号をＲ
ＮＳデータに変換する場合について述べたが、バイナリ
データのビット長はこれに躍らず広く適用することがで
きる。
（７） さらに上述の実施例においては、本発明をデ
ィジタルフィルタ回路のエンコーダ回路に適用した場合
について述べたが、本発明はこれに限らずオーディオ信
号、ビデオ信号等のディジタル信号処理回路に広く適用
することができる。
ィジタルフィルタ回路のエンコーダ回路に適用した場合
について述べたが、本発明はこれに限らずオーディオ信
号、ビデオ信号等のディジタル信号処理回路に広く適用
することができる。
Ｈ発明の効果
以上のように本発明によれば、入力されたデータからＲ
ＮＳデータを構成する剰余データを得るにつき、当該入
力データを複数のデータに分離して処理することにより
、ＲＯＭテーブル回路の容量を小容量化することができ
る。
ＮＳデータを構成する剰余データを得るにつき、当該入
力データを複数のデータに分離して処理することにより
、ＲＯＭテーブル回路の容量を小容量化することができ
る。
その結果全体として簡易な構成で変換速度の速いエンコ
ーダ回路を得ることができる。
ーダ回路を得ることができる。
第１図は本発明によるＲＮＳデータへの変換原理を示す
ブロック図、第２図は本発明によるエンコーダ回路の一
実施例を示すブロワ４０図（第３図はその動作の説明に
供する路線図、第４図はディジタル信号処理回路を示す
ブロック図である。 １．２０・・・・・・エンコーダ回路、１０．１２．１
３．２３．２４．２５．２６．２７．２８．３５．３６
．３７．３８．３９・・・・・・ＲＯＭテーブル回路、
１１１４．２２．２９．３０．３１．３２．３３．３４
．４０．４２．４３．４６．４７・・・・・・ラッチ回
路。
ブロック図、第２図は本発明によるエンコーダ回路の一
実施例を示すブロワ４０図（第３図はその動作の説明に
供する路線図、第４図はディジタル信号処理回路を示す
ブロック図である。 １．２０・・・・・・エンコーダ回路、１０．１２．１
３．２３．２４．２５．２６．２７．２８．３５．３６
．３７．３８．３９・・・・・・ＲＯＭテーブル回路、
１１１４．２２．２９．３０．３１．３２．３３．３４
．４０．４２．４３．４６．４７・・・・・・ラッチ回
路。
Claims (1)
- 【特許請求の範囲】 バイナリコードで構成された入力データをＲＮＳデータ
に変換するようになされたエンコーダ回路において、 上記入力データを所定ビットで分割して複数のデータに
分割するデータ分割手段と、 上記複数のデータを重み付け処理して所定の法ごとに剰
余データに変換する第１のＲＯＭテーブル回路と、 上記剰余データの上記法ごとの加算値を、対応する法の
剰余データに変換する第２のＲＯＭテーブル回路と を具え、上記第２のＲＯＭテーブル回路を介して得られ
る剰余データを、上記ＲＮＳデータを構成する剰余デー
タとして出力するようにしたことを特徴とするエンコー
ダ回路。
Priority Applications (8)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25702587A JPH0199325A (ja) | 1987-10-12 | 1987-10-12 | エンコーダ回路 |
| CA000579872A CA1318027C (en) | 1987-10-12 | 1988-10-12 | Method and apparatus for encoding and decoding data in residue number system |
| KR1019880013290A KR0129751B1 (ko) | 1987-10-12 | 1988-10-12 | 잉여수시스템에 있어서의 데이타의 엔코딩장치 및 디코딩장치와 방법 |
| EP88116961A EP0312030A3 (en) | 1987-10-12 | 1988-10-12 | Method and apparatus for encoding and decoding data in a residue number system |
| AU23665/88A AU2366588A (en) | 1987-10-12 | 1988-10-12 | Method and apparatus for encoding and decoding data in residue number system |
| US07/256,732 US5008668A (en) | 1987-10-12 | 1988-10-12 | Method and apparatus for encoding and decoding data in residue number system |
| CN88108424A CN1021004C (zh) | 1987-10-12 | 1988-10-12 | 在剩余数系统中用于编码和译码数据的方法和装置 |
| AU90050/91A AU9005091A (en) | 1987-10-12 | 1991-12-24 | Method and apparatus for encoding and decoding data in residue number system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25702587A JPH0199325A (ja) | 1987-10-12 | 1987-10-12 | エンコーダ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0199325A true JPH0199325A (ja) | 1989-04-18 |
Family
ID=17300693
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25702587A Pending JPH0199325A (ja) | 1987-10-12 | 1987-10-12 | エンコーダ回路 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPH0199325A (ja) |
| AU (1) | AU9005091A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0411504A2 (en) * | 1989-07-29 | 1991-02-06 | Sony Corporation | Digital signal processing circuit |
| CN108364064A (zh) * | 2017-01-27 | 2018-08-03 | 意法半导体股份有限公司 | 操作神经网络的方法、对应网络、装置、以及计算机程序产品 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6042965A (ja) * | 1983-08-19 | 1985-03-07 | Hitachi Ltd | デ−タ信号変調回路 |
| JPS63200233A (ja) * | 1987-02-16 | 1988-08-18 | Fujitsu Ltd | 高速並列乗除計算機 |
-
1987
- 1987-10-12 JP JP25702587A patent/JPH0199325A/ja active Pending
-
1991
- 1991-12-24 AU AU90050/91A patent/AU9005091A/en not_active Abandoned
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6042965A (ja) * | 1983-08-19 | 1985-03-07 | Hitachi Ltd | デ−タ信号変調回路 |
| JPS63200233A (ja) * | 1987-02-16 | 1988-08-18 | Fujitsu Ltd | 高速並列乗除計算機 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0411504A2 (en) * | 1989-07-29 | 1991-02-06 | Sony Corporation | Digital signal processing circuit |
| EP0411504A3 (en) * | 1989-07-29 | 1993-02-03 | Sony Corporation | Digital signal processing circuit |
| CN108364064A (zh) * | 2017-01-27 | 2018-08-03 | 意法半导体股份有限公司 | 操作神经网络的方法、对应网络、装置、以及计算机程序产品 |
| US11308406B2 (en) | 2017-01-27 | 2022-04-19 | Stmicroelectronics S.R.L. | Method of operating neural networks, corresponding network, apparatus and computer program product |
Also Published As
| Publication number | Publication date |
|---|---|
| AU9005091A (en) | 1992-02-27 |
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