JPH0721215A - データ変換装置 - Google Patents
データ変換装置Info
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- JPH0721215A JPH0721215A JP5144996A JP14499693A JPH0721215A JP H0721215 A JPH0721215 A JP H0721215A JP 5144996 A JP5144996 A JP 5144996A JP 14499693 A JP14499693 A JP 14499693A JP H0721215 A JPH0721215 A JP H0721215A
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Abstract
(57)【要約】
【目的】 Ａ／Ｄ変換器またはＤ／Ａ変換器の変換精度
に等しい回数のデュアルポートメモリへのアクセス動作
で、前記変換精度より多くのアナログ信号の収集あるい
は分配が行えるデータ変換装置を得る。 【構成】 ｎチャネルのアナログ信号入力対応にシリア
ル出力タイプのＡ／Ｄ変換器を用意し、それで変換され
たｍビットのディジタルデータを、シリアル入力・パラ
レル出力タイプのデュアルポートメモリのデータバスの
各ビットにそれぞれ割り付けて、各ディジタルデータを
ビット順にシリアルに格納してゆき、また、シリアル入
力タイプのＤ／Ａ変換器と、パラレル入力・シリアル出
力タイプのデュアルポートメモリを用いて上記と逆の処
理を行う。
に等しい回数のデュアルポートメモリへのアクセス動作
で、前記変換精度より多くのアナログ信号の収集あるい
は分配が行えるデータ変換装置を得る。 【構成】 ｎチャネルのアナログ信号入力対応にシリア
ル出力タイプのＡ／Ｄ変換器を用意し、それで変換され
たｍビットのディジタルデータを、シリアル入力・パラ
レル出力タイプのデュアルポートメモリのデータバスの
各ビットにそれぞれ割り付けて、各ディジタルデータを
ビット順にシリアルに格納してゆき、また、シリアル入
力タイプのＤ／Ａ変換器と、パラレル入力・シリアル出
力タイプのデュアルポートメモリを用いて上記と逆の処
理を行う。
Description
【０００１】
【産業上の利用分野】この発明は、電子機器におけるア
ナログ信号の収集あるいは分配に用いられるデータ変換
装置に関するものである。
ナログ信号の収集あるいは分配に用いられるデータ変換
装置に関するものである。
【０００２】
【従来の技術】図３はチャネルＣＨ１〜ＣＨ１６の１６
点のアナログ信号入力を、各々１２ビットのディジタル
データに変換して収集するデータ収集システムに適用し
た、従来のデータ変換装置を示すブロック図である。図
において、１はアナログ信号をディジタルデータに変換
して記憶する当該データ変換装置であり、２はこのデー
タ変換装置１の制御を行うコントローラ、３はデータ変
換装置１とコントローラ２とを接続する、１６ビットの
データバス幅を持った外部バスである。
点のアナログ信号入力を、各々１２ビットのディジタル
データに変換して収集するデータ収集システムに適用し
た、従来のデータ変換装置を示すブロック図である。図
において、１はアナログ信号をディジタルデータに変換
して記憶する当該データ変換装置であり、２はこのデー
タ変換装置１の制御を行うコントローラ、３はデータ変
換装置１とコントローラ２とを接続する、１６ビットの
データバス幅を持った外部バスである。
【０００３】データ変換装置１内において、１１はチャ
ネルＣＨ１〜ＣＨ１６の各アナログ信号入力値を次段で
扱いやすい信号レベルに変換するオペアンプであり、１
２はこれら各オペアンプ１１より出力されるアナログ信
号を１２ビットのディジタルデータに変換するアナログ
・ディジタル変換器（以下Ａ／Ｄ変換器という）であ
る。１３はこれら各Ａ／Ｄ変換器１２の出力する１２ビ
ットのディジタルデータを格納する、１６ビットのビッ
ト幅を有するデータバスと各種制御端子とを２組独立し
て具備したデュアルポートメモリであり、１４は前記各
Ａ／Ｄ変換器１２とこのデュアルポートメモリ１３を制
御する制御回路、１５は前記外部バス３との信号の授受
を行うバスインタフェース（以下バスＩ／Ｆという）で
ある。
ネルＣＨ１〜ＣＨ１６の各アナログ信号入力値を次段で
扱いやすい信号レベルに変換するオペアンプであり、１
２はこれら各オペアンプ１１より出力されるアナログ信
号を１２ビットのディジタルデータに変換するアナログ
・ディジタル変換器（以下Ａ／Ｄ変換器という）であ
る。１３はこれら各Ａ／Ｄ変換器１２の出力する１２ビ
ットのディジタルデータを格納する、１６ビットのビッ
ト幅を有するデータバスと各種制御端子とを２組独立し
て具備したデュアルポートメモリであり、１４は前記各
Ａ／Ｄ変換器１２とこのデュアルポートメモリ１３を制
御する制御回路、１５は前記外部バス３との信号の授受
を行うバスインタフェース（以下バスＩ／Ｆという）で
ある。
【０００４】また、コントローラ２内において、２１は
当該データ収集システムの全体制御を司る中央演算処理
装置（以下ＣＰＵという）であり、２２はこのＣＰＵ２
１の制御プログラム等が格納されている読取専用メモリ
（以下ＲＯＭという）、２３はＣＰＵ２１が処理の過程
で使用する随時書替メモリ（以下ＲＡＭという）であ
る。２４はアドレスバス、データバスおよびコントロー
ルバスからなり、これらＲＯＭ２２およびＲＡＭ２３と
ＣＰＵ２１の間を接続しているシステムバスであり、２
５はこのシステムバス２４と外部バス３とを接続して信
号の授受を制御するバスＩ／Ｆである。
当該データ収集システムの全体制御を司る中央演算処理
装置（以下ＣＰＵという）であり、２２はこのＣＰＵ２
１の制御プログラム等が格納されている読取専用メモリ
（以下ＲＯＭという）、２３はＣＰＵ２１が処理の過程
で使用する随時書替メモリ（以下ＲＡＭという）であ
る。２４はアドレスバス、データバスおよびコントロー
ルバスからなり、これらＲＯＭ２２およびＲＡＭ２３と
ＣＰＵ２１の間を接続しているシステムバスであり、２
５はこのシステムバス２４と外部バス３とを接続して信
号の授受を制御するバスＩ／Ｆである。
【０００５】次に動作について説明する。まず、コント
ローラ２のＣＰＵ２１は、チャネルＣＨ１〜ＣＨ１６の
アナログ信号をディジタルデータに変換して収集するこ
とを目的として、データ変換装置１の制御回路１４をア
クセスする。制御回路１４はこのアクセスによって起動
され、変換開始信号ＡＤＳを各Ａ／Ｄ変換器１２に対し
て出力する。変換開始信号ＡＤＳを受けた各Ａ／Ｄ変換
器１２は変換動作を開始し、Ａ／Ｄ変換器１２が持つ固
有の変換時間を経て、それぞれ対応するオペアンプ１１
がレベル変換したアナログ信号を１２ビットのディジタ
ルデータに変換する。この変換動作の終了後に、制御回
路１４は各Ａ／Ｄ変換器１２対して順番にデータ読出信
号ＣＳ１〜ＣＳ１６を送出するとともに、デュアルポー
トメモリ１３へのアドレスＲＡＭＡＤＲＳを順次変化さ
せる。これにより、各Ａ／Ｄ変換器１２にて変換された
ディジタルデータが、デュアルポートメモリ１３の指定
されたアドレスに順番に格納される。
ローラ２のＣＰＵ２１は、チャネルＣＨ１〜ＣＨ１６の
アナログ信号をディジタルデータに変換して収集するこ
とを目的として、データ変換装置１の制御回路１４をア
クセスする。制御回路１４はこのアクセスによって起動
され、変換開始信号ＡＤＳを各Ａ／Ｄ変換器１２に対し
て出力する。変換開始信号ＡＤＳを受けた各Ａ／Ｄ変換
器１２は変換動作を開始し、Ａ／Ｄ変換器１２が持つ固
有の変換時間を経て、それぞれ対応するオペアンプ１１
がレベル変換したアナログ信号を１２ビットのディジタ
ルデータに変換する。この変換動作の終了後に、制御回
路１４は各Ａ／Ｄ変換器１２対して順番にデータ読出信
号ＣＳ１〜ＣＳ１６を送出するとともに、デュアルポー
トメモリ１３へのアドレスＲＡＭＡＤＲＳを順次変化さ
せる。これにより、各Ａ／Ｄ変換器１２にて変換された
ディジタルデータが、デュアルポートメモリ１３の指定
されたアドレスに順番に格納される。
【０００６】図４はこのデュアルポートメモリ１３への
ディジタルデータの格納状態を示す説明図である。図示
のように、チャネルＣＨ１〜ＣＨ１６のアナログ信号に
対応したディジタルデータは、アドレス“００”から
“０Ｆ”までの１６ワードにそれぞれ１２ビットずつ格
納されている。各ワードではディジタルデータは最下位
ビット（以下ＬＳＢという）から順番に格納され、最上
位ビット（以下ＭＳＢという）側の４ビットは空きとな
っている。
ディジタルデータの格納状態を示す説明図である。図示
のように、チャネルＣＨ１〜ＣＨ１６のアナログ信号に
対応したディジタルデータは、アドレス“００”から
“０Ｆ”までの１６ワードにそれぞれ１２ビットずつ格
納されている。各ワードではディジタルデータは最下位
ビット（以下ＬＳＢという）から順番に格納され、最上
位ビット（以下ＭＳＢという）側の４ビットは空きとな
っている。
【０００７】その後、コントローラ２のＣＰＵ２１はデ
ータ変換装置１のデュアルポートメモリ１３をアクセス
し、図４に示すように格納されている１６個のディジタ
ルデータを順番に読み出す。このようにして、チャネル
ＣＨ１〜ＣＨ１６のアナログ信号はディジタルデータに
変換され、コントローラ２によって収集されて処理され
る。
ータ変換装置１のデュアルポートメモリ１３をアクセス
し、図４に示すように格納されている１６個のディジタ
ルデータを順番に読み出す。このようにして、チャネル
ＣＨ１〜ＣＨ１６のアナログ信号はディジタルデータに
変換され、コントローラ２によって収集されて処理され
る。
【０００８】なお、このような従来のデータ変換装置に
関連した技術が記載された文献としては、例えば特開平
２−９３８２４号公報、特開平４−２５８０４６号公報
などがある。
関連した技術が記載された文献としては、例えば特開平
２−９３８２４号公報、特開平４−２５８０４６号公報
などがある。
【０００９】
【発明が解決しようとする課題】従来のデータ変換装置
は以上のように構成されているので、全てのディジタル
データをデュアルポートメモリ１３内に取り込むために
は、Ａ／Ｄ変換器１２からデータを読み出してデュアル
ポートメモリ１３へ書き込むためのアクセス動作を、ア
ナログ信号の入力チャネル数に等しい回数だけ行う必要
があり、高速制御を行う場合にはこの読み出し／書き込
み時間が処理時間の中の大きな割合を占めるものである
ため、システムの性能向上の妨げとなり、高速化には非
常に高価なＡ／Ｄ変換器１２やデュアルポートメモリ１
３を使用することが必要となり、それらは処理速度が速
くなるほど顕在化してくるなどの問題点があった。
は以上のように構成されているので、全てのディジタル
データをデュアルポートメモリ１３内に取り込むために
は、Ａ／Ｄ変換器１２からデータを読み出してデュアル
ポートメモリ１３へ書き込むためのアクセス動作を、ア
ナログ信号の入力チャネル数に等しい回数だけ行う必要
があり、高速制御を行う場合にはこの読み出し／書き込
み時間が処理時間の中の大きな割合を占めるものである
ため、システムの性能向上の妨げとなり、高速化には非
常に高価なＡ／Ｄ変換器１２やデュアルポートメモリ１
３を使用することが必要となり、それらは処理速度が速
くなるほど顕在化してくるなどの問題点があった。
【００１０】請求項１に記載の発明は上記のような問題
点を解消するためになされたもので、Ａ／Ｄ変換器の変
換精度（出力されるディジタルデータのビット数）より
多くのアナログ信号を収集する場合に、デュアルポート
メモリへのデータの書き込みを、Ａ／Ｄ変換器の変換精
度と等しい回数のアクセス動作で行うことができるデー
タ変換装置を得ることを目的とする。
点を解消するためになされたもので、Ａ／Ｄ変換器の変
換精度（出力されるディジタルデータのビット数）より
多くのアナログ信号を収集する場合に、デュアルポート
メモリへのデータの書き込みを、Ａ／Ｄ変換器の変換精
度と等しい回数のアクセス動作で行うことができるデー
タ変換装置を得ることを目的とする。
【００１１】また、請求項２に記載の発明は、Ｄ／Ａ変
換器の変換精度（入力されるディジタルデータのビット
数）より多くのアナログ信号を分配する場合に、デュア
ルポートメモリからのデータの読み出しを、Ｄ／Ａ変換
器の変換精度と等しい回数のアクセス動作で行うことが
できるデータ変換装置を得ることを目的とする。
換器の変換精度（入力されるディジタルデータのビット
数）より多くのアナログ信号を分配する場合に、デュア
ルポートメモリからのデータの読み出しを、Ｄ／Ａ変換
器の変換精度と等しい回数のアクセス動作で行うことが
できるデータ変換装置を得ることを目的とする。
【００１２】
【課題を解決するための手段】請求項１に記載の発明に
係るデータ変換装置は、ｍビットのディジタルデータが
ｎ（ｎ＞ｍ）チャネル分格納されるシリアル入力・パラ
レル出力タイプのデュアルポートメモリの、ビット幅が
ｎビット以上のデータバスの各ビットに、入力されるア
ナログ信号をそれぞれディジタルデータに変換してシリ
アルに出力する、シリアル出力タイプのｎ個のＡ／Ｄ変
換器を接続したものである。
係るデータ変換装置は、ｍビットのディジタルデータが
ｎ（ｎ＞ｍ）チャネル分格納されるシリアル入力・パラ
レル出力タイプのデュアルポートメモリの、ビット幅が
ｎビット以上のデータバスの各ビットに、入力されるア
ナログ信号をそれぞれディジタルデータに変換してシリ
アルに出力する、シリアル出力タイプのｎ個のＡ／Ｄ変
換器を接続したものである。
【００１３】また、請求項２に記載の発明に係るデータ
変換装置は、ｍビットのディジタルデータがｎ（ｎ＞
ｍ）チャネル分格納されるパラレル入力・シリアル出力
タイプのデュアルポートメモリの、ビット幅がｎビット
以上のデータバスの各ビットに、当該デュアルポートメ
モリよりシリアルに出力された各ディジタルデータをそ
れぞれアナログ信号に変換する、シリアル入力タイプの
ｎ個のＤ／Ａ変換器を接続したものである。
変換装置は、ｍビットのディジタルデータがｎ（ｎ＞
ｍ）チャネル分格納されるパラレル入力・シリアル出力
タイプのデュアルポートメモリの、ビット幅がｎビット
以上のデータバスの各ビットに、当該デュアルポートメ
モリよりシリアルに出力された各ディジタルデータをそ
れぞれアナログ信号に変換する、シリアル入力タイプの
ｎ個のＤ／Ａ変換器を接続したものである。
【００１４】
【作用】請求項１に記載の発明におけるデュアルポート
メモリは、ｎチャネルのアナログ信号入力対応に用意さ
れたシリアル出力タイプのＡ／Ｄ変換器で変換されたｍ
ビットのディジタルデータを、自身のデータバスの各ビ
ットにそれぞれ割り付けて、各ディジタルデータの各ビ
ット毎に順次格納してゆくことにより、前記ｎがｍより
大きい場合に、ｍ回のアクセス動作で変換されたディジ
タルデータを全てデュアルポートメモリに格納できるデ
ータ変換装置を実現する。
メモリは、ｎチャネルのアナログ信号入力対応に用意さ
れたシリアル出力タイプのＡ／Ｄ変換器で変換されたｍ
ビットのディジタルデータを、自身のデータバスの各ビ
ットにそれぞれ割り付けて、各ディジタルデータの各ビ
ット毎に順次格納してゆくことにより、前記ｎがｍより
大きい場合に、ｍ回のアクセス動作で変換されたディジ
タルデータを全てデュアルポートメモリに格納できるデ
ータ変換装置を実現する。
【００１５】また、請求項２に記載の発明におけるデュ
アルポートメモリは、ｎチャネルのアナログ信号出力対
応に用意されたシリアル入力タイプのＤ／Ａ変換器を、
自身のデータバスの各ビットにそれぞれ対応させ、前記
ｎチャネルの各アナログ信号に対応するｍビットのディ
ジタルデータをシリアルに読み出して、対応するＤ／Ａ
変換器に入力してゆくことにより、前記ｎがｍより大き
い場合に、ｍ回のアクセス動作でデュアルポートメモリ
に格納されているディジタルデータを全て、Ｄ／Ａ変換
器に転送できるデータ変換装置を実現する。
アルポートメモリは、ｎチャネルのアナログ信号出力対
応に用意されたシリアル入力タイプのＤ／Ａ変換器を、
自身のデータバスの各ビットにそれぞれ対応させ、前記
ｎチャネルの各アナログ信号に対応するｍビットのディ
ジタルデータをシリアルに読み出して、対応するＤ／Ａ
変換器に入力してゆくことにより、前記ｎがｍより大き
い場合に、ｍ回のアクセス動作でデュアルポートメモリ
に格納されているディジタルデータを全て、Ｄ／Ａ変換
器に転送できるデータ変換装置を実現する。
【００１６】
実施例１．以下、この発明の一実施例を図について説明
する。図１は請求項１に記載の発明の一実施例を示すブ
ロック図である。図において、１はデータ変換装置、２
はコントローラ、３は外部バス、１１はオペアンプ、１
４は制御回路、１５および２５はバスＩ／Ｆ、２１はＣ
ＰＵ、２２はＲＯＭ、２３はＲＡＭ、２４はシステムバ
スであり、図３に同一符号を付した従来のそれらと同
一、もしくは相当部分であるため詳細な説明は省略す
る。
する。図１は請求項１に記載の発明の一実施例を示すブ
ロック図である。図において、１はデータ変換装置、２
はコントローラ、３は外部バス、１１はオペアンプ、１
４は制御回路、１５および２５はバスＩ／Ｆ、２１はＣ
ＰＵ、２２はＲＯＭ、２３はＲＡＭ、２４はシステムバ
スであり、図３に同一符号を付した従来のそれらと同
一、もしくは相当部分であるため詳細な説明は省略す
る。
【００１７】また、１６は前記各オペアンプ１１より出
力されるアナログ信号を１２ビットの変換精度でディジ
タルデータに変換するＡ／Ｄ変換器であるが、変換され
たディジタルデータを１ビットずつシリアルに出力する
シリアル出力タイプとなっている点で、図３に符号１２
を付した従来のものとは異なっている。１７はこれら各
Ａ／Ｄ変換器１６の出力する１２ビットのディジタルデ
ータを格納する、１６ビットのビット幅を有するデータ
バスと各種制御端子とを２組独立して具備したデュアル
ポートメモリであるが、各Ａ／Ｄ変換器１６をデータバ
スのそれぞれのビットに対応させ、各Ａ／Ｄ変換器１６
から一斉に出力されるディジタルデータをビット順にシ
リアルに格納して、それをコントローラ２へパラレルに
出力する、シリアル入力・パラレル出力タイプとなって
いる点で、図３に符号１３を付した従来のものとは異な
っている。
力されるアナログ信号を１２ビットの変換精度でディジ
タルデータに変換するＡ／Ｄ変換器であるが、変換され
たディジタルデータを１ビットずつシリアルに出力する
シリアル出力タイプとなっている点で、図３に符号１２
を付した従来のものとは異なっている。１７はこれら各
Ａ／Ｄ変換器１６の出力する１２ビットのディジタルデ
ータを格納する、１６ビットのビット幅を有するデータ
バスと各種制御端子とを２組独立して具備したデュアル
ポートメモリであるが、各Ａ／Ｄ変換器１６をデータバ
スのそれぞれのビットに対応させ、各Ａ／Ｄ変換器１６
から一斉に出力されるディジタルデータをビット順にシ
リアルに格納して、それをコントローラ２へパラレルに
出力する、シリアル入力・パラレル出力タイプとなって
いる点で、図３に符号１３を付した従来のものとは異な
っている。
【００１８】次に動作について説明する。従来の場合と
同様に、まず、コントローラ２のＣＰＵ２１よりデータ
収集のためにデータ変換装置１の制御回路１４がアクセ
スされ、当該制御回路１４は各Ａ／Ｄ変換器１２に対し
て変換開始信号ＡＤＳを出力する。それを受けた各Ａ／
Ｄ変換器１２は変換動作を開始し、固有の変換時間を経
て、対応するオペアンプ１１からのアナログ信号を１２
ビットのディジタルデータに変換する。ここで、各Ａ／
Ｄ変換器１６のデータ読出信号ＣＳは常に有効状態にさ
れているため、各Ａ／Ｄ変換器１６からは直ちに、変換
された１２ビットのディジタルデータが１ビットずつシ
リアルに出力されてデュアルポートメモリ１７に送られ
る。その時、制御回路１４はデュアルポートメモリ１７
へのアドレスＲＡＭＡＤＲＳを順次変化させる。これに
より、各Ａ／Ｄ変換器１２にて変換された各ディジタル
データが一斉に、１ビットずつデュアルポートメモリ１
７に格納されてゆく。
同様に、まず、コントローラ２のＣＰＵ２１よりデータ
収集のためにデータ変換装置１の制御回路１４がアクセ
スされ、当該制御回路１４は各Ａ／Ｄ変換器１２に対し
て変換開始信号ＡＤＳを出力する。それを受けた各Ａ／
Ｄ変換器１２は変換動作を開始し、固有の変換時間を経
て、対応するオペアンプ１１からのアナログ信号を１２
ビットのディジタルデータに変換する。ここで、各Ａ／
Ｄ変換器１６のデータ読出信号ＣＳは常に有効状態にさ
れているため、各Ａ／Ｄ変換器１６からは直ちに、変換
された１２ビットのディジタルデータが１ビットずつシ
リアルに出力されてデュアルポートメモリ１７に送られ
る。その時、制御回路１４はデュアルポートメモリ１７
へのアドレスＲＡＭＡＤＲＳを順次変化させる。これに
より、各Ａ／Ｄ変換器１２にて変換された各ディジタル
データが一斉に、１ビットずつデュアルポートメモリ１
７に格納されてゆく。
【００１９】図２はこのデュアルポートメモリ１７への
ディジタルデータの格納状態を示す説明図である。図示
のように、１回目にはチャネルＣＨ１〜ＣＨ１６のディ
ジタルデータの第０ビットがＬＳＢであるデータビット
“００”に格納され、２回目には前記ディジタルデータ
の第１ビットがデータビット“０１”に、３回目には第
２ビットがデータビット“０２”に、・・・・と順番に
格納されてゆき、最後の１２回目には第１１ビットがデ
ータビット“０Ｂ”に格納される。従って、データビッ
ト“０Ｃ”以降のＭＳＢ側は全て空きとなる。このよう
にして、チャネルＣＨ１〜ＣＨ１６のアナログ信号より
変換されたディジタルデータが、Ａ／Ｄ変換器１６の変
換精度と等しい１２ワードの領域に、アナログ信号のチ
ャネル数１６より少ない１２回のアクセス動作で格納さ
れる。
ディジタルデータの格納状態を示す説明図である。図示
のように、１回目にはチャネルＣＨ１〜ＣＨ１６のディ
ジタルデータの第０ビットがＬＳＢであるデータビット
“００”に格納され、２回目には前記ディジタルデータ
の第１ビットがデータビット“０１”に、３回目には第
２ビットがデータビット“０２”に、・・・・と順番に
格納されてゆき、最後の１２回目には第１１ビットがデ
ータビット“０Ｂ”に格納される。従って、データビッ
ト“０Ｃ”以降のＭＳＢ側は全て空きとなる。このよう
にして、チャネルＣＨ１〜ＣＨ１６のアナログ信号より
変換されたディジタルデータが、Ａ／Ｄ変換器１６の変
換精度と等しい１２ワードの領域に、アナログ信号のチ
ャネル数１６より少ない１２回のアクセス動作で格納さ
れる。
【００２０】その後、コントローラ２のＣＰＵ２１はデ
ータ変換装置１のデュアルポートメモリ１７をアクセス
し、図２に示すように格納されている１２ビットのディ
ジタルデータをアドレス“００”〜“０Ｆ”を順番に読
み出す。これにより、チャネルＣＨ１〜ＣＨ１６のアナ
ログ信号は、従来の場合と同様に、ディジタルデータに
変換されてコントローラ２に収集・処理される。
ータ変換装置１のデュアルポートメモリ１７をアクセス
し、図２に示すように格納されている１２ビットのディ
ジタルデータをアドレス“００”〜“０Ｆ”を順番に読
み出す。これにより、チャネルＣＨ１〜ＣＨ１６のアナ
ログ信号は、従来の場合と同様に、ディジタルデータに
変換されてコントローラ２に収集・処理される。
【００２１】実施例２．なお、上記実施例１では、複数
チャネル分のアナログ信号入力をディジタルデータに変
換して収集・処理する場合について説明したが、その逆
に、処理した複数チャネル分のディジタルデータをアナ
ログ信号に変換して出力・分配することも可能であり、
上記実施例と同様の効果を奏する。即ち、例えば、実施
例１の場合と同様の、１２ビットのディジタルデータを
１６個、コントローラ２からデータ変換装置１に送って
パラレル入力・シリアル出力タイプのデュアルポートメ
モリ１７に書き込み、各ディジタルデータを一斉に、そ
の第０ビットから順番に読み出してシリアル入力タイプ
のＤ／Ａ変換器に入力し、それぞれをアナログ信号に変
換する。これによって、１６個のディジタルデータを１
２回のアクセス動作にてアナログ信号に変換し、分配・
出力することが可能となる。
チャネル分のアナログ信号入力をディジタルデータに変
換して収集・処理する場合について説明したが、その逆
に、処理した複数チャネル分のディジタルデータをアナ
ログ信号に変換して出力・分配することも可能であり、
上記実施例と同様の効果を奏する。即ち、例えば、実施
例１の場合と同様の、１２ビットのディジタルデータを
１６個、コントローラ２からデータ変換装置１に送って
パラレル入力・シリアル出力タイプのデュアルポートメ
モリ１７に書き込み、各ディジタルデータを一斉に、そ
の第０ビットから順番に読み出してシリアル入力タイプ
のＤ／Ａ変換器に入力し、それぞれをアナログ信号に変
換する。これによって、１６個のディジタルデータを１
２回のアクセス動作にてアナログ信号に変換し、分配・
出力することが可能となる。
【００２２】
【発明の効果】以上のように、請求項１に記載の発明に
よれば、ｎチャネルのアナログ信号入力対応にシリアル
出力タイプのＡ／Ｄ変換器を用意し、このＡ／Ｄ変換器
で変換されたｍビットのディジタルデータを、シリアル
入力・パラレル出力タイプのデュアルポートメモリのデ
ータバスの各ビットにそれぞれ割り付けて、各ディジタ
ルデータの各ビット毎に順次格納してゆくように構成し
たので、前記ｎがｍより大きい場合には、変換されたデ
ィジタルデータを、ｍ回のアクセス動作で全てデュアル
ポートメモリに格納することが可能となって処理の高速
化がはかれ、さらに、デュアルポートメモリの容量も小
さくできるデータ変換装置が得られる効果がある。
よれば、ｎチャネルのアナログ信号入力対応にシリアル
出力タイプのＡ／Ｄ変換器を用意し、このＡ／Ｄ変換器
で変換されたｍビットのディジタルデータを、シリアル
入力・パラレル出力タイプのデュアルポートメモリのデ
ータバスの各ビットにそれぞれ割り付けて、各ディジタ
ルデータの各ビット毎に順次格納してゆくように構成し
たので、前記ｎがｍより大きい場合には、変換されたデ
ィジタルデータを、ｍ回のアクセス動作で全てデュアル
ポートメモリに格納することが可能となって処理の高速
化がはかれ、さらに、デュアルポートメモリの容量も小
さくできるデータ変換装置が得られる効果がある。
【００２３】また、請求項２に記載の発明によれば、ｎ
チャネルのアナログ信号出力対応にシリアル入力タイプ
のＤ／Ａ変換器を用意し、それらをパラレル入力・シリ
アル出力タイプのデュアルポートメモリのデータバスの
各ビットのそれぞれに対応させ、格納されたｍビットの
ディジタルデータをシリアルに読み出して、対応するＤ
／Ａ変換器に順番に入力してゆくように構成したので、
前記ｎがｍより大きい場合には、デュアルポートメモリ
の格納データを、ｍ回のアクセス動作で全てＤ／Ａ変換
器に転送可能となって処理の高速化がはかれ、さらに、
デュアルポートメモリの容量も小さくできるデータ変換
装置が得られる効果がある。
チャネルのアナログ信号出力対応にシリアル入力タイプ
のＤ／Ａ変換器を用意し、それらをパラレル入力・シリ
アル出力タイプのデュアルポートメモリのデータバスの
各ビットのそれぞれに対応させ、格納されたｍビットの
ディジタルデータをシリアルに読み出して、対応するＤ
／Ａ変換器に順番に入力してゆくように構成したので、
前記ｎがｍより大きい場合には、デュアルポートメモリ
の格納データを、ｍ回のアクセス動作で全てＤ／Ａ変換
器に転送可能となって処理の高速化がはかれ、さらに、
デュアルポートメモリの容量も小さくできるデータ変換
装置が得られる効果がある。
【図１】この発明の実施例１によるデータ変換装置を用
いたデータ収集システムを示すブロック図である。
いたデータ収集システムを示すブロック図である。
【図２】上記実施例におけるデュアルポートメモリのデ
ータ格納状態を示す説明図である。
ータ格納状態を示す説明図である。
【図３】従来のデータ変換装置を用いたデータ収集シス
テムを示すブロック図である。
テムを示すブロック図である。
【図４】そのデュアルポートメモリのデータ格納状態を
示す説明図である。
示す説明図である。
１６ Ａ／Ｄ変換器（アナログ・ディジタル変換器） １７ デュアルポートメモリ
Claims (2)
- 【請求項１】 入力されるｎチャネルのアナログ信号の
それぞれに対応して用意され、対応する前記アナログ信
号を、前記アナログ信号の入力チャネル数ｎより少ない
ｍビットのディジタルデータに変換してシリアルに出力
するアナログ・ディジタル変換器と、ビット幅がｎビッ
ト以上のデータバスを有し、当該データバスの各ビット
に前記アナログ・ディジタル変換器をそれぞれ対応させ
て接続し、前記各アナログ・ディジタル変換器より入力
されるディジタルデータをシリアルに書き込み、それを
パラレルに読み出して出力するデュアルポートメモリと
を備えたデータ変換装置。 - 【請求項２】 出力されるｎチャネルのアナログ信号の
それぞれに対応して用意され、それぞれにシリアルで入
力される、前記アナログ信号の出力チャネル数ｎより少
ないｍビットのディジタル信号をアナログ信号に変換す
るディジタル・アナログ変換器と、ビット幅がｎビット
以上のデータバスを有し、当該データバスの各ビットに
前記ディジタル・アナログ変換器をそれぞれ対応させて
接続し、前記各ディジタル・アナログ変換器へのディジ
タルデータがパラレルに書き込まれ、それをシリアルに
読み出して前記各ディジタル・アナログ変換器に入力す
るデュアルポートメモリとを備えたデータ変換装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5144996A JPH0721215A (ja) | 1993-06-16 | 1993-06-16 | データ変換装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5144996A JPH0721215A (ja) | 1993-06-16 | 1993-06-16 | データ変換装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0721215A true JPH0721215A (ja) | 1995-01-24 |
Family
ID=15375050
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5144996A Pending JPH0721215A (ja) | 1993-06-16 | 1993-06-16 | データ変換装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0721215A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8279131B2 (en) | 2006-09-21 | 2012-10-02 | Raytheon Company | Panel array |
| US8508943B2 (en) | 2009-10-16 | 2013-08-13 | Raytheon Company | Cooling active circuits |
-
1993
- 1993-06-16 JP JP5144996A patent/JPH0721215A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8279131B2 (en) | 2006-09-21 | 2012-10-02 | Raytheon Company | Panel array |
| US8508943B2 (en) | 2009-10-16 | 2013-08-13 | Raytheon Company | Cooling active circuits |
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