JPH10336032A - Ａ／ｄ変換器 - Google Patents
Ａ／ｄ変換器Info
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- JPH10336032A JPH10336032A JP9142776A JP14277697A JPH10336032A JP H10336032 A JPH10336032 A JP H10336032A JP 9142776 A JP9142776 A JP 9142776A JP 14277697 A JP14277697 A JP 14277697A JP H10336032 A JPH10336032 A JP H10336032A
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/14—Conversion in steps with each step involving the same or a different conversion means and delivering more than one bit
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/34—Analogue value compared with reference values
- H03M1/38—Analogue value compared with reference values sequentially only, e.g. successive approximation type
- H03M1/46—Analogue value compared with reference values sequentially only, e.g. successive approximation type with digital/analogue converter for supplying reference values to converter
- H03M1/462—Details of the control circuitry, e.g. of the successive approximation register
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】
【課題】 ｍビット分解能を有するＡ／Ｄ変換器１から
ｎビットデータを得るには、ｍビットデータを一旦デー
タレジスタからＲＡＭに転送し、これをシフト動作せる
ことが必要であり、一連の動作によるバスの占有でリア
ルタイム処理性能が低下し、且つＲＡＭを１データにつ
き１６ビット使用するので、ＲＡＭの使用効率も低下さ
せてしまう等の課題があった。 【解決手段】 ｍビット分解能を有するＡ／Ｄ変換器１
で変換されたｍビットのＡ／Ｄ変換結果を格納するデー
タレジスタ４と、ｎビットのＡ／Ｄ変換結果を格納する
データレジスタ５とを備えたものである。
ｎビットデータを得るには、ｍビットデータを一旦デー
タレジスタからＲＡＭに転送し、これをシフト動作せる
ことが必要であり、一連の動作によるバスの占有でリア
ルタイム処理性能が低下し、且つＲＡＭを１データにつ
き１６ビット使用するので、ＲＡＭの使用効率も低下さ
せてしまう等の課題があった。 【解決手段】 ｍビット分解能を有するＡ／Ｄ変換器１
で変換されたｍビットのＡ／Ｄ変換結果を格納するデー
タレジスタ４と、ｎビットのＡ／Ｄ変換結果を格納する
データレジスタ５とを備えたものである。
Description
【０００１】
【発明の属する技術分野】この発明は、ワンチップマイ
コンに組み込まれ、アナログ信号をデジタル信号に変換
して出力するＡ／Ｄ変換器に関するものである。
コンに組み込まれ、アナログ信号をデジタル信号に変換
して出力するＡ／Ｄ変換器に関するものである。
【０００２】
【従来の技術】図７は１６ビットのワンチップマイコン
１１０の構成を示すブロック図であり、１１１はＣＰ
Ｕ、１１２はＲＡＭ、１１３はＤＭＡＣ、１０１はＡ／
Ｄ変換器、１１４はこれ等相互を接続する外部バスであ
る。図８は上記Ａ／Ｄ変換器１０１の全体の構成を示す
ブロック図であり、図において、１０２は比較器、１０
３はＡ／Ｄ変換制御回路、１０４は変換結果を格納する
ｍビット、例えば１０ビットのデータレジスタ、１０５
はデジタル／アナログ（以下、Ｄ／Ａと称する）変換
器、１０６は変換すべきアナログ信号の入力端子であ
る。
１１０の構成を示すブロック図であり、１１１はＣＰ
Ｕ、１１２はＲＡＭ、１１３はＤＭＡＣ、１０１はＡ／
Ｄ変換器、１１４はこれ等相互を接続する外部バスであ
る。図８は上記Ａ／Ｄ変換器１０１の全体の構成を示す
ブロック図であり、図において、１０２は比較器、１０
３はＡ／Ｄ変換制御回路、１０４は変換結果を格納する
ｍビット、例えば１０ビットのデータレジスタ、１０５
はデジタル／アナログ（以下、Ｄ／Ａと称する）変換
器、１０６は変換すべきアナログ信号の入力端子であ
る。
【０００３】次に動作について説明する。アナログ値を
デジタル値に変換する方法としては、幾つかのアルゴリ
ズムが存在しているが、ここでは一例として、マイクロ
コンピュータ等でよく使われている逐次比較変換方法に
基づいて説明する。入力端子１０６に入力された変換す
べきアナログ信号を比較器１０２の一端に入力するとと
もにＤ／Ａ変換器１０５から基準電圧Ｖｒｅｆを該比較
器の他端に入力する。
デジタル値に変換する方法としては、幾つかのアルゴリ
ズムが存在しているが、ここでは一例として、マイクロ
コンピュータ等でよく使われている逐次比較変換方法に
基づいて説明する。入力端子１０６に入力された変換す
べきアナログ信号を比較器１０２の一端に入力するとと
もにＤ／Ａ変換器１０５から基準電圧Ｖｒｅｆを該比較
器の他端に入力する。
【０００４】比較器１０２はＡ／Ｄ変換制御回路１０３
により制御され、両入力信号を比較してその比較結果
を、データレジスタ１０４に１ビットとして格納する。
この変換動作が終了すると、この格納値がＤ／Ａ変換器
１０５に入力され、この入力値がＤ／Ａ変換され前記と
は異なる基準電圧Ｖｒｅｆが出力されて比較器１０２に
入力される。そして、再び、この基準電圧Ｖｒｅｆと入
力端子に入力されたアナログ信号とが比較され、この比
較結果をデータレジスタ１０４に１ビットとして格納す
る。以下、この動作を繰り返して１０ビットの変換結果
を得る。
により制御され、両入力信号を比較してその比較結果
を、データレジスタ１０４に１ビットとして格納する。
この変換動作が終了すると、この格納値がＤ／Ａ変換器
１０５に入力され、この入力値がＤ／Ａ変換され前記と
は異なる基準電圧Ｖｒｅｆが出力されて比較器１０２に
入力される。そして、再び、この基準電圧Ｖｒｅｆと入
力端子に入力されたアナログ信号とが比較され、この比
較結果をデータレジスタ１０４に１ビットとして格納す
る。以下、この動作を繰り返して１０ビットの変換結果
を得る。
【０００５】
【発明が解決しようとする課題】従来のＡ／Ｄ変換器は
以上のように構成されているので、変換結果は全て１０
ビットとして得られていた。しかし、１０ビットの精度
を要求しないような制御で、この１０ビット分解能を有
するＡ／Ｄ変換器を用いるには、一旦データをデータレ
ジスタ１０４からＲＡＭ１１２に転送して、これをシフ
ト動作させることによって、ｎビット、例えば８ビット
のデータとして使用している。この結果、１６ビットの
ワンチップマイコンでは、データは８ビットもしくは１
６ビットの幅で処理されるため、１０ビット分解能をも
つＡ／Ｄ変換器は、２ビットと８ビットにデータが別れ
ることになり、６ビット無駄なデータを取り扱うことに
なる。
以上のように構成されているので、変換結果は全て１０
ビットとして得られていた。しかし、１０ビットの精度
を要求しないような制御で、この１０ビット分解能を有
するＡ／Ｄ変換器を用いるには、一旦データをデータレ
ジスタ１０４からＲＡＭ１１２に転送して、これをシフ
ト動作させることによって、ｎビット、例えば８ビット
のデータとして使用している。この結果、１６ビットの
ワンチップマイコンでは、データは８ビットもしくは１
６ビットの幅で処理されるため、１０ビット分解能をも
つＡ／Ｄ変換器は、２ビットと８ビットにデータが別れ
ることになり、６ビット無駄なデータを取り扱うことに
なる。
【０００６】このため、ＣＰＵ１１１もしくはＤＭＡＣ
（Ｄｉｒｅｃｔ Ｍｅｍｏｒｙ Ａｃｃｅｓｓ Ｃｏｎ
ｔｒｏｌｌｅｒ）１１３等を用いてのデータ転送やシフ
ト動作を行う必要があり、一連の動作による外部バス１
１４の占有でリアルタイム処理性能が低下し、且つ１０
ビットのデータをＲＡＭ１１２に転送することで、ＲＡ
Ｍ１１２を１データにつき１６ビット使用し、ＲＡＭの
使用効率も低下させてしまうなどの課題があった。
（Ｄｉｒｅｃｔ Ｍｅｍｏｒｙ Ａｃｃｅｓｓ Ｃｏｎ
ｔｒｏｌｌｅｒ）１１３等を用いてのデータ転送やシフ
ト動作を行う必要があり、一連の動作による外部バス１
１４の占有でリアルタイム処理性能が低下し、且つ１０
ビットのデータをＲＡＭ１１２に転送することで、ＲＡ
Ｍ１１２を１データにつき１６ビット使用し、ＲＡＭの
使用効率も低下させてしまうなどの課題があった。
【０００７】また、モードレジスタによって、Ａ／Ｄ変
換結果を８ビットにするのか１０ビットにするのかを選
択できるような回路を内蔵していても、Ａ／Ｄ変換実行
前にモードレジスタを設定しておかなければならず、１
０ビットと８ビットの変換結果を同時に得ることができ
ないというデメリットがある。
換結果を８ビットにするのか１０ビットにするのかを選
択できるような回路を内蔵していても、Ａ／Ｄ変換実行
前にモードレジスタを設定しておかなければならず、１
０ビットと８ビットの変換結果を同時に得ることができ
ないというデメリットがある。
【０００８】この発明は上記のような課題を解決するた
めになされたもの、Ａ／Ｄ変換実行後に１０ビットの変
換結果および８ビットの変換結果が得られるＡ／Ｄ変換
器を得ることを目的とする。
めになされたもの、Ａ／Ｄ変換実行後に１０ビットの変
換結果および８ビットの変換結果が得られるＡ／Ｄ変換
器を得ることを目的とする。
【０００９】
【課題を解決するための手段】請求項１記載の発明に係
るＡ／Ｄ変換器は、ｍビットのＡ／Ｄ変換結果を格納す
るデータレジスタと、ｎビットのＡ／Ｄ変換結果を格納
するデータレジスタとを備えたものである。
るＡ／Ｄ変換器は、ｍビットのＡ／Ｄ変換結果を格納す
るデータレジスタと、ｎビットのＡ／Ｄ変換結果を格納
するデータレジスタとを備えたものである。
【００１０】請求項２記載の発明に係るＡ／Ｄ変換器
は、ｍビットのＡ／Ｄ変換結果を格納するデータレジス
タと、割り当てられた２つのアドレスのうち、一方のア
ドレスでは前記データレジスタからｍビットをリードし
他方のアドレスでは該データレジスタの上位または下位
ｎビットをシフトさせてリードするシフタとを備えたも
のである。
は、ｍビットのＡ／Ｄ変換結果を格納するデータレジス
タと、割り当てられた２つのアドレスのうち、一方のア
ドレスでは前記データレジスタからｍビットをリードし
他方のアドレスでは該データレジスタの上位または下位
ｎビットをシフトさせてリードするシフタとを備えたも
のである。
【００１１】請求項３記載の発明に係るＡ／Ｄ変換器
は、ｎビットのＡ／Ｄ変換結果を格納するデータレジス
タをハーフワード単位でマッピングするものである。
は、ｎビットのＡ／Ｄ変換結果を格納するデータレジス
タをハーフワード単位でマッピングするものである。
【００１２】請求項４記載の発明に係るＡ／Ｄ変換器
は、ｎビットのＡ／Ｄ変換結果を格納するデータレジス
タをバイト単位でマッピングするものである。
は、ｎビットのＡ／Ｄ変換結果を格納するデータレジス
タをバイト単位でマッピングするものである。
【００１３】
【発明の実施の形態】以下、この発明の実施の一形態を
説明する。 実施の形態１．図１はこの発明の実施の形態１によるＡ
／Ｄ変換器を示す構成図であり、図において、１はＡ／
Ｄ変換器全体を示すもので、比較器２、Ａ／Ｄ変換制御
回路３、データレジスタ（ｍビット、例えば１０ビット
の変換結果を格納するデータレジスタ）４、データレジ
スタ（ｎビット、例えば８ビットの変換結果を格納する
データレジスタ）５、Ｄ／Ａ変換器６、変換すべきアナ
ログ信号の入力端子７を有する。
説明する。 実施の形態１．図１はこの発明の実施の形態１によるＡ
／Ｄ変換器を示す構成図であり、図において、１はＡ／
Ｄ変換器全体を示すもので、比較器２、Ａ／Ｄ変換制御
回路３、データレジスタ（ｍビット、例えば１０ビット
の変換結果を格納するデータレジスタ）４、データレジ
スタ（ｎビット、例えば８ビットの変換結果を格納する
データレジスタ）５、Ｄ／Ａ変換器６、変換すべきアナ
ログ信号の入力端子７を有する。
【００１４】次に動作について説明する。入力端子７に
入力された変換すべきアナログ信号を比較器２の一端に
入力するとともにＤ／Ａ変換器６から基準電圧Ｖｒｅｆ
を該比較器の他端に入力する。比較器２はＡ／Ｄ変換制
御回路３により制御され、両入力信号を比較してその比
較結果を、データレジスタ４に１ビットとして格納す
る。この変換動作が終了すると、この格納値がＤ／Ａ変
換器６に入力され、この入力値がＤ／Ａ変換され前記と
は異なる基準電圧Ｖｒｅｆが出力されて比較器２に入力
される。そして、再び、この基準電圧Ｖｒｅｆと入力端
子に入力されたアナログ信号とが比較され、この比較結
果をデータレジスタ４に次の１ビットとして格納する。
以下、この動作を繰り返して１０ビットの変換結果を得
る。次いで、Ａ／Ｄ変換制御回路３の制御によってデー
タレジスタ４に格納された１０ビットのうち上位８ビッ
トがデータレジスタ５へ転送格納される。
入力された変換すべきアナログ信号を比較器２の一端に
入力するとともにＤ／Ａ変換器６から基準電圧Ｖｒｅｆ
を該比較器の他端に入力する。比較器２はＡ／Ｄ変換制
御回路３により制御され、両入力信号を比較してその比
較結果を、データレジスタ４に１ビットとして格納す
る。この変換動作が終了すると、この格納値がＤ／Ａ変
換器６に入力され、この入力値がＤ／Ａ変換され前記と
は異なる基準電圧Ｖｒｅｆが出力されて比較器２に入力
される。そして、再び、この基準電圧Ｖｒｅｆと入力端
子に入力されたアナログ信号とが比較され、この比較結
果をデータレジスタ４に次の１ビットとして格納する。
以下、この動作を繰り返して１０ビットの変換結果を得
る。次いで、Ａ／Ｄ変換制御回路３の制御によってデー
タレジスタ４に格納された１０ビットのうち上位８ビッ
トがデータレジスタ５へ転送格納される。
【００１５】以上のように、この実施の形態１によれ
ば、データレジスタ４には１０ビットの変換結果が格納
され、データレジスタ５には８ビットの変換結果が格納
されるため、１０ビットと８ビットの変換結果が同時に
得られる。したがって、外部バス１１には制御によっ
て、１０ビットと８ビットを選択的に出力することがで
きる。
ば、データレジスタ４には１０ビットの変換結果が格納
され、データレジスタ５には８ビットの変換結果が格納
されるため、１０ビットと８ビットの変換結果が同時に
得られる。したがって、外部バス１１には制御によっ
て、１０ビットと８ビットを選択的に出力することがで
きる。
【００１６】実施の形態２．図２はこの発明の実施の形
態１によるＡ／Ｄ変換器を示す構成図であり、図におい
て、８は１０ビットのデータレジスタ４から上位８ビッ
トをシフトさせてリードするシフタである。他の構成は
図１に示す実施の形態１に相当する部分には同一符号を
付して重複説明を省略する。
態１によるＡ／Ｄ変換器を示す構成図であり、図におい
て、８は１０ビットのデータレジスタ４から上位８ビッ
トをシフトさせてリードするシフタである。他の構成は
図１に示す実施の形態１に相当する部分には同一符号を
付して重複説明を省略する。
【００１７】図３は上記シフタ８の接続例を示す回路構
成図であり、９は１０ビットの変換結果を格納したデー
タレジスタ４が接続された１６ビットのローカルバス、
１０はローカルバス９のそれぞれに設けられた出力バッ
ファ、１１は出力バッファ１０の出力側に接続された外
部バスである。そして、上記ローカルバス９の６ビット
目から１５ビット目にシフタ８を設け、６ビット目〜１
３ビット目のローカルバスから８ビット目〜１５ビット
目の出力バッファ１０の入力端に至る接続路にトランス
ミッションゲート１２を設けると共に８ビット目〜１５
ビット目のローカルバスにトランスミッションゲート１
３を設けた構成である。なお、１３はｃｌｏｃｋｅｄゲ
ート等による他の論理回路で構成してもよい。
成図であり、９は１０ビットの変換結果を格納したデー
タレジスタ４が接続された１６ビットのローカルバス、
１０はローカルバス９のそれぞれに設けられた出力バッ
ファ、１１は出力バッファ１０の出力側に接続された外
部バスである。そして、上記ローカルバス９の６ビット
目から１５ビット目にシフタ８を設け、６ビット目〜１
３ビット目のローカルバスから８ビット目〜１５ビット
目の出力バッファ１０の入力端に至る接続路にトランス
ミッションゲート１２を設けると共に８ビット目〜１５
ビット目のローカルバスにトランスミッションゲート１
３を設けた構成である。なお、１３はｃｌｏｃｋｅｄゲ
ート等による他の論理回路で構成してもよい。
【００１８】次に動作について説明する。Ａ／Ｄ変換動
作は前記図１に示す実施の形態１と同様であるから重複
説明は省略するが、この実施の形態２では、１０ビット
の変換結果を格納するデータレジスタ４を備えているの
みである点で実施の形態１と明らかに相違している。そ
して、１０ビットデータを得るためには、Ａ／Ｄ変換制
御回路３からの制御信号によってローカルバス９のトラ
ンスミッションゲート１３をＯＮし接続路１４のトラン
スミッションゲート１２をＯＦＦすることにより、ロー
カルバス９の６ビット目〜１５ビット目に接続されたデ
ータレジスタ４に格納されている１０ビットのＡ／Ｄ変
換結果がそのまま外部バス１１に出力される。
作は前記図１に示す実施の形態１と同様であるから重複
説明は省略するが、この実施の形態２では、１０ビット
の変換結果を格納するデータレジスタ４を備えているの
みである点で実施の形態１と明らかに相違している。そ
して、１０ビットデータを得るためには、Ａ／Ｄ変換制
御回路３からの制御信号によってローカルバス９のトラ
ンスミッションゲート１３をＯＮし接続路１４のトラン
スミッションゲート１２をＯＦＦすることにより、ロー
カルバス９の６ビット目〜１５ビット目に接続されたデ
ータレジスタ４に格納されている１０ビットのＡ／Ｄ変
換結果がそのまま外部バス１１に出力される。
【００１９】次に８ビットデータを得るためには、Ａ／
Ｄ変換制御回路３からの制御信号によってローカルバス
９のトランスミッションゲート１３をＯＦＦし接続路１
４のトランスミッションゲート１２をＯＮすることによ
り、ローカルバス９の８ビット目〜１５ビット目に接続
されたデータレジスタ４に格納されている１０ビットの
うち、６ビット目〜１３ビット目のＡ／Ｄ変換結果が２
ビットシフトされ、８ビットが外部バス１１に出力され
る。
Ｄ変換制御回路３からの制御信号によってローカルバス
９のトランスミッションゲート１３をＯＦＦし接続路１
４のトランスミッションゲート１２をＯＮすることによ
り、ローカルバス９の８ビット目〜１５ビット目に接続
されたデータレジスタ４に格納されている１０ビットの
うち、６ビット目〜１３ビット目のＡ／Ｄ変換結果が２
ビットシフトされ、８ビットが外部バス１１に出力され
る。
【００２０】以上のように、この実施の形態２によれ
ば、１つのデータレジスタ４を１０ビットの変換結果を
格納するデータレジスタと８ビットの変換結果を格納す
るデータレジスタとに共通に使用することができ、デー
タレジスタを増やさなくてもよい。このため、既存のＡ
／Ｄ変換器を流用することができるとともに、レイアウ
トが大きくならず、コンパクトなＡ／Ｄ変換器が得られ
る。
ば、１つのデータレジスタ４を１０ビットの変換結果を
格納するデータレジスタと８ビットの変換結果を格納す
るデータレジスタとに共通に使用することができ、デー
タレジスタを増やさなくてもよい。このため、既存のＡ
／Ｄ変換器を流用することができるとともに、レイアウ
トが大きくならず、コンパクトなＡ／Ｄ変換器が得られ
る。
【００２１】実施の形態３．図４はこの発明の実施の形
態３によるレジスタマッピングを示す図であり、（ａ）
は１０ビット変換結果を格納するレジスタマッピング
図、（ｂ）は８ビット変換結果をハーフワード単位（１
６ビット）の１／２で格納するレジスタマッピング図で
ある。このようなマッピング図にすることにより、アド
レス情報の一部を用いて、シフタ９の制御を行うことが
できる。
態３によるレジスタマッピングを示す図であり、（ａ）
は１０ビット変換結果を格納するレジスタマッピング
図、（ｂ）は８ビット変換結果をハーフワード単位（１
６ビット）の１／２で格納するレジスタマッピング図で
ある。このようなマッピング図にすることにより、アド
レス情報の一部を用いて、シフタ９の制御を行うことが
できる。
【００２２】つまり、１０ビット変換結果を格納するデ
ータレジスタ４のアドレスと８ビット変換結果を格納す
るデータレジスタ５のアドレスとを比較すると、アドレ
ス「３」（データレジスタ４の番地ｈ’０１００とデー
タレジスタ５の番地ｈ’１１００の左から４番目の桁）
のみが異なっていることがわかる。そこで、このアドレ
ス「３」の情報で、例えば、アドレス「３」＝０の場合
は、データレジスタ４の１０ビットをそのまま外部バス
１１に出力し、アドレス「３」＝１の場合は、データレ
ジスタ４の１０ビットをシフタ８を通して２ビットシフ
トさせ、８ビットを外部バス１１に出力するように、Ａ
／Ｄ変換制御回路３によって、トランスミッションゲー
ト１２，１３を制御する。
ータレジスタ４のアドレスと８ビット変換結果を格納す
るデータレジスタ５のアドレスとを比較すると、アドレ
ス「３」（データレジスタ４の番地ｈ’０１００とデー
タレジスタ５の番地ｈ’１１００の左から４番目の桁）
のみが異なっていることがわかる。そこで、このアドレ
ス「３」の情報で、例えば、アドレス「３」＝０の場合
は、データレジスタ４の１０ビットをそのまま外部バス
１１に出力し、アドレス「３」＝１の場合は、データレ
ジスタ４の１０ビットをシフタ８を通して２ビットシフ
トさせ、８ビットを外部バス１１に出力するように、Ａ
／Ｄ変換制御回路３によって、トランスミッションゲー
ト１２，１３を制御する。
【００２３】以上のように、この実施の形態３によれ
ば、１０ビット変換結果を格納するデータレジスタ４の
アドレスと８ビット変換結果を格納するデータレジスタ
５の異なっているアドレスの情報によって、１０ビット
変換結果を得るか８ビット変換結果を得るかを選択でき
るから、レイアウト面積の増加を抑えた、非常にシンプ
ルでフレキシブルなＡ／Ｄ変換器を得ることができる。
ば、１０ビット変換結果を格納するデータレジスタ４の
アドレスと８ビット変換結果を格納するデータレジスタ
５の異なっているアドレスの情報によって、１０ビット
変換結果を得るか８ビット変換結果を得るかを選択でき
るから、レイアウト面積の増加を抑えた、非常にシンプ
ルでフレキシブルなＡ／Ｄ変換器を得ることができる。
【００２４】実施の形態４．図５はこの発明の実施の形
態４によるレジスタマッピングを示す図であり、（ａ）
は１０ビット変換結果を格納するレジスタマッピング
図、（ｂ）は８ビット変換結果をバイト単位（８ビッ
ト）で格納したレジスタマッピング図である。
態４によるレジスタマッピングを示す図であり、（ａ）
は１０ビット変換結果を格納するレジスタマッピング
図、（ｂ）は８ビット変換結果をバイト単位（８ビッ
ト）で格納したレジスタマッピング図である。
【００２５】図６は８ビット変換結果をバイト単位（８
ビット）で格納するためのシフタ８，１５の構成を示す
もので、図において、１５はシフタであり、６ビット目
〜１３ビット目のローカルバスから０ビット目〜７ビッ
ト目のローカルバスに至る接続路にトランスミッション
ゲート１３を設けた構成である。他の構成は図１に示す
実施の形態１に相当する部分には同一符号を付して重複
説明を省略する。
ビット）で格納するためのシフタ８，１５の構成を示す
もので、図において、１５はシフタであり、６ビット目
〜１３ビット目のローカルバスから０ビット目〜７ビッ
ト目のローカルバスに至る接続路にトランスミッション
ゲート１３を設けた構成である。他の構成は図１に示す
実施の形態１に相当する部分には同一符号を付して重複
説明を省略する。
【００２６】次に動作について説明する。１０ビットデ
ータを得るためには、実施の形態２で説明した図３のシ
フタ９の動作により行えばよい。一方、８ビットデータ
を得るためには、Ａ／Ｄ変換制御回路３からの制御信号
によって、シフタ８，１５のトランスミッションゲート
１２，１３を交互にＯＮすることにより、外部バス１１
の０ビット目〜７ビット目と８ビット目〜１５ビット目
に交互にバイト単位で８ビットデータを出力するもの
で、この８ビットデータを図５（ｂ）に示すように、０
番地と１番地とに順次隈無くバイト単位で格納する。
ータを得るためには、実施の形態２で説明した図３のシ
フタ９の動作により行えばよい。一方、８ビットデータ
を得るためには、Ａ／Ｄ変換制御回路３からの制御信号
によって、シフタ８，１５のトランスミッションゲート
１２，１３を交互にＯＮすることにより、外部バス１１
の０ビット目〜７ビット目と８ビット目〜１５ビット目
に交互にバイト単位で８ビットデータを出力するもの
で、この８ビットデータを図５（ｂ）に示すように、０
番地と１番地とに順次隈無くバイト単位で格納する。
【００２７】以上のように、この実施の形態４によれ
ば、８ビット変換結果をバイト単位で０番地と１番地と
に順次隈無く格納することにより、ＤＭＡＣと連動させ
たシステム時に変換結果を効率よく転送することができ
る。
ば、８ビット変換結果をバイト単位で０番地と１番地と
に順次隈無く格納することにより、ＤＭＡＣと連動させ
たシステム時に変換結果を効率よく転送することができ
る。
【００２８】
【発明の効果】以上のように、請求項１記載の発明によ
れば、ｍビットのＡ／Ｄ変換結果を格納するデータレジ
スタと、ｎビットのＡ／Ｄ変換結果を格納するデータレ
ジスタとを有する構成としたので、Ａ／Ｄ変換実行後に
ｍビットの変換結果と８ビットの変換結果を任意に得る
ことができる。この結果、ｍビットの精度を要求しない
ような制御で使用する場合には、ｎビットの変換結果を
出力することのみ、ＣＰＵによるデータの処理（データ
やＲＡＭへ転送したりシフト動作）が不要となり、バス
を占有しないためリアルタイム処理性能が向上し、且
つ、ＲＡＭの使用効率もアップする効果がある。
れば、ｍビットのＡ／Ｄ変換結果を格納するデータレジ
スタと、ｎビットのＡ／Ｄ変換結果を格納するデータレ
ジスタとを有する構成としたので、Ａ／Ｄ変換実行後に
ｍビットの変換結果と８ビットの変換結果を任意に得る
ことができる。この結果、ｍビットの精度を要求しない
ような制御で使用する場合には、ｎビットの変換結果を
出力することのみ、ＣＰＵによるデータの処理（データ
やＲＡＭへ転送したりシフト動作）が不要となり、バス
を占有しないためリアルタイム処理性能が向上し、且
つ、ＲＡＭの使用効率もアップする効果がある。
【００２９】請求項２記載の発明によれば、ｍビットの
Ａ／Ｄ変換結果を格納するデータレジスタからｍビット
をそのままリードするとともに該データレジスタの上位
ｎビットまたは下位ｎビットをシフトさせてリードする
シフタを有する構成としたので、１つのデータレジスタ
４をｍビットの変換結果を格納するデータレジスタとｎ
ビットの変換結果を格納するデータレジスタとに共通に
使用することができ、データレジスタを増やさなくても
よい。このため、既存のＡ／Ｄ変換器を流用することが
できるとともに、レイアウトが大きくならず、コンパク
トなＡ／Ｄ変換器が得られる効果がある。
Ａ／Ｄ変換結果を格納するデータレジスタからｍビット
をそのままリードするとともに該データレジスタの上位
ｎビットまたは下位ｎビットをシフトさせてリードする
シフタを有する構成としたので、１つのデータレジスタ
４をｍビットの変換結果を格納するデータレジスタとｎ
ビットの変換結果を格納するデータレジスタとに共通に
使用することができ、データレジスタを増やさなくても
よい。このため、既存のＡ／Ｄ変換器を流用することが
できるとともに、レイアウトが大きくならず、コンパク
トなＡ／Ｄ変換器が得られる効果がある。
【００３０】請求項３記載の発明によれば、ｎビットの
Ａ／Ｄ変換結果を格納するデータレジスタをハーフワー
ド単位でマッピングするように構成したので、レイアウ
ト面積の増加を抑えた、非常にシンプルでフレキシブル
なＡ／Ｄ変換器を得ることができる効果がある。
Ａ／Ｄ変換結果を格納するデータレジスタをハーフワー
ド単位でマッピングするように構成したので、レイアウ
ト面積の増加を抑えた、非常にシンプルでフレキシブル
なＡ／Ｄ変換器を得ることができる効果がある。
【００３１】請求項４記載の発明によれば、ｎビットの
Ａ／Ｄ変換結果を格納するデータレジスタをバイト単位
でマッピングするように構成したので、ＤＭＡＣと連動
させたシステム時に変換結果を効率よく転送することが
できる等の効果がある。
Ａ／Ｄ変換結果を格納するデータレジスタをバイト単位
でマッピングするように構成したので、ＤＭＡＣと連動
させたシステム時に変換結果を効率よく転送することが
できる等の効果がある。
【図１】 この発明の実施の形態１によるＡ／Ｄ変換器
を示す構成図である。
を示す構成図である。
【図２】 この発明の実施の形態２によるＡ／Ｄ変換器
を示す構成図である。
を示す構成図である。
【図３】 シフタの構成図である。
【図４】 この発明の実施の形態３による１０ビット変
換結果を格納したデータレジスタと図３のシフタを通し
てハーフワード単位で８ビット変換結果を格納したデー
タレジスタとのレジスタマッピング図である。
換結果を格納したデータレジスタと図３のシフタを通し
てハーフワード単位で８ビット変換結果を格納したデー
タレジスタとのレジスタマッピング図である。
【図５】 この発明の実施の形態４による１０ビット変
換結果を格納するデータレジスタとバイト単位で８ビッ
ト変換結果を格納したデータレジスタとのレジスタマッ
ピング図である。
換結果を格納するデータレジスタとバイト単位で８ビッ
ト変換結果を格納したデータレジスタとのレジスタマッ
ピング図である。
【図６】 バイト単位で８ビット変換結果を格納するた
めのシフタの構成図である。
めのシフタの構成図である。
【図７】 ワンチップマイコンを示す構成図である。
【図８】 従来のＡ／Ｄ変換器を示す構成図である。
４ データレジスタ（１０ビットの変換結果を格納する
データレジスタ）、５データレジスタ（８ビットの変換
結果を格納するデータレジスタ）、８，１５シフタ。
データレジスタ）、５データレジスタ（８ビットの変換
結果を格納するデータレジスタ）、８，１５シフタ。
Claims (4)
- 【請求項１】 ｍビットのＡ／Ｄ変換結果を格納するデ
ータレジスタと、ｎビットのＡ／Ｄ変換結果を格納する
データレジスタとを備えたＡ／Ｄ変換器。 - 【請求項２】 ｍビットのＡ／Ｄ変換結果を格納するデ
ータレジスタと、割り当てられた２つのアドレスのう
ち、一方のアドレスでは前記データレジスタからｍビッ
トをリードし他方のアドレスでは該データレジスタの上
位または下位ｎビットをシフトさせてリードするシフタ
とを備えたＡ／Ｄ変換器。 - 【請求項３】 ｎビットのＡ／Ｄ変換結果を格納するデ
ータレジスタをハーフワード単位でマッピングしたこと
を特徴とするＡ／Ｄ変換器。 - 【請求項４】 ｎビットのＡ／Ｄ変換結果を格納するデ
ータレジスタをバイト単位でマッピングしたことを特徴
とするＡ／Ｄ変換器。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9142776A JPH10336032A (ja) | 1997-05-30 | 1997-05-30 | Ａ／ｄ変換器 |
| US08/949,926 US5898396A (en) | 1997-05-30 | 1997-10-14 | Analog-to-digital converter for both m-bit and n-bit analog conversion |
| DE19755665A DE19755665A1 (de) | 1997-05-30 | 1997-12-15 | Analog-Digital-Wandler |
| KR1019970071067A KR100279320B1 (ko) | 1997-05-30 | 1997-12-19 | 아날로그디지탈변환기 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9142776A JPH10336032A (ja) | 1997-05-30 | 1997-05-30 | Ａ／ｄ変換器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10336032A true JPH10336032A (ja) | 1998-12-18 |
Family
ID=15323333
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9142776A Pending JPH10336032A (ja) | 1997-05-30 | 1997-05-30 | Ａ／ｄ変換器 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5898396A (ja) |
| JP (1) | JPH10336032A (ja) |
| KR (1) | KR100279320B1 (ja) |
| DE (1) | DE19755665A1 (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000059220A (ja) * | 1998-08-03 | 2000-02-25 | Mitsubishi Electric Corp | アナログ／ディジタル変換器制御方法 |
| US6686957B1 (en) | 1999-03-31 | 2004-02-03 | Cirrus Logic, Inc. | Preview mode low resolution output system and method |
| DE19924243C1 (de) * | 1999-05-27 | 2001-01-11 | Siemens Ag | Integrierte, taktgesteuerte Schieberegisterschaltung und Umsetzeinrichtung |
| EP1150432B1 (en) * | 2000-04-27 | 2004-11-17 | STMicroelectronics S.r.l. | Successive-approximation analog-digital converter and related operating method |
| US6340944B1 (en) * | 2000-08-21 | 2002-01-22 | Exar Corporation | Programmable power consumption pipeline analog-to-digital converter with variable resolution |
| US9377967B2 (en) | 2009-05-27 | 2016-06-28 | Dell Products L.P. | Systems and methods for scalable storage management |
| CN110072124B (zh) | 2018-01-24 | 2020-08-04 | 杭州海康威视数字技术股份有限公司 | 一种对视频信号进行复合的方法、装置及电子设备 |
| RU197052U1 (ru) * | 2019-11-26 | 2020-03-26 | Публичное акционерное общество "Научно-производственное объединение "Алмаз" имени академика А.А. Расплетина" (ПАО "НПО "Алмаз") | Устройство преобразования сигналов |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5316652B2 (ja) * | 1971-09-17 | 1978-06-02 | ||
| US4241410A (en) * | 1979-03-19 | 1980-12-23 | General Electric Company | Binary number generation |
| US4621341A (en) * | 1984-08-24 | 1986-11-04 | Advanced Micro Devices, Inc. | Method and apparatus for transferring data in parallel from a smaller to a larger register |
| US4631740A (en) * | 1985-04-09 | 1986-12-23 | Benson, Inc. | Time base generator for color image processor |
| US5715419A (en) * | 1989-12-05 | 1998-02-03 | Texas Instruments Incorporated | Data communications system with address remapping for expanded external memory access |
| JPH07240687A (ja) * | 1994-02-28 | 1995-09-12 | Pfu Ltd | Ａ／ｄ変換器のデータシフト回路 |
-
1997
- 1997-05-30 JP JP9142776A patent/JPH10336032A/ja active Pending
- 1997-10-14 US US08/949,926 patent/US5898396A/en not_active Expired - Lifetime
- 1997-12-15 DE DE19755665A patent/DE19755665A1/de not_active Ceased
- 1997-12-19 KR KR1019970071067A patent/KR100279320B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| US5898396A (en) | 1999-04-27 |
| KR100279320B1 (ko) | 2001-01-15 |
| KR19980086464A (ko) | 1998-12-05 |
| DE19755665A1 (de) | 1998-12-03 |
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