JPS62151028A - デ−タ変換装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 技術分野 本発明は、シリアル−データをパラレル・データに変換
するデータ変換装置に関する。

従来技術 最近の、マイクロ・プロセッサ・システムに於イテハ、
マイクロ・プロセッサの多機能・高性能化にともない、
１６ビットあるいはそれ以上のビット数を持つシステム
・パスを用いることが多くなりつつある。ところが、シ
ステム中のメモリは、１バイト（＝８ビット）単位でア
ドレッシングされるものがほとんどである。その結果、
例えば１６ビットのシステム−パス金持つシステムヲ見
ると、マイクロ・プロセッサの性質によりシステム・バ
スの上位バイトに奇数アドレスをつける場合（第１図（
ａ）参照）と、上位バイトに偶数アドレスをつける場合
（第１図（ｂ）参照）とのアドレスのつけ方が異なる、
２通りのシステムが存在している。

また、シリアルで転送されてきたデータは、ある単位（
例えば、８ビット）ごとにパラレル・データに変換して
、マイクロ−プロセッサーシステムで用いるが、その際
にも、シリアル・データの先頭ビットが、パラレル−デ
ータの最上位ビット（ＭＯＢ）になる場合（第２図ｔａ
ｌ参照）と、シリアル−データの先頭ビットが、パラレ
ル・データの最下位ピッ）（Ｌ８Ｂ）になる場合（第２
図（ｂ）参照）とが、存在している。

以上の２点を考えあわせると、例えば、１６ビットノシ
ステム・パスを持つ、異なる２つのマイクロ−プロセッ
サ・システム間に於いて、シ・リアルのデータ転送を行
なう場合、転送する側のシステムに２けるアドレスが小
さい順に転送されたシリアル・データをパラレル−デー
タに変換して、システム・パスに接続されたメモリに格
納する際には、第３図の（ａ）　、　（ｂ）　、　（Ｃ
）　、　（ｄｌ　８４通Ｆ）（７）可能ａが存在するこ
とになる。（斜線部分は先頭ビット位置。図中′Ｏ″＠
１”は、転送順序。）したがって、異なるシステム間で
データの互換性を保つためには、転送されたデータを自
システムに合うように加工しなければならない。

従来のシステムでは、前述した処理に関し、シリアル・
データをパラレル参データに変換し、システム・パスに
接続されたメモリに格納する段階では、バイトの順序や
ビットの順序にかかわらず一様に変換、格納し、マイク
ロ・プロセッサの命令を実行することによって、マイク
ロ・プロセッサで一度に処理できるビット数単位で上位
ノ（イトと下位バイトとの交換、ビット位置の反転全行
なってきた。このため、データ量が多くなるほど、デー
タ加工に要する時間が多くなり、また、マイクロ・プロ
セッサにかかる負担も大きくなっていた。

発明の目的 以上の考案に基づき、本発明は、転送されてきたシリア
ル・データをシステムの性質に合ったパラレル・データ
に変換するデータ変換装置を提供することを目的とする
。

発明の構成 本発明のデータ変換装置は、シリアル・データをパラレ
ル・データに変換するデータ変換装置に於いて、転送さ
れてきたシリアル・データを１ビットずつ順次格納して
いく第１手段と、前記第１手段から同時に複数ピッ）ｆ
入力し、１ビットずつのビットの順序を並べかえる第２
の手段と、前記第２の手段に格納された複数ピッ）１−
１２以上のｍビットずつで区切って、ｎ１ｉｌのビット
群とし、前記ビット群の順序を並べかえる第３の手段と
、前記第２の手段と第３の手段とを制御する信号群とを
有する。

作用 シリアル・データをパラレル・データに変換するデータ
変換装置に於いて、シリアル・データを第１の手段に１
ビットずつ順次格納し、前記第１の手段に所定のビット
数がそろうと、そろったデータを、第２の手段へ入力す
る。第２の手段では、データとは別に入力される第１の
制御信号にしたがって、入力されたデータのビット順序
を変え、第３の手段に入力する。第３の手段では、第２
の手段から入力されたデータｔ−２以上ｍビットずつに
区切ってｎ個のビット群とし、データとは別に入力され
る第２の制御信号にしたがって、前記ビット群の順序を
並べかえる。

発明の効果 本発明によれば、転送されてきたシリアル−データをパ
ラレル・データに変換する際にノ（ラレルーデータをシ
ステムに合ったものにできるので、従来のように、一度
メモリに格納したデータを改めて変換するのに要した時
間と、マイクロ・プロセッサにかかる負担を、大幅に軽
減することができる。

実施例 本発明の一実施例を図面を用いて説明する。

第４図は、本発明の一実施例を示すものである。

な２、本実施例では、システム・パスを１６ビットとし
て説明する。

同図に於いて、シリアル・データ１は、１ピツ）ｆツ１
１ｇ次シフト・レジスタ２に入力される。シフト・レジ
スタ２に、１６ビットのデータがそろうと、制御信号４
が働いて、シフト・レジスタ２の中にあるデータを、変
換回路３へ入力する。前記シフト−レジスタ２に２いて
、斜線位置にあったビットが先頭ビットであるが、先頭
ビットを最上位ビット（ＭＯＢ）にするか、最下位ビッ
ト（ＬＳＢ）にするかを選択するのが、制御信号５であ
る。前記制御信号５により、変換回路３に入力されたデ
ータは、第２図の（ａ）またはｔｂ）に変換され、変換
回路６に入力される。本実施例では、変換回路６におい
て、入力されたデータはバイト（８ビット）単位に区切
られるものとする。前記先頭ビット’を含む側の１バイ
トｔ−１上位バイトにするか、下位バイトにするかを選
択するのが、制御信号７である。前記制御信号７により
、変換回路６に入力されたデータは、第３図の（ａ）　
、　（ｂ）　、　ｔｃ）　。

（ｄ）の４種類のいずれかに変換される。変換されたパ
ラレル・データは、出力レジスタ８を通し、システム・
バス９に接続される。

【図面の簡単な説明】

第１図は、メモリ上で、上位バイトと下位バイトに偶数
アドレス、奇数アドレスを割９つけた時の図、第２図は
、シリアル・データの先頭ビットが最上位ピッ）　（Ｍ
　Ｓ　Ｂ　）になるか最下位ビット（ＬＳＢ）になるか
を示す図、第３図は、シリアルで転送されたデータが、
パラレルに変換チれてメモリ上に格納された時のビット
並び全示す図、第４図は、本発明の一実施例を示す図で
ある。 １・・・・・・シリアル・データ、２・・・・・・シフ
ト−レジスタ、３，６・・・・・・データ変換回路、４
，５．７・・・・・・制御信号、８・・・・・・出力レ
ジスタ、９・・・・・・システム・パス。 代理人　弁理士　　内　原　　　晋′ 躬１図

Claims (1)

【特許請求の範囲】
1. シリアル・データをパラレル・データに変換するデータ
   変換装置に於いて、転送されてきたシリアル・データを
   １ビットずつ順次格納していく第１の手段と、前記第１
   手段から同時に複数ビットを入力し、１ビットずつのビ
   ットの順序を並べかえる第２の手段と前記第２の手段に
   格納された複数ビットを、２以上のｍビットずつで区切
   ってｎ個のビット群とし、前記ビット群の順序を並べか
   える第３の手段と、前記第２の手段と第３の手段とを制
   御する信号群とを有するデータ変換装置。