JP2788250B2

JP2788250B2 - ディジタル信号交換器及びディジタル信号交換器の選択モジュール

Info

Publication number: JP2788250B2
Application number: JP12512488A
Authority: JP
Inventors: 武彦渥味; 太郎柴垣
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1988-05-23
Filing date: 1988-05-23
Publication date: 1998-08-20
Anticipated expiration: 2013-08-20
Also published as: JPH01293795A

Description

【発明の詳細な説明】［発明の目的］（産業上の利用分野）この発明は、複数のデジタル信号入力回線を複数の出
力回線のうちの任意の回線に接続するデジタル信号交換
器と、このデジタル信号変換器に用いて好適する選択モ
ジュールに関する。

（従来の技術）一般に、放送局等で用いられる画像PCM信号等の高速
かつ連続的なデジタル信号を交換するデジタル信号交換
器は、複数の入力回線に接続される入力ラインと複数の
出力回線に接続される出力ラインとを格子状に配置し、
各入力ライン及び出力ライン間のクロスポイントにスイ
ッチ素子を配置したマトリクス型で構成され、各スイッ
チ素子を選択的に切換接続することにより、任意の入力
回線を任意の出力回線に接続することができる。

しかし、上記のように各クロスポイントの接続をスイ
ッチ素子によって制御する構成では、入力デジタル信号
は変換器から出力されるまでに非常に多くのスイッチ素
子を通過するため、デジタル信号の高速化に伴ってスイ
ッチ素子通過時の遅延が無視できなくなる。また、スイ
ッチ素子には半導体による電子スイッチが用いられる
が、この種のスイッチの信号通過特性として一般に立上
がりと立下がりの遅延時間が等しくない。このため、入
力デジタル信号はスイッチ素子を通過する毎に歪を累積
してしまい、非常に大きな歪をもって出力されるので、
符号識別ができなくなるおそれがある。

これを改善するために、従来ではクロスポイントのス
イッチ素子を通過する毎にフリップフロップによって同
期化及び波形整形を行なうことも考えられているが、単
純マトリクス構成では回線数に応じて必要とするフリッ
プフロップの個数が膨大になってしまい、消費電力が多
く、実装が困難であるため、現実的な改善策とはいえな
い。

一方、従来の交換器では多数の回線の選択切換を時分
割で行なっており、スイッチを動的に監視して誤接続を
防止している。しかしながら、このような時分割交換方
式では、画像PCM信号等の高速かつ連続的なデジタル信
号を扱う場合には多重後の選択信号ビットレートが極端
に高くなり、現実的なものとはならない。また、スイッ
チの動的監視では、スイッチが接続された後に対処する
ことになるので、スイッチの接続解除がなされるまで誤
接続状態が続いてしまい、使用上好ましくない。

（発明が解決しようとする課題）以上述べたように従来のデジタル信号交換器では、伝
送するデジタル信号の高速化及び回線数の増加に伴う回
線間の遅延時間差の増大、信号伝送中の歪発生に対する
改善策を十分に行なうことができず、もはやデジタル信
号の高速化及び回線数の増加は困難である。さらに、回
線選択切換を時分割交換方式で行なっているため、選択
信号ビットレートが極端に高くなって現実的でなく、ま
たスイッチの動的監視を行なっているものの、スイッチ
が接続された後に対処することになって使用上好ましく
ない。

この発明は上記の事情を考慮してなされたもので、回
線間の遅延時間が均一であり、かつ信号伝送中に発生す
る歪を十分抑圧することができ、これによって被伝送デ
ジタル信号の高速化、回線増加が可能なデジタル信号交
換器及びこれに用いる選択モジュールを提供することを
第１の目的とし、さらに回線誤接続からの保護を容易に
かつ確実に行うことのできるデジタル信号交換器及びこ
れに用いる選択モジュールを提供することを第２の目的
とする。

［発明の構成］（課題を解決するための手段）上記目的を達成するためにこの発明に係るデジタル信
号交換器は、以下のように構成される。

（１）Ｋ行×Ｌ列（K,Lは自然数）のマトリックス上に
配列され、それぞれｎ（ｎは自然数）本の第１の入力ラ
イン、ｍ（ｍは自然数）本の第２の入力ライン、ｍ本の
出力ラインを有し、前記第１及び第２の入力ラインから
のｎ＋ｍ本の入力信号のうちから選択信号により指定さ
れたｍ本の信号を選択的に前記出力ラインに出力するＫ
×Ｌ個の選択モジュールと、それぞれ前記選択モジュールの行毎に設けられ、同一
行の選択モジュールの第１の入力ラインにｎチャンネル
のデジタル信号を共通に分配供給するライン数ｎのＫ本
の入力バスと、それぞれ同一列中で前行の選択モジュールのｍ本の出
力ラインを次行の選択モジュールの第２の入力ラインに
接続する内部伝送線と、前記最終行の選択モジュールそれぞれに対応して設け
られ、対応する選択モジュールのｍ本の出力ラインを外
部に導出するライン数ｍのＬ本の出力線と、前記Ｋ×Ｌ個の選択モジュールそれぞれの回線選択を
制御する前記選択信号を生成し、各選択モジュールに伝
送する選択信号生成部とを具備する。

（２）（１）の構成において、前記選択モジュールは、前記第１の入力ラインから入力されるｎ本と前記第２
の入力ラインの中の１本とのｎ＋１本のデジタル信号か
ら前記選択信号の指定に基づき１本を選択して前記ｍ本
の出力ラインの中の１本に出力するｍ個の基本選択回路
と、前記第１の入力ラインから入力されるｎ本のデジタル
信号を前記ｍ個の基本選択回路のそれぞれに共通に分配
する内部入力バスと、前記選択信号生成部で生成される選択信号を、指定さ
れる各基本選択回路に分配供給する選択信号分配手段と
を備える。

（３）（２）の構成において、前記選択モジュールの基
本選択回路は、前記第１の入力ラインから入力されるｎ本のデジタル
信号の中から前記選択信号の中の第１の選択信号により
指定される１本のテジタル信号を選択する第１の選択部
と、この第１の選択部で選択される１本のデジタル信号
及び前記第２の入力ラインの中の１本から入力されるデ
ジタル信号のうちから前記選択信号の中の第２の選択信
号の指定に基づき１本のデジタル信号を選択する第２の
選択部とを備える基本選択回路であることを特徴とす
る。

（４）（２）の構成において、前記選択モジュールの選
択信号分配手段は、前記選択信号生成手段からの選択信号をビット信号と
してとらえ、そのパリティビット信号を生成し、このパ
リティビット信号を選択信号と合わせて制御信号として
出力する制御信号生成手段と、それぞれ前記ｍ個の基本選択回路に対応して設けら
れ、前記制御信号生成手段で生成された対応する基本選
択回路への制御信号を保持するｍ個の保持回路と、前記保持回路から保持された制御信号を入力して前記
パリティビット信号に基づく選択信号のパリティチェッ
クを行い、このチェックでエラーを検出したときパリテ
ィエラー信号を送出するｍ個のパリティ演算回路とを備
え、前記選択信号生成部は、前記選択モジュールのパリテ
ィ演算回路から送出されるパリティエラー信号を入力し
て、該当する基本選択回路への選択信号を再送出する。

（５）（２）の構成において、前記選択モジュールの選
択信号分配手段は、前記選択信号生成手段からの選択信号をビット信号と
してとらえ、そのパリティビット信号を生成し、このパ
リティビット信号を選択信号と合わせて制御信号として
出力する制御信号生成手段と、それぞれ前記ｍ個の基本選択回路に対応して設けら
れ、前記制御信号生成手段で生成された対応する基本選
択回路への制御信号を保持するｍ個の第１の保持回路
と、前記ｍ個の第１の保持回路に対応して設けられ、対応
する第１の保持回路からの制御信号を他の第２の保持回
路と同時に取り込み、そのうちの選択信号を対応する基
本選択回路に送出するｍ個の第２の保持回路と、前記第１の保持回路から保持された制御信号を入力し
て前記パリティビット信号に基づく選択信号のパリティ
チェックを行い、このチェックでエラーを検出したとき
パリティエラー信号を送出するｍ個の第１のパリティ演
算回路と、前記第２の保持回路から保持された制御信号を入力し
て前記パリティビット信号に基づく選択信号のパリティ
チェックを行い、このチェックでエラーを検出したとき
パリティエラー信号を送出するｍ個の第２のパリティ演
算回路とを備え、前記選択信号生成部は、前記選択モジュールの第１及
び第２のパリティ演算回路から送出されるパリティエラ
ー信号を入力して、該当する基本選択回路への選択信号
を再送出することを特徴とする請求項１記載のデジタル
信号交換器。

また、この発明に係るデジタル信号交換器の選択モジ
ュールは、以下のように構成される。

（６）それぞれｎ（ｎは自然数）本の第１の入力ライ
ン、ｍ（ｍは自然数）本の第２の入力ライン、ｍ本の出
力ラインを有し、前記第１の入力ラインから入力されるｎ本のデジタル
信号と前記第２の入力ラインの中の１本のデジタル信号
の中から選択信号の指定に基づいて１本のデジタル信号
を選択し、前記ｍ本の出力ラインの中の１本のラインに
出力するｍ個の基本選択回路と、前記第１の入力ラインから入力されるｎ本のデジタル
信号を前記ｍ個の基本選択回路それぞれに共通に分配す
る内部入力バスと、前記ｍ個の基本選択回路それぞれに対応して生成され
る選択信号を入力して指定される基本選択回路に分配供
給する選択信号分配手段とを具備する。

（７）（６）の構成において、前記基本選択回路は、前記第１の入力ラインから入力されるｎ本のデジタル
信号の中から前記選択信号の中の第１の選択信号により
指定される１本のデジタル信号を選択する第１の選択部
と、この第１の選択部で選択される１本のデジタル信号
及び前記第２の入力ラインの中の１本から入力されるデ
ジタル信号のうちから前記選択信号の中の第２の選択信
号の指定に基づき１本のデジタル信号を選択する第２の
選択部とを備える。

（８）（６）の構成において、前記選択信号分配手段
は、前記ｍ個の基本選択回路それぞれに対応して生成され
る選択信号をビット信号としてとらえ、そのパリティビ
ット信号を生成し、このパリティビット信号を選択信号
と合わせて制御信号として出力する制御信号生成手段
と、それぞれ前記ｍ個の基本選択回路に対応して設けら
れ、前記制御信号生成手段で生成された対応する基本選
択回路への制御信号を保持するｍ個の保持回路と、前記保持回路から保持された制御信号を入力して前記
パリティビット信号に基づく選択信号のパリティチェッ
クを行い、このチェックでエラーを検出したときパリテ
ィエラー信号を送出するｍ個のパリティ演算回路とを備
える。

（９）（６）の構成において、前記選択信号分配手段
は、前記ｍ個の基本選択回路それぞれに対応して生成され
る選択信号をビット信号としてとらえ、そのパリティビ
ット信号を生成し、このパリティビット信号を選択信号
と合わせて制御信号として出力する制御信号生成手段
と、それぞれ前記ｍ個の基本選択回路に対応して設けら
れ、前記制御信号生成手段で生成された対応する基本選
択回路への制御信号を保持するｍ個の保持回路と、前記ｍ個の第１保持回路に対応して設けられ、対応す
る第１の保持回路からの制御信号を他の第２の保持回路
と同時に取り込み、そのうちの選択信号を対応する基本
選択回路に送出するｍ個の第２の保持回路と、前記第１の保持回路から保持された制御信号を入力し
て前記パリティビット信号に基づく選択信号のパリティ
チェックを行い、このチェックでエラーを検出したとき
パリティエラー信号を送出するｍ個の第１のパリティ演
算回路と、前記第２の保持回路から保持された制御信号を入力し
て前記パリティビット信号に基づく選択信号のパリティ
チェックを行い、このチェックでエラーを検出したとき
パリティエラー信号を送出するｍ個の第２のパリティ演
算回路とを備える。

（作用）（１）の構成によるデジタル信号交換器では、行方向
入力ｎ本、列方向入力ｍ本のうちからｍ本を出力として
選択可能な選択モジュールを基本単位としてＫ行×Ｌ列
のマトリックス上に配列し、行方向の選択モジュールに
はｎチャンネルのデジタル信号を共通に入力し、列方向
で選択モジュールのｍ出力を次の選択モジュールのｍ入
力とし、最終行の選択モジュールの各ｍ出力を取り出せ
るようにしている。

（２）の構成による選択モジュールでは、入力ｎ＋１
本から１本を出力として選択可能な基本選択回路を単位
とし、この基本選択回路ｍ個を並列に配置して、当該選
択モジュールに入力される行方向入力ｎ本を各基本選択
回路に共通に分配し、前行の選択モジュールからのｍ本
をそれぞれｍ個の基本選択回路に対応的に入力し、当該
選択モジュールに与えられる選択信号を指定される基本
選択回路に分配供給するようにしている。

（３）の構成による基本選択回路では、第１の選択信
号によりｎ入力から１本を選択し、第２の選択信号によ
り第１の選択信号で選択された１入力と残りの１入力の
いずれかを選択して出力するようにしている。

（４）の構成による選択信号分配手段では、選択モジ
ュールに供給される選択信号をビット信号としてとら
え、そのパリティビット信号を生成し、選択信号と合わ
せて制御信号とし、この制御信号を基本選択回路毎に設
けられた保持回路にいったん保持させ、パリティチェッ
クによりエラーが検出された場合には選択信号が再送さ
れるようにしている。

（５）の構成による選択信号分配手段では、選択モジ
ュールに供給される選択信号をビット信号としてとら
え、そのパリティビット信号を生成し、選択信号と合わ
せて制御信号とし、この制御信号を基本選択回路毎に設
けられた第１の保持回路に保持させ、同じく基本選択回
路毎に設けられた第２の保持回路に同時に取り込ませ、
第１の及び第２の保持回路それぞれの保持データをパリ
ティチェックすることによりエラーが検出された場合に
は選択信号が再送されるようにしている。

（６）の構成によるデジタル信号交換器の選択モジュ
ールでは、入力ｎ＋１本から１本を出力として選択可能
な基本選択回路を単位とし、この基本選択回路ｍ個を並
列に配置して、当該選択モジュールに入力される行方向
入力ｎ本を各基本選択回路に共通に分配し、前行の選択
モジュールからのｍ本をそれぞれｍ個の基本選択回路に
対応的に入力し、当該選択モジュールに与えられる選択
信号を指定される基本選択回路に分配供給するようにし
ている。

（７）の構成による基本選択回路は、第１の選択信号
によりｎ入力から１本を選択し、第２の選択信号により
第１の選択信号で選択された１入力と残りの１入力のい
ずれかを選択して出力するようにしている。

（８）の構成による選択信号分配手段では、選択モジ
ュールに供給される選択信号をビット信号としてとら
え、そのパリティビット信号を生成し、選択信号と合わ
せて制御信号とし、この制御信号を基本選択回路毎に設
けられた保持回路にいったん保持させ、パリティチェッ
クによりエラーが検出された場合にはエラー信号が出力
されるようにしている。

（９）の構成による選択信号分配手段では、選択モジ
ュールに供給される選択信号をビット信号としてとら
え、そのパリティビット信号を生成し、選択信号と合わ
せて制御信号とし、この制御信号を基本選択回路毎に設
けられた第１の保持回路に保持させ、同じく基本選択回
路毎に設けられた第２の保持回路に同時に取り込ませ、
第１の及び第２の保持回路それぞれの保持データをパリ
ティチェックすることによりエラーが検出された場合に
はエラー信号が出力されるようにしている。

（実施例）以下、図面を参照してこの発明の一実施例を説明す
る。

第４図はこの発明が適用される16×16入力16×16出力
のデジタル信号交換器の全体構成を示すものである。但
し、ここでは制御系を省略して示している。

第４図において、S₁〜S₂₅₆は行方向16入力、列方向16
入力の32入力16出力（以下32×16と記す）のセレクタモ
ジュールで、基板ａ上に16行16列に配置される。IB₁〜I
B₁₆はそれぞれ16×16回線の外部入力端子（図示せず）
を16分割し、分割された16回線の外部入力端子に入力さ
れるデジタル信号を、バスドライバBD₁〜BD₁₆を介して
行方向に配列された16個のセレクタモジュールS₁〜S₁₆,
S₁₇〜S₃₂,…,S₂₄₁〜S₂₅₆の行方向16入力に伝送する内部
入力バスである。

CB₁〜CB₂₄₀はそれぞれ列方向に配列されたｌ（ｌは１
〜15の自然数）番目のセレクタモジュールS_l〜S_16lの16
出力を同一列のｌ＋１番目のセレクタモジュールS_l+1〜
S_16(l+1)の16入力に伝送する内部共通バスである。ま
た、CB₂₄₁〜CB₂₅₆はそれぞれ列方向に配列された16番目
のセレクタモジュールS_lの16出力を次の列（CB₂₅₆は最
初の列）のセレクタモジュールS₂〜S₁₆,S₁の列方向16入
力に伝送する内部共通バスである。OB₁〜OB₁₆は行方向
に配列されたセレクタモジュールS₂₄₁〜S₂₅₆の16出力OB
₁〜OB₁₆を、それぞれ16×16回線の外部出力端子（図示
せず）を16分割した16回線の外部出力端子に伝送する内
部出力バスである。

尚、ここでは図示しないが、基板ａには制御信号入出
力用のインターフェース及びこのインターフェースと各
セレクタモジュールS₁〜S₂₅₆とを接続する制御バスが設
けられ、インターフェースを通じてホストコンピュータ
と各エレクタモジュールS₁〜S₂₅₆とが接続され、これに
よって各セレクタモジュールS₁〜S₂₅₆をホストコンピュ
ータによって選択制御可能となっている。

すなわち、上記構成によるデジタル信号交換器では、
16×16回線のデジタル信号入力I₁〜I₂₅₆を16分割し、そ
れぞれバッファドライバBD₁〜BD₁₆を介して内部入力バ
スIB₁〜IB₁₆に送り込む。内部入力バスIB₁〜IB₁₆はそれ
ぞれ入力したデジタル信号をそのバスに接続されている
各セレクタモジュールS₁〜S₁₆,S₁₇〜S₃₂,…,S₂₄₁〜S₂₅₆
の行方向16入力に伝送する。

各セレクタモジュールS₁〜S₂₅₆は、制御バスを通じて
入力される制御信号によって指定される行方向入力ライ
ンを指定される出力ラインに接続し、他の出力ラインに
同一列の列方向入力ラインを接続する。このセレクタモ
ジュールの切換制御により列方向のラインに伝送された
デジタル信号は、他のセレクタが選択されていない限
り、その列の内部出力バスラインを介して外部出力され
る。

第５図は上記32×16セレクタモジュールＳを取出して
示すもので、I₁〜I₁₆は内部入力バスライン、C₁〜C₁₆は
内部共通バスライン、O₁〜O₁₆は内部出力バスライン、A
₀〜A₄は制御バスラインである。このセレクタモジュー
ルＳは第６図に示すゲートアレイG_nを第７図に示すよう
に16個行方向に並列させ、セレクタモジュールＳ内の入
力バスラインII₁〜II₁₆により各エートアレイG₁〜G₁₆の
入力端子と内部入力バスラインI₁〜I₁₆とを接続して構
成される。

ゲートアレイG_nは、第６図に示すように、入力バスラ
インII₁〜II₁₆から１ラインを選択する16×１の第１の
ゲートg₁と、この第１のゲートg₁の出力ライン及び内部
共通バスラインC_nから１ラインを選択する２×１の第２
のゲートg₂と、各ゲートアレイG₁〜G₁₆間の出力タイミ
ングを一致させるためのフリップフロップ（F/F）によ
る同期回路g₃で構成される。

さらに、上記ゲートアレイG_nの具体的な構成を第８図
に示して説明すると、上記16×１の第１のゲートg₁は１
段目に８個、２段目に４個、３段目に２個、４段目に１
個の２×１ゲートg₀₁〜g₁₅をツリー上に配置して構成さ
れる。各段のゲートg₀₁〜g₀₈,g₀₉〜g₁₂,g₁₃〜g₁₄,g₁₅は
それぞれ制御バスラインA₀,A₁,A₂,A₃からの選択信号に
よって選択制御される。

つまり、この第１のゲートg₁に接続された入力バスラ
インII₁〜II₁₆は１段目のゲートg₀₁〜g₀₈により８ライ
ンが選択され、２段目のゲートg₀₉〜g₁₂により４ライン
が選択され、３段目のゲートg₁₃〜g₁₄により２ラインが
選択され、さらに４段目のゲートg₀₅により１ラインが
選択されて、上記２×１の第２のゲートg₂に接続され
る。

ここで、各ゲートg₀₁〜g₁₅は選択信号が“0"のとき上
側のラインを選択し、“1"のとき下側のラインを選択す
るように構成される。これにより、制御バスラインA₀〜
A₃の選択信号を（ｎ−１）２に設定するだけで、入力バ
スラインII_nを選択制御することができる。例えば、II
₀₇を選択する場合には、選択信号（A₃A₂A₁A₀）_２を（01
10）_２（＝（７−１）₁₀）とすればよい。この関係によ
り選択信号の設定が容易になる。尚、第２のゲートg₂は
制御バスラインA₄からの選択信号によって制御され、A₄
が“1"のとき第１のゲートg₁の出力ラインが選択され、
“0"のとき内部共通バスラインC_nが選択される。

上記２×１のゲートg₀₁〜g₁₅,g₂は第９図に示す論理
回路により実現できる。第９図において、A,Bはデジタ
ル信号入力ライン、Ｃは制御信号入力ライン、Ｘはデジ
タル信号出力ラインである。この論理回路はＸ＝（Ａ＊
Ｃ）＋（Ｂ＊Ｃ）を実現する。すなわち、Ｃを“0"とす
ることによりアンドゲートAND₁でＡ側を選択し、Ｃを
“1"とすることによりアンドゲートAND₂でＢ側を選択し
て、オアゲートORを介してＸに接続することができる。

以上のように２×１のゲートを基本エレメントしてゲ
ートアレイG_nを構成すれば、入力信号のゲート通過回数
が等しくなるので同期化が容易となり、選択制御もA₀〜
A₄の５ビットの選択信号で容易に実現できる。

第３図は上記セレクタモジュールＳの制御系の構成を
示すもので、このモジュールＳにに接続される制御バス
は上記５ビットの選択信号A₀〜A₄の他、４ビットのアド
レスデータAD、チップセレクト信号cs、書込み指令信号
WRITE、ロード指令信号LOADの各ラインで構成される。

一方、制御系は各ゲートアレイG_nに対してそれぞれ第
１、第２のラッチ回路L_1n,L_2n及びアンドゲートg_anを設
け、さらに被制御ゲートアレイを指定するためのアドレ
スコーダADDを設けて構成される。

アドレスデコーダADDには４ビットアドレスデータAD
及びチップセレクト信号csのバスラインが接続され、ア
ンドゲートg_anにはアドレスデコーダADDのｎチャンネル
出力AD_n及び書き込み指令信号WRITEのバスラインが接続
される。また、第１のラッチ回路L_1nには選択信号A₀〜A
₄の５ビットバスライン及びアンドゲートg_anの出力ライ
ンが接続され、第２のラッチ回路L_2nには第１のラッチ
回路L_1nの５ビット出力ライン及びロード指令信号LOAD
のバスラインが接続され、その５ビット出力端は各ゲー
トアレイG_nの制御バスに接続される。

上記アドレスデコーダADDはチップセレクト信号csの
入力によって起動し、４ビットのアドレスデータADを入
力してどのゲートアレイG_nが指定されたかを判別し、指
定されたゲートアレイG_nのアンドゲートg_anへ指定信号A
D_nを送るものである。

指定信号AD_nを入力したアンドゲートg_anは書込み指令
信号WRITEを第１のラッチ回路L_1nに送る。書込み指令信
号WRITEを入力した第１のラッチ回路L_1nは選択信号A₀〜
A₄を取込んで次の書込み指令信号WRITEを入力するまで
保持する。第２のラッチ回路L_2nはロード指令信号LOAD
を入力すると第１のラッチ回路L_1nのラッチ出力を取込
んで、次のロード指令信号LOADを入力するまでゲートア
レイG_nに送出するう。これにより、第１のラッチ回路L
_1nは自由に書換可能となり、各ゲートアレイG_nに対する
次の選択信号を保持することができる。

上記構成によりセレクタモジュールＳを実現し、この
セレクタモジュールを組合わせて第１図に示したデジタ
ル信号交換器を構成することができるが、第１、第２の
ラッチ回路L_1n,L_2nに誤った選択信号がラッチされた場
合、指定した入力回線が誤った出力回線に接続されてし
まう。

すなわち、上記構成による交換器では、一旦ある接続
状態にセットされると、交換される信号が回線を専用し
ている時間ずっと接続状態を保持することになる。この
接続状態を監視する一般的な手法として、各制御レジス
タ（ラッチ回路L_1n,L_2n）の保持内容を順に読込んで、
正常な制御情報がストアされているかどうか確認するス
キャニング方式がある。しかし、このような手法では、
交換器の規模が大きくなるに従って制御情報を記憶する
制御レジスタの数も増大するため、交換器を構成する全
ての制御レジスタの読出しを一巡するのに時間がかか
り、万一異常が発生したとき対応のための応答に時間が
かかってしまう。そこで、正しい選択信号がラッチ回路
L_1n,L_2nにラッチされたか否かを直ちに判別可能なチェ
ック機構が必要になる。

第１図は上記要望に応じてなされたこの発明に係る回
線選択チェック機構の構成を示すもので、このチェック
機構は各ゲートアレイg_n毎に設けられる。尚、第１図に
おいて、第３図と同一部分に同一符号を付して示し、こ
こでは異なる部分についてのみ述べる。

まず、上記制御バスにパリティ信号Ｐ、偶数／奇数指
定信号EVEN/ODD、読出し指令信号READ、読出し切換信号
RRのバスラインの他、６ラインの読出し出力バスRB及び
書き込み出力バスWB（A₀〜A₄,Pの制御バスライン）及び
パリティエラー信号PE₁,PE₂のバスラインを付加する。
読出し出力バスRB、書込み出力バスWB及びパリティエラ
ー信号PE₁,PE₂の各バスラインは前記インターフェース
を通じて外部のホストコンピュータに接続する。尚、書
込みと読出しを同時に行なうことはないので、読出し出
力バスRB及び書込み出力バスWBを共通にしてもよい。

第１及び第２のラッチ回路L_1n,L_2nには６ビットのレ
ジスタを用いる。第１のラッチ回路L_1nはアンドゲートg
_nからの書込み指令信号の入力によって選択信号A₀〜A₄
と共にパリティ信号Ｐを保持し、保持した信号A₀〜A₄,P
を第２のラッチ回路L_2n、第１のパリティチェック回路P
C₁及び第１の読出しスイッチ回路SW₁に導入出する。第
２のラッチ回路L_2nはロード指令信号LOADの入力によっ
て第１のラッチ回路L_1nの出力信号A₀〜A₄,Pを保持し、
保持した信号A₀〜A₄,Pを第２のパリティチェック回路PC
₂及び第２の読出しスイッチ回路SW₂に導出し、選択信号
A₀〜A₄のみをゲートアレイg_nに導出する。

第１及び第２のパリティチェック回路PC₁,PC₂は共に
同構成であり、例えば第２図に示すように構成される。
第２図において、g₀₁〜g₀₃は排他的論理和ゲート（以下
EX−ORゲートと称する）であり、g₀₁にはA₀〜A₂が供給
され、g₀₂にはA₃,A₄,P及びEVEN/ODDが供給され、g₀₃に
はg₀₁,g₀₂の各出力が供給される。尚、第９図におい
て、EX−ORゲートg₀₁,g₀₂はそれぞれ３入力、４入力と
なっているが、これは２入力のEX−ORゲートを多段接続
したことを表わしている。

偶数／奇数指定信号EVEN/ODDはパリティ信号を偶数パ
リティとするか奇数パリティとするかを決定するもの
で、パリティ信号Ｐはこの偶数／奇数指定信号EVEN/ODD
に基づいて決定される。例えば、A₀〜A₄が“00101"、偶
数／奇数指定信号EVEN/ODDが“1"（偶数）のとき、パリ
ティ信号Ｐは“0"となる。OX−ORゲートg₀₃の出力PE
₁（あるいは（PE₂）が“1"になればエラー検出されたこ
とになり、バスライン（PE₁,PE₂）を通じてホストコン
ピュータに送られる。

読出し指令信号READ、読出し切換信号RRはゲートg_1n
〜g_3nを通じて第１及び第２の読出しスイッチ回路SW₁,S
W₂を選択し、その入力を読出し出力バスRBに導出させ
る。例えば読出し指令信号READが“1"となったとき、同
時に読出し切換信号RR“0"が入力されると、ゲートg_1n,
g_2n,g_3nの出力はそれぞれ“1",“1",“0"となって第１
の読出しスイッチ回路SW₁をオン状態、第２の読出しス
イッチ回路SW₂をオフ状態とし、第１のラッチ回路L_1nの
出力A₀〜A₄,Pを読出し出力バスRBに送る。また、読出し
切換信号RR“1"が入力されると、ゲートg_1n,g_2n,g_3nの
出力はそれぞれ“0",“0",“1"となって第１の読出しス
イッチ回路SW₁をオン状態、第２の読出しスイッチ回路S
W₂をオン状態とし、第２のラッチ回路L_2nの出力A₀〜A₄,
Pを読出し出力バスRBに送る。

すなわち、上記構成の制御系では、選択信号A₀〜A₄と
共にパリティ信号Ｐを伝送し、ラッチ回路L_1n,L_2nの各
出力についてパリティチェックを行ない、エラーが発生
している場合にはエラー信号PE₁,PE₂をホストコンピュ
ータに送るようになっている。これにより、各ラッチ回
路L_1n,L_2nに正しい選択信号が保持されたか否か識別す
ることができ、ホストコンピュータ側にて保全のための
割込み処理を実行することができる。また、読出し指令
信号READ、読出し切換信号RRを入力することにより、第
１のラッチ回路L_1nの出力A₀〜A₄,Pまたは第２のラッチ
回路L_2nの出力A₀〜A₄,Pを読出し出力バスRBに送り、ホ
ストコンピュータへ導出することができるので、全ての
ラッチ回路の記憶内容を順次モニタリングすることもで
きる。これによってエラー発生から対応処置までの応答
時間を大幅に短縮することができる。

［発明の効果］以上のようにこの発明によれば、回線間の遅延時間が
均一であり、かつ信号伝送中に発生する歪を十分抑圧す
ることができ、これによって被伝送デジタル信号の高速
化、回線増加が可能なデジタル信号交換器及びこれに用
いる選択モジュールを提供することができ、さらに回線
誤接続からの保護を容易にかつ確実に行うことのできる
デジタル信号交換器及びこれに用いる選択モジュールを
提供することができる。

【図面の簡単な説明】

図面はこの発明に係るデジタル信号交換器及びデジタル
信号交換器の選択モジュールの一実施例を示すもので、
第１図は個の発明に係る回線選択制御チェック機構の構
成を示すブロック回路図、第２図は上記チェック機構に
用いるパリティチェック回路の構成を示す論理回路図、
第３図は第４図に示すデジタル信号交換器のセレクタモ
ジュールの制御系の構成を示すブロック回路図、第４図
はこの発明に係るデジタル信号交換器の全体構成（ここ
では制御系は省略）を示すブロック回路図、第５図は上
記交換器のセレクタモジュールを取出して示すブロック
回路図、第６図は上記セレクタモジュールを構成するゲ
ートアレイを取出してその構成を示すブロック回路図、
第７図は上記セレクタモジュールの内部構成を示すブロ
ック回路図、第８図は上記ゲートアレイの具体的な構成
を示す論理回路図、第９図は上記ゲートアレイに用いる
２×１ゲートの構成を示す論理回路図である。 S₁〜S₂₅₆……セレクタモジュール、ａ……基板、IB₁〜I
B₁₆……内部入力バス、BD₁〜BD₁₆……バスドライバ、CB
₁〜CB₂₅₆……内部共通バス、OB₁〜OB₁₆……内部出力バ
ス、I₁〜I₁₆……内部入力バスライン、C₁〜C₁₆……内部
共通バスライン、O₁〜O₁₆……内部出力バスライン、A₀
〜A₄……制御バスライン、II₁〜II₁₆……モジュール内
入力バスライン、G₁〜G₁₆……ゲートアレイ、g₁……16
×１の第１のゲート、g₂……２×１の第２のゲート、g₃
……同期回路、g₀₁〜g₁₅……２×１ゲート、AD……アド
レスデータ、cs……チップセレクト信号、WRITE……書
込み指令信号、LOAD……ロード指令信号、L_1n,L_2n……
ラッチ回路、ADD……アドレスデコーダ、Ｐ……パイテ
ィ信号、EVEN/ODD……偶数／奇数指定信号、READ……読
出し指令信号、RR……読出し切換信号、RB……読出し出
力バス、WB……書込み出力バス、PE₁,PE₂……パリティ
エラー信号、PC₁,PC₂……第１、第２のパリティチェッ
ク回路、SW₁,SW₂……第１、第２の読出しスイッチ回
路、g₀₁〜g₀₃……排他的論理和ゲート。

Claims

(57)【特許請求の範囲】

【請求項１】Ｋ行×Ｌ列（K,Lは自然数）のマトリック
ス状に配列され、それぞれｎ（ｎは自然数）本の第１の
入力ライン、ｍ（ｍは自然数）本の第２の入力ライン、
ｍ本の出力ラインを有し、前記第１及び第２の入力ライ
ンからのｎ＋ｍ本の入力信号のうちから選択信号により
指定されたｍ本の信号を選択的に前記出力ラインに出力
するＫ×Ｌ個の選択モジュールと、それぞれ前記選択モジュールの行毎に設けられ、同一行
の選択モジュールの第１の入力ラインにｎチャンネルの
デジタル信号を共通に分配供給するライン数ｎのＫ本の
入力バスと、それぞれ同一列中で前行の選択モジュールのｍ本の出力
ラインを次行の選択モジュールの第２の入力ラインに接
続する内部伝送線と、前記最終行の選択モジュールそれぞれに対応して設けら
れ、対応する選択モジュールのｍ本の出力ラインを外部
に導出するライン数ｍのＬ本の出力線と、前記Ｋ×Ｌ個の選択モジュールそれぞれの回線選択を制
御する前記選択信号を生成し、各選択モジュールに伝送
する選択信号生成部とを具備するデジタル信号交換器。
【請求項２】前記選択モジュールは、前記第１の入力ラインから入力されるｎ本と前記第２の
入力ラインの中の１本とのｎ＋１本のデジタル信号から
前記選択信号の指定に基づき１本を選択して前記ｍ本の
出力ラインの中の１本に出力するｍ個の基本選択回路
と、前記第１の入力ラインから入力されるｎ本のデジタル信
号を前記ｍ個の基本選択回路のそれぞれに共通に分配す
る内部入力バスと、前記選択信号生成部で生成される選択信号を、指定され
る各基本選択回路に分配供給する選択信号分配手段とを
備えることを特徴とする請求項１記載のデジタル信号交
換器。
【請求項３】前記基本選択回路は、前記第１の入力ラインから入力されるｎ本のデジタル信
号の中から前記選択信号の中の第１の選択信号により指
定される１本のデジタル信号を選択する第１の選択部
と、この第１の選択部で選択される１本のデジタル信号
及び前記第２の入力ラインの中の１本から入力されるデ
ジタル信号のうちから前記選択信号の中の第２の選択信
号の指定に基づき１本のデジタル信号を選択する第２の
選択部とを備えることを特徴とする請求項２記載のデジ
タル信号交換器。
【請求項４】前記複数の選択モジュールの選択信号分配
手段は、前記選択信号生成手段からの選択信号をビット信号とし
てとらえ、そのパリティビット信号を生成し、このパリ
ティビット信号を選択信号と合わせて制御信号として出
力する制御信号生成手段と、それぞれ前記ｍ個の基本選択回路に対応して設けられ、
前記制御信号生成手段で生成された対応する基本選択回
路への制御信号を保持するｍ個の保持回路と、前記保持回路から保持された制御信号を入力して前記パ
リティビット信号に基づく選択信号のパリティチェック
を行い、このチェックでエラーを検出したときパリティ
エラー信号を送出するｍ個のパリティ演算回路とを備
え、前記選択信号生成部は、前記選択モジュールのパリティ
演算回路から送出されるパリティエラー信号を入力し
て、該当する基本選択回路への選択信号を再送出するこ
とを特徴とする請求項２記載のデジタル信号変換器。
【請求項５】前記複数の選択モジュールの選択信号分配
手段は、前記選択信号生成手段からの選択信号をビット信号とし
てとらえ、そのパリティビット信号を生成し、このパリ
ティビット信号を選択信号と合わせて制御信号として出
力する制御信号生成手段と、それぞれ前記ｍ個の基本選択回路に対応して設けられ、
前記制御信号生成手段で生成された対応する基本選択回
路への制御信号を保持するｍ個の第１の保持回路と、前記ｍ個の第１の保持回路に対応して設けられ、対応す
る第１の保持回路からの制御信号を他の第２の保持回路
と同時に取り込み、そのうちの選択信号を対応する基本
選択回路に送出するｍ個の第２の保持回路と、前記第１の保持回路から保持された制御信号を入力して
前記パリティビット信号に基づく選択信号のパリティチ
ェックを行い、このチェックでエラーを検出したときパ
リティエラー信号を送出するｍ個の第１のパリティ演算
回路と、前記第２の保持回路から保持された制御信号を入力して
前記パリティビット信号に基づく選択信号のパリティチ
ェックを行い、このチェックでエラーを検出したときパ
リティエラー信号を送出するｍ個の第２のパリティ演算
回路とを備え、前記選択信号生成部は、前記選択モジュールの第１及び
第２のパリティ演算回路から送出されるパリティエラー
信号を入力して、該当する基本選択回路への選択信号を
再送出することを特徴とする請求項１記載のデジタル信
号変換器。
【請求項６】それぞれｎ（ｎは自然数）本の第１の入力
ライン、ｍ（ｍは自然数）本の第２の入力ライン、ｍ本
の出力ラインを有し、前記第１の入力ラインから入力されるｎ本のデジタル信
号と前記第２の入力ラインの中の１本のデジタル信号の
中から選択信号の指定に基づいて１本のデジタル信号を
選択し、前記ｍ本の出力ラインの中の１本のラインに出
力するｍ個の基本選択回路と、前記第１の入力ラインから入力されるｎ本のデジタル信
号を前記ｍ個の基本選択回路それぞれに共通に分配する
内部入力バスと、前記ｍ個の基本選択回路それぞれに対応して生成される
選択信号を入力して指定される基本選択回路に分配供給
する選択信号分配手段とを具備するデジタル信号交換器
の選択モジュール。
【請求項７】前記基本選択回路は、前記第１の入力ラインから入力されるｎ本のデジタル信
号の中から前記選択信号の中の第１の選択信号により指
定される１本のデジタル信号を選択する第１の選択部
と、この第１の選択部で選択される１本のデジタル信号
及び前記第２の入力ラインの中の１本から入力されるデ
ジタル信号のうちから前記選択信号の中の第２の選択信
号の指定に基づき１本のデジタル信号を選択する第２の
選択部とを備えることを特徴とする請求項６記載のデジ
タル信号交換器の選択モジュール。
【請求項８】前記選択信号分配手段は、前記ｍ個の基本選択回路それぞれに対応して生成される
選択信号をビット信号としてとらえ、そのパリティビッ
ト信号を生成し、このパリティビット信号を選択信号と
合わせて制御信号として出力する制御信号生成手段と、それぞれ前記ｍ個の基本選択回路に対応して設けられ、
前記制御信号生成手段で生成された対応する基本選択回
路への制御信号を保持するｍ個の保持回路と、前記保持回路から保持された制御信号を入力して前記パ
リティビット信号に基づく選択信号のパリティチェック
を行い、このチェックでエラーを検出したときパリティ
エラー信号を送出するｍ個のパリティ演算回路とを備え
ることを特徴とする請求項６記載のデジタル信号交換器
の選択モジュール。
【請求項９】前記選択信号配分手段は、前記ｍ個の基本選択回路それぞれに対応して生成される
選択信号をビット信号としてとらえ、そのパリティビッ
ト信号を生成し、このパリティビット信号を選択信号と
合わせて制御信号として出力する制御信号生成手段と、それぞれ前記ｍ個の基本選択回路に対応して設けられ、
前記制御信号生成手段で生成された対応する基本選択回
路への制御信号を保持するｍ個の第１の保持回路と、前記ｍ個の第１の保持回路に対応して設けられ、対応す
る第１の保持回路からの制御信号を他の第２の保持回路
と同時に取り込み、そのうちの選択信号を対応する基本
選択回路に送出するｍ個の第２の保持回路と、前記第１の保持回路から保持された制御信号を入力して
前記パリティビット信号に基づく選択信号のパリティチ
ェックを行い、このチェックでエラーを検出したときパ
リティエラー信号を送出するｍ個の第１のパリティ演算
回路と、前記第２の保持回路から保持された制御信号を入力して
前記パリティビット信号に基づく選択信号のパリティチ
ェックを行い、このチェックでエラーを検出したときパ
リティエラー信号を送出するｍ個の第２のパリティ演算
回路とを備えることを特徴とする請求項６記載のデジタ
ル信号交換器の選択モジュール。