JPS61852A - デ−タ送出方式 - Google Patents
デ−タ送出方式Info
- Publication number
- JPS61852A JPS61852A JP12075984A JP12075984A JPS61852A JP S61852 A JPS61852 A JP S61852A JP 12075984 A JP12075984 A JP 12075984A JP 12075984 A JP12075984 A JP 12075984A JP S61852 A JPS61852 A JP S61852A
- Authority
- JP
- Japan
- Prior art keywords
- data
- bit
- bits
- output
- registers
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- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/40—Bus structure
- G06F13/4004—Coupling between buses
- G06F13/4009—Coupling between buses with data restructuring
- G06F13/4018—Coupling between buses with data restructuring with data-width conversion
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は、例えばプロセサのようにLビットのアドレ
ス端子とMビットのデータ端子とを具備するデータ出力
装置から、所定ビット数のデータを送出する場合のデー
タ送出方式に関するものである0 〔発明の技術的背景〕 従来、CPUIとI10モジュール4とは、第3図のよ
うに、CPUIが8ビットのデータ端子を有することに
対応したバス構成によ多接続されていた。CPUIとI
10モジュール4とは、8ビットのデータD?〜D0が
通過するデータバス2.3ビットのアドレスA2〜Ao
が通過するアドレスバス3、チップセレクト線C8及び
書込線WRITとからなるコンドロールパス5とにより
接続されて“いる。
ス端子とMビットのデータ端子とを具備するデータ出力
装置から、所定ビット数のデータを送出する場合のデー
タ送出方式に関するものである0 〔発明の技術的背景〕 従来、CPUIとI10モジュール4とは、第3図のよ
うに、CPUIが8ビットのデータ端子を有することに
対応したバス構成によ多接続されていた。CPUIとI
10モジュール4とは、8ビットのデータD?〜D0が
通過するデータバス2.3ビットのアドレスA2〜Ao
が通過するアドレスバス3、チップセレクト線C8及び
書込線WRITとからなるコンドロールパス5とにより
接続されて“いる。
このI10モジュール4が、CPU1から時分割で初ビ
ットのデータを受は取シ、このデータ全処理するものと
すれば、■10モジュール4は第4図の如きインタフェ
ースを有する。
ットのデータを受は取シ、このデータ全処理するものと
すれば、■10モジュール4は第4図の如きインタフェ
ースを有する。
7は3ビットのアドレス鳥〜戊を8ビットの選択信号1
3へ変換する3人力8出力デコーダを示す。
3へ変換する3人力8出力デコーダを示す。
このデコーダ7は、チップセレクト線C8と書込線WR
Tとにアクティブな信号が与えられて論理和ゲート6か
らLレベルの信号が出力されると、5ビットの選択信号
13中の1つをアドレスA!〜A4の情報によりアクテ
ィブとする。選択信号13の1づつが、8ビットのデー
タをラッチするレジスタ8〜12の1個へ与えられ、ア
クティブな選択信号を与えられたレジスタがデータのラ
ッチを行なう。
Tとにアクティブな信号が与えられて論理和ゲート6か
らLレベルの信号が出力されると、5ビットの選択信号
13中の1つをアドレスA!〜A4の情報によりアクテ
ィブとする。選択信号13の1づつが、8ビットのデー
タをラッチするレジスタ8〜12の1個へ与えられ、ア
クティブな選択信号を与えられたレジスタがデータのラ
ッチを行なう。
レジスタ8〜12にはデータバス2が接続され、8ビッ
トのデータD7〜D0が与えられる。
トのデータD7〜D0が与えられる。
CPU1は、時分割で40ビットのデータを8ビットの
データハル几に分けて5回出力する。CPU1は、各1
回のデータD7〜D0の出力毎に、チップセレクト線C
I及び書込線WRTにアクティブな信号を出力するとと
もに、アドレスへ〜A1.’に適宜変化させて、デコー
ダ7から出力される選択信号13によってレジスタ8〜
1201個が選択されるように制御する。レジスタ8を
第1回目に選択し、レジスタ9を第2回目に選択し、−
・・・・・・・・、レジスタ121第5@目に選択する
ように、アドレスA、〜AOヲ変化させると、CPU1
から出力された栃ビットのデータがレジスタ8〜12に
ラッチされ、菊ピットノ出力14として■10モジュー
ル4内で所定の処理に用いるこメ゛ができる。
データハル几に分けて5回出力する。CPU1は、各1
回のデータD7〜D0の出力毎に、チップセレクト線C
I及び書込線WRTにアクティブな信号を出力するとと
もに、アドレスへ〜A1.’に適宜変化させて、デコー
ダ7から出力される選択信号13によってレジスタ8〜
1201個が選択されるように制御する。レジスタ8を
第1回目に選択し、レジスタ9を第2回目に選択し、−
・・・・・・・・、レジスタ121第5@目に選択する
ように、アドレスA、〜AOヲ変化させると、CPU1
から出力された栃ビットのデータがレジスタ8〜12に
ラッチされ、菊ピットノ出力14として■10モジュー
ル4内で所定の処理に用いるこメ゛ができる。
ところで、近時においては、1つのCPUK多種の機能
を持たせたい場合があシ、この場合には、1DIPの端
子数が制限されているから、端子数の増加を行なうこと
は不可能であシ、現存する端子を新らたな機能を有する
信号の端子に割シ当てる手法が考えられる。一方、第4
図ではデコーダ7が3人力8出力でありながら、8出力
中の5出力しか使用されず、回路に無駄が生じていた。
を持たせたい場合があシ、この場合には、1DIPの端
子数が制限されているから、端子数の増加を行なうこと
は不可能であシ、現存する端子を新らたな機能を有する
信号の端子に割シ当てる手法が考えられる。一方、第4
図ではデコーダ7が3人力8出力でありながら、8出力
中の5出力しか使用されず、回路に無駄が生じていた。
このため、同じビット数のデータを送出する場合に、C
PU等のデータ出力装置の端子数を少なくでき、しかも
、回路に無tをなくしてデー、夕送出可能なデータ送出
方式の開発が要請されていた。
PU等のデータ出力装置の端子数を少なくでき、しかも
、回路に無tをなくしてデー、夕送出可能なデータ送出
方式の開発が要請されていた。
本発明は、上記のような要請に基づきなされたもので、
その目的は、同じビット数のデータ狭山を行なう場合に
は、従来に比して少ない信号縁によってデータ送出を実
現でき、かつ回路に無駄をなくすることのできるデータ
送出方式を提供することである。
その目的は、同じビット数のデータ狭山を行なう場合に
は、従来に比して少ない信号縁によってデータ送出を実
現でき、かつ回路に無駄をなくすることのできるデータ
送出方式を提供することである。
そこで本発明では、Lピットのアドレス端子とMビット
のデータ端子とを具備するデータ出力装置の上記アドレ
ス端子と接続されるLビット人力゛2Lビット出力デp
−ダと、M−1ピツト以下のNビットのデータをラッチ
する7個のレジスタとを設け、上記デコーダの出力によ
り上記を個のレジスタ中の1個のレジスタを順次に選択
するようKし、上記データ端子からのNビットのデータ
が選択された上記1個のレジスタにラッチされるように
制御を繰り返すことにより、上記を個のレジスタに(2
L×N)ビットのデータを揃えるようにして、(2L×
N)ビットのデータを送出するようにしたものである。
のデータ端子とを具備するデータ出力装置の上記アドレ
ス端子と接続されるLビット人力゛2Lビット出力デp
−ダと、M−1ピツト以下のNビットのデータをラッチ
する7個のレジスタとを設け、上記デコーダの出力によ
り上記を個のレジスタ中の1個のレジスタを順次に選択
するようKし、上記データ端子からのNビットのデータ
が選択された上記1個のレジスタにラッチされるように
制御を繰り返すことにより、上記を個のレジスタに(2
L×N)ビットのデータを揃えるようにして、(2L×
N)ビットのデータを送出するようにしたものである。
以下、図面をか照して本発明のム実施例を説明する。
第1図は本発明のデータ送出方式を実現するためのイン
タフェースのブロック図である。16ハ3人力8出力デ
コーダを示す。このデコーダ16はチップセレクト線σ
百と書込線WRTとにアクティブな信号が与えられて論
理和ゲート15からLレベルの信号が出力されると、8
ビットの選択信号25中の1つを、アドレスA2〜A・
の情報によりアクチイブとする。8の選択信号25中の
1づつが、5ビットのデータをラッチするレジスタ17
〜24の1個へ与えられ、アクティブ左選択信号を与え
られたレジスタがデータのラッチを行なう。レジスタ1
7〜冴にはデータバス27が接続され、5ビットのデー
タD4〜D、が与えられる。
タフェースのブロック図である。16ハ3人力8出力デ
コーダを示す。このデコーダ16はチップセレクト線σ
百と書込線WRTとにアクティブな信号が与えられて論
理和ゲート15からLレベルの信号が出力されると、8
ビットの選択信号25中の1つを、アドレスA2〜A・
の情報によりアクチイブとする。8の選択信号25中の
1づつが、5ビットのデータをラッチするレジスタ17
〜24の1個へ与えられ、アクティブ左選択信号を与え
られたレジスタがデータのラッチを行なう。レジスタ1
7〜冴にはデータバス27が接続され、5ビットのデー
タD4〜D、が与えられる。
CPUIは、40ビットのデータを時分割で5ビットの
データD4〜D0に分けて8回出力する。CPU1は、
各1回のデータD、〜几の出力毎に1チツプセレクト線
σ1及び書込線WRTにアクティブな信号を出力すると
ともに、アドレス鳥〜AO′fc適量変化させて、デコ
ーダ16から出力される選択信号25によってレジスタ
17〜24の1個が選択されるように制御する。レジス
タ17を第1回目に選択し、レジスタ18を第2@目に
選択し、・・・・・・・・・、レジスタ24を第8回目
に選択するように、アドレスへ〜Aoヲ変化させると、
CPU1から出力された初ビットのデータが5ビットづ
つ8個のレジスタ17〜24にラッチされ、菊ピットの
出力部とする仁とができる。
データD4〜D0に分けて8回出力する。CPU1は、
各1回のデータD、〜几の出力毎に1チツプセレクト線
σ1及び書込線WRTにアクティブな信号を出力すると
ともに、アドレス鳥〜AO′fc適量変化させて、デコ
ーダ16から出力される選択信号25によってレジスタ
17〜24の1個が選択されるように制御する。レジス
タ17を第1回目に選択し、レジスタ18を第2@目に
選択し、・・・・・・・・・、レジスタ24を第8回目
に選択するように、アドレスへ〜Aoヲ変化させると、
CPU1から出力された初ビットのデータが5ビットづ
つ8個のレジスタ17〜24にラッチされ、菊ピットの
出力部とする仁とができる。
従って、CPU1が第4図の場合と同様に、3ビットの
アドレス端子と、8ビットのデータ端子と、チップセレ
クト線てj及び書込線WRTに対応した2ビットのコン
トロール端子とを具備する場合には、データバス27が
5ビットであるから、CPUIの8ビットのデータ端子
中の3ビットのデータ端子を、新らたな機能を有する信
号の端子に11シ当てることができる。
アドレス端子と、8ビットのデータ端子と、チップセレ
クト線てj及び書込線WRTに対応した2ビットのコン
トロール端子とを具備する場合には、データバス27が
5ビットであるから、CPUIの8ビットのデータ端子
中の3ビットのデータ端子を、新らたな機能を有する信
号の端子に11シ当てることができる。
しかも、第4図に示した従来方式のように3人力8出力
デコーダの出力端子の一部を使用せぬことがないから無
駄がなく、同じビット数(40ビット)のデータを送出
できるのである。
デコーダの出力端子の一部を使用せぬことがないから無
駄がなく、同じビット数(40ビット)のデータを送出
できるのである。
第2図は、CPU1のように8ビットのデータ端子と3
ビットのアドレス端子とを具備するデータ出力装置によ
って、8.16、ス、32、菊、絽、56ビットのデー
タ端子中する場合の従来方式と本発明方式との差異を、
レジスタ個数、アドレス本数、データ本数について比較
したものである。この第2図から明らかなように、本発
明の方式によると、いずれのビット数のデータを送出す
る場合においても、少ない本数の信号線で良いことが判
る。
ビットのアドレス端子とを具備するデータ出力装置によ
って、8.16、ス、32、菊、絽、56ビットのデー
タ端子中する場合の従来方式と本発明方式との差異を、
レジスタ個数、アドレス本数、データ本数について比較
したものである。この第2図から明らかなように、本発
明の方式によると、いずれのビット数のデータを送出す
る場合においても、少ない本数の信号線で良いことが判
る。
尚、以上の実施例においては、データ出力装置が3ビッ
トのアドレス端子と8ビットのデータ端子とを具備する
ものとしたが、これに限らない。
トのアドレス端子と8ビットのデータ端子とを具備する
ものとしたが、これに限らない。
以上説明したように本発明によれば、同じビット数のデ
ータ送出を行なう場合には、従来に比して少ない信号線
によってデータ送出金実現でき、かつ回路の無駄をなく
すことができる。
ータ送出を行なう場合には、従来に比して少ない信号線
によってデータ送出金実現でき、かつ回路の無駄をなく
すことができる。
第1図は本発明9方式を実現するためのインタフェース
のブロック図、第2図は従来方式と本発明の方式との差
異を説明するための図、第3図はCPUとI10モジエ
ールとの接続関係を示すブロック図、第4図は従来方式
のインタフェースのブロック図である。 1・・・CPU 15・・・論理和ゲート 16・・・デコーダ 17〜24・・・レジスタ 25・・・選択信号 27・・・データバス 代理人 弁理士 本 1) 崇第1図 第3図 第4図
のブロック図、第2図は従来方式と本発明の方式との差
異を説明するための図、第3図はCPUとI10モジエ
ールとの接続関係を示すブロック図、第4図は従来方式
のインタフェースのブロック図である。 1・・・CPU 15・・・論理和ゲート 16・・・デコーダ 17〜24・・・レジスタ 25・・・選択信号 27・・・データバス 代理人 弁理士 本 1) 崇第1図 第3図 第4図
Claims (1)
- Lビットのアドレス端子とMビットのデータ端子とを具
備するデータ出力装置から所定ビット数のデータを送出
するデータ送出方式において、前記アドレス端子と接続
されるLビット入力2^Lビット出力のデコーダと、M
−1ビット以外のNビットのデータをラッチする2^L
個のレジスタとを設け、前記デコーダの出力により前記
2^L個のレジスタ中の1個のレジスタを順次に選択す
るようにし、前記データ端子からのNビットのデータが
選択された前記1個のレジスタの各々にラッチされるよ
うに制御を繰り返すことにより、前記2^L個のレジス
タに(2^L×N)ビットのデータを揃えるようにして
、(2^L×N)ビットのデータを送出することを特徴
とするデータ送出方式。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP12075984A JPS61852A (ja) | 1984-06-14 | 1984-06-14 | デ−タ送出方式 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP12075984A JPS61852A (ja) | 1984-06-14 | 1984-06-14 | デ−タ送出方式 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS61852A true JPS61852A (ja) | 1986-01-06 |
Family
ID=14794287
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP12075984A Pending JPS61852A (ja) | 1984-06-14 | 1984-06-14 | デ−タ送出方式 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS61852A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH02127413A (ja) * | 1988-11-07 | 1990-05-16 | Nippon Polyurethane Ind Co Ltd | ポリウレタン系シール結合材組成物 |
JPH03167286A (ja) * | 1989-11-28 | 1991-07-19 | Sunstar Eng Inc | 湿気硬化性シーリング材組成物 |
-
1984
- 1984-06-14 JP JP12075984A patent/JPS61852A/ja active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH02127413A (ja) * | 1988-11-07 | 1990-05-16 | Nippon Polyurethane Ind Co Ltd | ポリウレタン系シール結合材組成物 |
JPH0465091B2 (ja) * | 1988-11-07 | 1992-10-19 | Nippon Polyurethane Kogyo Kk | |
JPH03167286A (ja) * | 1989-11-28 | 1991-07-19 | Sunstar Eng Inc | 湿気硬化性シーリング材組成物 |
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